JPH07240516A - 電界効果型半導体装置およびその製造方法 - Google Patents
電界効果型半導体装置およびその製造方法Info
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- JPH07240516A JPH07240516A JP6029516A JP2951694A JPH07240516A JP H07240516 A JPH07240516 A JP H07240516A JP 6029516 A JP6029516 A JP 6029516A JP 2951694 A JP2951694 A JP 2951694A JP H07240516 A JPH07240516 A JP H07240516A
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Abstract
(57)【要約】
【目的】 装置の保護動作を安定かつ確実に行う。
【構成】 主回路を構成する主ＩＧＢＴセルにおけるゲ
ート閾電圧ＶGE(th)M よりもセンシング回路を構成する
センスＩＧＢＴセルにおけるゲート閾電圧ＶGE(t h)S が
大きい値となるように設定されているので、ターンオン
期間においてゲート電圧ＶGEがゲート閾電圧ＶGE(th)M
の値に達してからゲート閾電圧ＶGE(th)Sの値に達する
までに、有限の時間Δｔを必要とする。このため、セン
シング回路の主電流Ｉｓの立ち上がりは、主回路の主電
流Ｉｍよりも遅れる。その結果、電流Ｉｓにサージ電流
が現れない。 【効果】 センシング回路の主電流にサージ電流が現れ
ないので、装置の保護回路が安定して動作するとともに
装置の破壊が確実に防止される。
ート閾電圧ＶGE(th)M よりもセンシング回路を構成する
センスＩＧＢＴセルにおけるゲート閾電圧ＶGE(t h)S が
大きい値となるように設定されているので、ターンオン
期間においてゲート電圧ＶGEがゲート閾電圧ＶGE(th)M
の値に達してからゲート閾電圧ＶGE(th)Sの値に達する
までに、有限の時間Δｔを必要とする。このため、セン
シング回路の主電流Ｉｓの立ち上がりは、主回路の主電
流Ｉｍよりも遅れる。その結果、電流Ｉｓにサージ電流
が現れない。 【効果】 センシング回路の主電流にサージ電流が現れ
ないので、装置の保護回路が安定して動作するとともに
装置の破壊が確実に防止される。
Description
【０００１】
【産業上の利用分野】この発明は、センシング回路が組
み込まれた電界効果型半導体装置に関し、特にセンシン
グ回路においてそのターンオン期間に発生するサージ電
流を抑制するための改良に関する。
み込まれた電界効果型半導体装置に関し、特にセンシン
グ回路においてそのターンオン期間に発生するサージ電
流を抑制するための改良に関する。
【０００２】
【従来の技術】電界効果型半導体装置は、半導体層に主
電流を供給するための主電極とともに半導体層に電場を
印加するためのゲート電極を備え、このゲート電極に印
加される電圧によって主電流が制御される半導体装置で
ある。ＭＯＳトランジスタ、あるいは絶縁ゲート型バイ
ポーラトランジスタ（Insulated Gate Bipolar Transis
tor ：以下、ＩＧＢＴと略記する）は、その代表例であ
る。特に電力用の電界効果型半導体装置では、多数の素
子（以下、ユニットセルと呼称する）が並列接続された
構造が一般的である。
電流を供給するための主電極とともに半導体層に電場を
印加するためのゲート電極を備え、このゲート電極に印
加される電圧によって主電流が制御される半導体装置で
ある。ＭＯＳトランジスタ、あるいは絶縁ゲート型バイ
ポーラトランジスタ（Insulated Gate Bipolar Transis
tor ：以下、ＩＧＢＴと略記する）は、その代表例であ
る。特に電力用の電界効果型半導体装置では、多数の素
子（以下、ユニットセルと呼称する）が並列接続された
構造が一般的である。
【０００３】このような多数のユニットセルを有する電
界効果型半導体装置の中で、過電流による装置の破壊を
防止することを意図して、ユニットセルの一部によって
構成された主電流を検出するセンシング回路を備えた装
置が知られている。以下に、このようなセンシング回路
が組み込まれた従来装置について説明する。
界効果型半導体装置の中で、過電流による装置の破壊を
防止することを意図して、ユニットセルの一部によって
構成された主電流を検出するセンシング回路を備えた装
置が知られている。以下に、このようなセンシング回路
が組み込まれた従来装置について説明する。
【０００４】＜従来装置の構成＞図４１は、従来のセン
シング回路が組み込まれたＩＧＢＴ（以下、ＣＳ−ＩＧ
ＢＴと略記する）の部分正面断面図である。この図４１
には、主回路を構成するＩＧＢＴユニットセル（以下、
主ＩＧＢＴセルと略記する）５１の一つと、センシング
回路を構成するＩＧＢＴユニットセル（以下、センスＩ
ＧＢＴセルと略記する）５２とが、互いに隣接して形成
されている部分が描かれている。主ＩＧＢＴセル５１と
センスＩＧＢＴセル５２とは、同一に構成されている。
シング回路が組み込まれたＩＧＢＴ（以下、ＣＳ−ＩＧ
ＢＴと略記する）の部分正面断面図である。この図４１
には、主回路を構成するＩＧＢＴユニットセル（以下、
主ＩＧＢＴセルと略記する）５１の一つと、センシング
回路を構成するＩＧＢＴユニットセル（以下、センスＩ
ＧＢＴセルと略記する）５２とが、互いに隣接して形成
されている部分が描かれている。主ＩＧＢＴセル５１と
センスＩＧＢＴセル５２とは、同一に構成されている。
【０００５】このＣＳ−ＩＧＢＴ５０では、ｐ型不純物
を含むｐコレクタ層１を構成する半導体基板の上に、エ
ピタキシャル成長によってｎ型不純物を含んだｎ半導体
層２が形成されている。これらのｐコレクタ層１とｎ半
導体層２とによって平板状の半導体基体４０が構成され
る。半導体基体４０の上主面、すなわちｎ半導体層２の
上面には、ｐ型不純物を選択的に拡散することにより、
ｐベース層３が選択的に形成されている。
を含むｐコレクタ層１を構成する半導体基板の上に、エ
ピタキシャル成長によってｎ型不純物を含んだｎ半導体
層２が形成されている。これらのｐコレクタ層１とｎ半
導体層２とによって平板状の半導体基体４０が構成され
る。半導体基体４０の上主面、すなわちｎ半導体層２の
上面には、ｐ型不純物を選択的に拡散することにより、
ｐベース層３が選択的に形成されている。
【０００６】さらに、ｐベース層３の上面には、高濃度
のｐ型不純物を選択的に導入することにより、ｐ+ 半導
体層１１が選択的に形成されている。さらに、これらの
ｐベース層３およびｐ+ 半導体層１１の上面に、ｎ型不
純物を選択的に拡散することによって、ｎエミッタ層５
が選択的に形成されている。ｐ+ 半導体層１１は、ｐベ
ース層３の内側にあって、しかもｎエミッタ層５を囲む
ような形で形成されている。 ｎ半導体層２とｎエミッ
タ層５とに挟まれたｐベース層３の上面部分、すなわち
チャネル領域２１の上には、ゲート絶縁膜６を挟んでゲ
ート電極７が対向している。ゲート絶縁膜６およびゲー
ト電極７は、隣接するＩＧＢＴユニットセル相互の間で
一体となるように半導体基体４０の上主面の上に形成さ
れている。また、半導体基体４０の上主面の上には、ｎ
エミッタ層５およびｐ+ 半導体層１１の双方に電気的に
接続するようにエミッタ電極８、９が、さらに形成され
ている。ゲート電極７とエミッタ電極８、９とは、それ
らの間に挟まれた層間絶縁膜１０によって互いに電気的
に絶縁されている。
のｐ型不純物を選択的に導入することにより、ｐ+ 半導
体層１１が選択的に形成されている。さらに、これらの
ｐベース層３およびｐ+ 半導体層１１の上面に、ｎ型不
純物を選択的に拡散することによって、ｎエミッタ層５
が選択的に形成されている。ｐ+ 半導体層１１は、ｐベ
ース層３の内側にあって、しかもｎエミッタ層５を囲む
ような形で形成されている。 ｎ半導体層２とｎエミッ
タ層５とに挟まれたｐベース層３の上面部分、すなわち
チャネル領域２１の上には、ゲート絶縁膜６を挟んでゲ
ート電極７が対向している。ゲート絶縁膜６およびゲー
ト電極７は、隣接するＩＧＢＴユニットセル相互の間で
一体となるように半導体基体４０の上主面の上に形成さ
れている。また、半導体基体４０の上主面の上には、ｎ
エミッタ層５およびｐ+ 半導体層１１の双方に電気的に
接続するようにエミッタ電極８、９が、さらに形成され
ている。ゲート電極７とエミッタ電極８、９とは、それ
らの間に挟まれた層間絶縁膜１０によって互いに電気的
に絶縁されている。
【０００７】ゲート電極７は、全ての主ＩＧＢＴセル５
１およびセンスＩＧＢＴセル５２の間で、電気的に接続
されている。また、エミッタ電極８はすべての主ＩＧＢ
Ｔセル５１を通じて一体的に形成されている。さらに、
半導体基体４０の下主面、すなわち、ｐコレクタ層１の
下面にはコレクタ電極１２が接続されている。コレクタ
電極１２は、すべての主ＩＧＢＴセル５１およびセンス
ＩＧＢＴセル５２を通じて一体的に形成されている。
１およびセンスＩＧＢＴセル５２の間で、電気的に接続
されている。また、エミッタ電極８はすべての主ＩＧＢ
Ｔセル５１を通じて一体的に形成されている。さらに、
半導体基体４０の下主面、すなわち、ｐコレクタ層１の
下面にはコレクタ電極１２が接続されている。コレクタ
電極１２は、すべての主ＩＧＢＴセル５１およびセンス
ＩＧＢＴセル５２を通じて一体的に形成されている。
【０００８】また、装置全体における主ＩＧＢＴセル５
１の個数は、センスＩＧＢＴセル５２に比べて、圧倒的
に大きい。このため、このＣＳ−ＩＧＢＴ５０全体を通
じての主ＩＧＢＴセル５１のチャネル幅（Ｗｍ）は、セ
ンスＩＧＢＴセル５２のチャネル幅（Ｗｓ）に比べて十
分大きい。すなわち、ＣＳ−ＩＧＢＴ５０は、Ｗｍ＞＞
Ｗｓとなるように構成されている。
１の個数は、センスＩＧＢＴセル５２に比べて、圧倒的
に大きい。このため、このＣＳ−ＩＧＢＴ５０全体を通
じての主ＩＧＢＴセル５１のチャネル幅（Ｗｍ）は、セ
ンスＩＧＢＴセル５２のチャネル幅（Ｗｓ）に比べて十
分大きい。すなわち、ＣＳ−ＩＧＢＴ５０は、Ｗｍ＞＞
Ｗｓとなるように構成されている。
【０００９】なお以下において、必要に応じて、センス
ＩＧＢＴセル５２のエミッタ電極９を、特に「センシン
グ電極」と呼称し、センスＩＧＢＴセル５２を流れる主
電流を、特に「センシング電流」と呼称する。また、主
ＩＧＢＴセル５１のエミッタ電極を、特に「主回路エミ
ッタ電極」と呼称し、主ＩＧＢＴセル５１を流れる主電
流を、特に「主回路電流」と呼称する。
ＩＧＢＴセル５２のエミッタ電極９を、特に「センシン
グ電極」と呼称し、センスＩＧＢＴセル５２を流れる主
電流を、特に「センシング電流」と呼称する。また、主
ＩＧＢＴセル５１のエミッタ電極を、特に「主回路エミ
ッタ電極」と呼称し、主ＩＧＢＴセル５１を流れる主電
流を、特に「主回路電流」と呼称する。
【００１０】＜従来装置の通常動作＞つぎに、ＣＳ−Ｉ
ＧＢＴ５０の通常動作について説明する。主ＩＧＢＴセ
ル５１とセンスＩＧＢＴセル５２とは同一構造をなして
いるので、それらの動作も互いに共通である。
ＧＢＴ５０の通常動作について説明する。主ＩＧＢＴセ
ル５１とセンスＩＧＢＴセル５２とは同一構造をなして
いるので、それらの動作も互いに共通である。
【００１１】このＣＳ−ＩＧＢＴ５０を使用するには、
まず、外部電源を接続することによって、コレクタ電極
１２とエミッタ電極８、９との間に正方向にコレクタ電
圧ＶCEを印加する。この状態で、ゲート電極７とエミッ
タ電極８、９との間に正方向に、所定のゲート閾電圧Ｖ
GE(th)を超えるゲート電圧ＶGEを印加する（すなわち、
ゲートをオンする）と、ｐ型のチャネル領域２１が、ｎ
型へと反転することにより、チャネル領域２１にｎ型の
チャネルが形成される。
まず、外部電源を接続することによって、コレクタ電極
１２とエミッタ電極８、９との間に正方向にコレクタ電
圧ＶCEを印加する。この状態で、ゲート電極７とエミッ
タ電極８、９との間に正方向に、所定のゲート閾電圧Ｖ
GE(th)を超えるゲート電圧ＶGEを印加する（すなわち、
ゲートをオンする）と、ｐ型のチャネル領域２１が、ｎ
型へと反転することにより、チャネル領域２１にｎ型の
チャネルが形成される。
【００１２】その結果、エミッタ電極８、９からｎエミ
ッタ層５を経由した電子がｎ半導体層２へ注入される。
この注入された電子により、ｐコレクタ層１とｎ半導体
層２との間が順バイアスされるので、ｐコレクタ層１か
らｎ半導体層２へとホールが注入される。その結果、ｎ
半導体層２の抵抗が大幅に低下するので、コレクタ電極
１２からエミッタ電極８、９へと大きなコレクタ電流
（主電流）が流れる。すなわち、ＣＳ−ＩＧＢＴ５０が
導通状態となる。
ッタ層５を経由した電子がｎ半導体層２へ注入される。
この注入された電子により、ｐコレクタ層１とｎ半導体
層２との間が順バイアスされるので、ｐコレクタ層１か
らｎ半導体層２へとホールが注入される。その結果、ｎ
半導体層２の抵抗が大幅に低下するので、コレクタ電極
１２からエミッタ電極８、９へと大きなコレクタ電流
（主電流）が流れる。すなわち、ＣＳ−ＩＧＢＴ５０が
導通状態となる。
【００１３】つぎに、ゲート電圧ＶGEをゼロあるいはマ
イナス（逆バイアス）の値に戻す（すなわち、ゲートを
オフする）と、チャネル領域２１に形成されたチャネル
は消滅し、チャネル領域２１は本来のｐ型の導電形式へ
復帰する。その結果、エミッタ電極８、９からの電子の
注入が止まるので、ｐコレクタ層１からのホールの注入
も停止する。その後、ｎ半導体層２に溜まっていた電子
とホールは、それぞれコレクタ電極１２およびエミッタ
電極８、９へと回収されるか、または互いに再結合す
る。すなわち、ＣＳ−ＩＧＢＴ５０が遮断状態となる。
イナス（逆バイアス）の値に戻す（すなわち、ゲートを
オフする）と、チャネル領域２１に形成されたチャネル
は消滅し、チャネル領域２１は本来のｐ型の導電形式へ
復帰する。その結果、エミッタ電極８、９からの電子の
注入が止まるので、ｐコレクタ層１からのホールの注入
も停止する。その後、ｎ半導体層２に溜まっていた電子
とホールは、それぞれコレクタ電極１２およびエミッタ
電極８、９へと回収されるか、または互いに再結合す
る。すなわち、ＣＳ−ＩＧＢＴ５０が遮断状態となる。
【００１４】＜従来装置の過電流保護動作＞図４２は、
ＣＳ−ＩＧＢＴ５０と、これに接続される外部回路とを
示す回路図である。この図４２を参照しつつＣＳ−ＩＧ
ＢＴ５０の動作を更に説明する。エミッタ電極８（Ｅ）
には、外部の電源装置の負電位側出力が接続され、コレ
クタ電極１２（Ｃ）には、負荷６１を挟んで外部の電源
装置の正電位側出力が接続される。これによって、コレ
クタ電極１２とエミッタ電極８、９の間には、上述した
ように正のコレクタ電圧ＶCEが印加される。
ＣＳ−ＩＧＢＴ５０と、これに接続される外部回路とを
示す回路図である。この図４２を参照しつつＣＳ−ＩＧ
ＢＴ５０の動作を更に説明する。エミッタ電極８（Ｅ）
には、外部の電源装置の負電位側出力が接続され、コレ
クタ電極１２（Ｃ）には、負荷６１を挟んで外部の電源
装置の正電位側出力が接続される。これによって、コレ
クタ電極１２とエミッタ電極８、９の間には、上述した
ように正のコレクタ電圧ＶCEが印加される。
【００１５】ゲート電極７には、制御回路６０の制御出
力ＯＵＴが接続される。これによって、ゲート電極７に
は上述したようにゲート電圧ＶGEが印加される。制御回
路６０は、ゲート電圧ＶGEをゲート電極７へ供給するこ
とによって、ＣＳ−ＩＧＢＴ５０の導通状態および遮断
状態を実現する。
力ＯＵＴが接続される。これによって、ゲート電極７に
は上述したようにゲート電圧ＶGEが印加される。制御回
路６０は、ゲート電圧ＶGEをゲート電極７へ供給するこ
とによって、ＣＳ−ＩＧＢＴ５０の導通状態および遮断
状態を実現する。
【００１６】図４２に示すゲート抵抗Ｒｇは、ＣＳ−Ｉ
ＧＢＴ５０におけるゲート配線とゲート電極７に沿った
電気抵抗を等価的に表現したものである。また、センシ
ング電極９とエミッタ電極８との間には、２つのセンシ
ング抵抗Ｒｓｏ、Ｒｓｓが直列に接続されている。これ
らのセンシング抵抗Ｒｓｏ、Ｒｓｓには、センスＩＧＢ
Ｔセル５２のセンシング電流が流れる。それにともなっ
て、センシング抵抗Ｒｓｏ、Ｒｓｓには、センシング電
流に比例した電圧が発生する。これらのセンシング抵抗
Ｒｓｏ、Ｒｓｓには、制御回路６０の２つの入力がそれ
ぞれ接続される。
ＧＢＴ５０におけるゲート配線とゲート電極７に沿った
電気抵抗を等価的に表現したものである。また、センシ
ング電極９とエミッタ電極８との間には、２つのセンシ
ング抵抗Ｒｓｏ、Ｒｓｓが直列に接続されている。これ
らのセンシング抵抗Ｒｓｏ、Ｒｓｓには、センスＩＧＢ
Ｔセル５２のセンシング電流が流れる。それにともなっ
て、センシング抵抗Ｒｓｏ、Ｒｓｓには、センシング電
流に比例した電圧が発生する。これらのセンシング抵抗
Ｒｓｏ、Ｒｓｓには、制御回路６０の２つの入力がそれ
ぞれ接続される。
【００１７】制御回路６０は、センシング抵抗Ｒｓｏ、
Ｒｓｓに発生する電圧を検出することによって、ＣＳ−
ＩＧＢＴ５０に過度な主電流が流れることを防止すると
いう保護機能をも果たしている。上述したように、主Ｉ
ＧＢＴセル５１とセンスＩＧＢＴセル５２とは同様に動
作するので、エミッタ電極８を流れる主電流とセンシン
グ電極９を流れるセンシング電流とは、互いに比例す
る。したがって、センシング抵抗Ｒｓｏ、Ｒｓｓには、
エミッタ電極８を流れる主電流に比例した電圧が発生す
る。すなわち、制御回路６０は、これらの電圧を検出す
ることによって、エミッタ電極８を流れる主電流を間接
的に検出する。
Ｒｓｓに発生する電圧を検出することによって、ＣＳ−
ＩＧＢＴ５０に過度な主電流が流れることを防止すると
いう保護機能をも果たしている。上述したように、主Ｉ
ＧＢＴセル５１とセンスＩＧＢＴセル５２とは同様に動
作するので、エミッタ電極８を流れる主電流とセンシン
グ電極９を流れるセンシング電流とは、互いに比例す
る。したがって、センシング抵抗Ｒｓｏ、Ｒｓｓには、
エミッタ電極８を流れる主電流に比例した電圧が発生す
る。すなわち、制御回路６０は、これらの電圧を検出す
ることによって、エミッタ電極８を流れる主電流を間接
的に検出する。
【００１８】制御回路６０には、図示しない過電流保護
回路と短絡保護回路の２つの保護回路が備わっており、
これらはそれぞれセンシング抵抗Ｒｓｏおよびセンシン
グ抵抗Ｒｓｓに発生する電圧にもとづいてゲート電圧Ｖ
GEを制御する。これらの何れの保護回路も、それぞれが
検出する電圧が所定の基準電圧を超えるとゲート電圧Ｖ
GEを引き下げることによって、ＣＳ−ＩＧＢＴ５０を流
れる主電流を制限する。
回路と短絡保護回路の２つの保護回路が備わっており、
これらはそれぞれセンシング抵抗Ｒｓｏおよびセンシン
グ抵抗Ｒｓｓに発生する電圧にもとづいてゲート電圧Ｖ
GEを制御する。これらの何れの保護回路も、それぞれが
検出する電圧が所定の基準電圧を超えるとゲート電圧Ｖ
GEを引き下げることによって、ＣＳ−ＩＧＢＴ５０を流
れる主電流を制限する。
【００１９】過電流保護回路における基準電圧は、代表
的には装置の定格電流の１．７倍程度に設定される。そ
して、短絡保護回路における基準電圧は、過電流保護回
路におけるよりも高く設定され、代表的には１．５倍程
度に設定される。すなわち、過電流保護回路は短絡保護
回路よりも低い入力電圧、言い替えると、より低い主電
流のレベルで作動する。
的には装置の定格電流の１．７倍程度に設定される。そ
して、短絡保護回路における基準電圧は、過電流保護回
路におけるよりも高く設定され、代表的には１．５倍程
度に設定される。すなわち、過電流保護回路は短絡保護
回路よりも低い入力電圧、言い替えると、より低い主電
流のレベルで作動する。
【００２０】一方、過電流保護回路は１０μｓｅｃ程度
の期間にわたる電圧の発生によって作動するのに対し
て、短絡保護回路は１〜２μｓｅｃ程度の時間で作動す
る。すなわち、電圧発生から作動開始までの応答は、短
絡保護回路の方が速くなるように設定されている。これ
らの結果、過電流保護回路は、通常動作のもとで過剰な
主電流が流れるのを防止すべく機能し、一方の短絡保護
回路は、短絡等の異常状態が発生することによる過剰な
主電流、すなわち短絡電流が流れるのを防止すべく機能
する。
の期間にわたる電圧の発生によって作動するのに対し
て、短絡保護回路は１〜２μｓｅｃ程度の時間で作動す
る。すなわち、電圧発生から作動開始までの応答は、短
絡保護回路の方が速くなるように設定されている。これ
らの結果、過電流保護回路は、通常動作のもとで過剰な
主電流が流れるのを防止すべく機能し、一方の短絡保護
回路は、短絡等の異常状態が発生することによる過剰な
主電流、すなわち短絡電流が流れるのを防止すべく機能
する。
【００２１】
【発明が解決しようとする課題】ところで、ＣＳ−ＩＧ
ＢＴ５０では、遮断状態から導通状態へと移行する過渡
期すなわちターンオン期間においてセンシング電流にサ
ージ電流が発生するという問題点があった。図４３は、
この問題点を明らかにするためのタイミングチャートで
あり、ゲート電圧ＶGE、装置全体の主電流Ｉｃ、および
センシング電流Ｉｓの時間的変化を示している。
ＢＴ５０では、遮断状態から導通状態へと移行する過渡
期すなわちターンオン期間においてセンシング電流にサ
ージ電流が発生するという問題点があった。図４３は、
この問題点を明らかにするためのタイミングチャートで
あり、ゲート電圧ＶGE、装置全体の主電流Ｉｃ、および
センシング電流Ｉｓの時間的変化を示している。
【００２２】図４３に示されるように、ターンオン期間
Ｔｏｎにおいてゲート電圧ＶGEは上昇する。ゲート電圧
ＶGEが上昇の過程で、上昇の速さが一旦緩むのは、いわ
ゆるミラー容量に起因する。ゲート電圧ＶGEの上昇にと
もなって、主電流Ｉｃおよびセンシング電流Ｉｓがとも
に増加する。すなわち、ＣＳ−ＩＧＢＴ５０が導通状態
へと移行する。この過程で、センシング電流Ｉｓにサー
ジ電流ΔＩｓｐが現れる。装置が導通状態から遮断状態
へと移行する過渡期、すなわちターンオフ期間Ｔｏｆｆ
においても、同様のサージ電流ΔＩｓｐが発生する。
Ｔｏｎにおいてゲート電圧ＶGEは上昇する。ゲート電圧
ＶGEが上昇の過程で、上昇の速さが一旦緩むのは、いわ
ゆるミラー容量に起因する。ゲート電圧ＶGEの上昇にと
もなって、主電流Ｉｃおよびセンシング電流Ｉｓがとも
に増加する。すなわち、ＣＳ−ＩＧＢＴ５０が導通状態
へと移行する。この過程で、センシング電流Ｉｓにサー
ジ電流ΔＩｓｐが現れる。装置が導通状態から遮断状態
へと移行する過渡期、すなわちターンオフ期間Ｔｏｆｆ
においても、同様のサージ電流ΔＩｓｐが発生する。
【００２３】センシング電流Ｉｓに、サージ電流ΔＩｓ
ｐが重畳することによって、センシング抵抗Ｒｓｓに発
生する電圧が、短絡保護回路の基準電圧を超える場合が
ある。このとき、短絡保護回路が作動し、ＣＳ−ＩＧＢ
Ｔ５０が強制的に遮断される。すなわち、サージ電流Δ
Ｉｓｐのために、短絡保護回路が不必要に作動するとい
う問題点があった。この問題は、本来の導通状態への移
行が阻害される点で、導通状態へと移行するターンオン
期間Ｔｏｎにおいて特に深刻である。
ｐが重畳することによって、センシング抵抗Ｒｓｓに発
生する電圧が、短絡保護回路の基準電圧を超える場合が
ある。このとき、短絡保護回路が作動し、ＣＳ−ＩＧＢ
Ｔ５０が強制的に遮断される。すなわち、サージ電流Δ
Ｉｓｐのために、短絡保護回路が不必要に作動するとい
う問題点があった。この問題は、本来の導通状態への移
行が阻害される点で、導通状態へと移行するターンオン
期間Ｔｏｎにおいて特に深刻である。
【００２４】一方、この不必要な動作を抑えるために
は、短絡保護回路における基準電圧を引き上げる必要が
ある。しかしながら基準電圧を引き上げると、短絡保護
回路の感度が鈍化するので、短絡保護回路が作動すべき
ときに作動しないというもう一つの問題を生起する。短
絡保護回路の感度が鈍化すると、ＣＳ−ＩＧＢＴ５０の
動作点が、いわゆる安全動作領域（ＡＳＯ）を超える結
果、ＣＳ−ＩＧＢＴ５０が破壊に至る場合がある。すな
わち、従来のＣＳ−ＩＧＢＴでは、保護回路の安定的な
動作と装置の破壊防止とを両立して実現することが困難
であるという問題点があった。
は、短絡保護回路における基準電圧を引き上げる必要が
ある。しかしながら基準電圧を引き上げると、短絡保護
回路の感度が鈍化するので、短絡保護回路が作動すべき
ときに作動しないというもう一つの問題を生起する。短
絡保護回路の感度が鈍化すると、ＣＳ−ＩＧＢＴ５０の
動作点が、いわゆる安全動作領域（ＡＳＯ）を超える結
果、ＣＳ−ＩＧＢＴ５０が破壊に至る場合がある。すな
わち、従来のＣＳ−ＩＧＢＴでは、保護回路の安定的な
動作と装置の破壊防止とを両立して実現することが困難
であるという問題点があった。
【００２５】このサージ電流ΔＩｓｐの発生の原因につ
いて、文献”PCI−Proceedings:June1986:p218-p234”
において、互いに同等のスイッチング用半導体装置が並
列接続されてなる回路に発生するサージ電流に関して述
べられていることから、発明者はつぎのように洞察し
た。説明の便宜上、図４４の回路図に示すように、主Ｉ
ＧＢＴセル５１とセンスＩＧＢＴセル５２がそれぞれ１
個ずつ並列に接続された構造の仮想的な装置を取り上げ
る。
いて、文献”PCI−Proceedings:June1986:p218-p234”
において、互いに同等のスイッチング用半導体装置が並
列接続されてなる回路に発生するサージ電流に関して述
べられていることから、発明者はつぎのように洞察し
た。説明の便宜上、図４４の回路図に示すように、主Ｉ
ＧＢＴセル５１とセンスＩＧＢＴセル５２がそれぞれ１
個ずつ並列に接続された構造の仮想的な装置を取り上げ
る。
【００２６】この装置において、主ＩＧＢＴセル５１と
センスＩＧＢＴセル５２の特性にわずかに存在する偏差
に由来して、ターンオン期間においてセンスＩＧＢＴセ
ル５２よりも主ＩＧＢＴセル５１の方が速く導通状態に
移行すると仮定する。このとき、主ＩＧＢＴセル５１を
流れる主回路電流ＩｍよりもセンスＩＧＢＴセル５２を
流れるセンシング電流Ｉｓの方が、速く立ち上がる。
センスＩＧＢＴセル５２の特性にわずかに存在する偏差
に由来して、ターンオン期間においてセンスＩＧＢＴセ
ル５２よりも主ＩＧＢＴセル５１の方が速く導通状態に
移行すると仮定する。このとき、主ＩＧＢＴセル５１を
流れる主回路電流ＩｍよりもセンスＩＧＢＴセル５２を
流れるセンシング電流Ｉｓの方が、速く立ち上がる。
【００２７】このとき、上記文献が示唆するところによ
って、センスＩＧＢＴセル５２は、センシング電流Ｉｓ
があたかも主回路電流Ｉｍの立ち上がりの遅れ分を補う
かのように、余分な電流を負担する。その結果、センシ
ング電流Ｉｓにはサージ電流ΔＩｓｐが重畳する。
って、センスＩＧＢＴセル５２は、センシング電流Ｉｓ
があたかも主回路電流Ｉｍの立ち上がりの遅れ分を補う
かのように、余分な電流を負担する。その結果、センシ
ング電流Ｉｓにはサージ電流ΔＩｓｐが重畳する。
【００２８】一方、ターンオフ期間においては、逆に電
流が遅く立ち下がるユニットセルの方が余分な負担を強
いられる。図４５には、センシング電流Ｉｓの方が主回
路電流Ｉｍよりも遅く立ち下がる例を図示している。こ
のとき、センシング電流Ｉｓにはサージ電流ΔＩｓｐが
重畳する。
流が遅く立ち下がるユニットセルの方が余分な負担を強
いられる。図４５には、センシング電流Ｉｓの方が主回
路電流Ｉｍよりも遅く立ち下がる例を図示している。こ
のとき、センシング電流Ｉｓにはサージ電流ΔＩｓｐが
重畳する。
【００２９】以上のような現象は、ＣＳ−ＩＧＢＴ５０
を構成する全てのＩＧＢＴセルの間で生起する。上述し
たように、主ＩＧＢＴセル５１の個数はセンスＩＧＢＴ
セル５２の個数に比べて圧倒的に多い。したがって、主
回路電流Ｉｍとセンシング電流Ｉｓの変化におけるわず
かの差異によって、センシング電流Ｉｓには、大きなサ
ージ電流ΔＩｓｐが現れる。
を構成する全てのＩＧＢＴセルの間で生起する。上述し
たように、主ＩＧＢＴセル５１の個数はセンスＩＧＢＴ
セル５２の個数に比べて圧倒的に多い。したがって、主
回路電流Ｉｍとセンシング電流Ｉｓの変化におけるわず
かの差異によって、センシング電流Ｉｓには、大きなサ
ージ電流ΔＩｓｐが現れる。
【００３０】このことが、図４３を用いて説明したセン
シング電流Ｉｓへのサージ電流ΔＩｓｐの重畳現象をも
たらすものと推測される。すなわち、センシング電流Ｉ
ｓにサージ電流ΔＩｓｐが現れるのは、主ＩＧＢＴセル
５１とセンスＩＧＢＴセル５２との間に、構造上のわず
かな偏差が不可避的に存在することに起因している。構
造上の偏差は特性上の偏差をもたらす。
シング電流Ｉｓへのサージ電流ΔＩｓｐの重畳現象をも
たらすものと推測される。すなわち、センシング電流Ｉ
ｓにサージ電流ΔＩｓｐが現れるのは、主ＩＧＢＴセル
５１とセンスＩＧＢＴセル５２との間に、構造上のわず
かな偏差が不可避的に存在することに起因している。構
造上の偏差は特性上の偏差をもたらす。
【００３１】この発明は、従来の装置における上記のよ
うな問題点を解消するためになされたもので、保護回路
の安定的な動作と装置の破壊防止とが両立して実現する
電界効果型半導体装置を得ることを目的としており、さ
らにこの電界効果型半導体装置の製造に適した方法を提
供することを目的とする。
うな問題点を解消するためになされたもので、保護回路
の安定的な動作と装置の破壊防止とが両立して実現する
電界効果型半導体装置を得ることを目的としており、さ
らにこの電界効果型半導体装置の製造に適した方法を提
供することを目的とする。
【００３２】
【課題を解決するための手段】この発明にかかる請求項
１に記載の電界効果型半導体装置は、相対的に大きい主
電流が流れる第１の電界効果型半導体素子と相対的に小
さい主電流が流れる第２の電界効果型半導体素子とが、
同一の半導体基体中に形成されて互いに並列接続されて
なる電界効果型半導体装置において、前記第１および第
２の電界効果型半導体素子のそれぞれの構造を互いに異
なったものとすることにより、当該装置がターンオンす
る際における前記第２の電界効果型半導体素子の主電流
の立ち上がりを前記第１の電界効果型半導体素子の主電
流の立ち上がりよりも遅らせていることを特徴とする。
１に記載の電界効果型半導体装置は、相対的に大きい主
電流が流れる第１の電界効果型半導体素子と相対的に小
さい主電流が流れる第２の電界効果型半導体素子とが、
同一の半導体基体中に形成されて互いに並列接続されて
なる電界効果型半導体装置において、前記第１および第
２の電界効果型半導体素子のそれぞれの構造を互いに異
なったものとすることにより、当該装置がターンオンす
る際における前記第２の電界効果型半導体素子の主電流
の立ち上がりを前記第１の電界効果型半導体素子の主電
流の立ち上がりよりも遅らせていることを特徴とする。
【００３３】この発明にかかる請求項２に記載の電界効
果型半導体装置は、請求項１に記載の電界効果型半導体
装置において、前記第２の電界効果型半導体素子のゲー
ト閾電圧が、前記第１の電界効果型半導体素子のゲート
閾電圧よりも高く設定されていることを特徴とする。
果型半導体装置は、請求項１に記載の電界効果型半導体
装置において、前記第２の電界効果型半導体素子のゲー
ト閾電圧が、前記第１の電界効果型半導体素子のゲート
閾電圧よりも高く設定されていることを特徴とする。
【００３４】この発明にかかる請求項３に記載の電界効
果型半導体装置は、請求項１に記載の電界効果型半導体
装置において、前記第２の電界効果型半導体素子の主電
流におけるライズタイムが、前記第２の電界効果型半導
体素子の主電流におけるライズタイムよりも大きく設定
されていることを特徴とする。
果型半導体装置は、請求項１に記載の電界効果型半導体
装置において、前記第２の電界効果型半導体素子の主電
流におけるライズタイムが、前記第２の電界効果型半導
体素子の主電流におけるライズタイムよりも大きく設定
されていることを特徴とする。
【００３５】この発明にかかる請求項４に記載の電界効
果型半導体装置は、請求項３に記載の電界効果型半導体
装置において、前記第２の電界効果型半導体素子のゲー
ト抵抗を、前記第２の電界効果型半導体素子のゲート抵
抗よりも高く設定することによって、前記ライズタイム
を前記第１の電界効果型半導体素子におけるよりも前記
第２の電界効果型半導体素子において大きくしたことを
特徴とする。
果型半導体装置は、請求項３に記載の電界効果型半導体
装置において、前記第２の電界効果型半導体素子のゲー
ト抵抗を、前記第２の電界効果型半導体素子のゲート抵
抗よりも高く設定することによって、前記ライズタイム
を前記第１の電界効果型半導体素子におけるよりも前記
第２の電界効果型半導体素子において大きくしたことを
特徴とする。
【００３６】この発明にかかる請求項５に記載の電界効
果型半導体装置は、請求項３に記載の電界効果型半導体
装置において、前記第２の電界効果型半導体素子のゲー
ト入力容量を、前記第２の電界効果型半導体素子のゲー
ト入力容量よりも高く設定することによって、前記ライ
ズタイムを前記第１の電界効果型半導体素子におけるよ
りも前記第２の電界効果型半導体素子において大きくし
たことを特徴とする。
果型半導体装置は、請求項３に記載の電界効果型半導体
装置において、前記第２の電界効果型半導体素子のゲー
ト入力容量を、前記第２の電界効果型半導体素子のゲー
ト入力容量よりも高く設定することによって、前記ライ
ズタイムを前記第１の電界効果型半導体素子におけるよ
りも前記第２の電界効果型半導体素子において大きくし
たことを特徴とする。
【００３７】この発明にかかる請求項６に記載の電界効
果型半導体装置は、請求項５に記載の電界効果型半導体
装置において、前記第２の電界効果型半導体素子のチャ
ネル長を、前記第２の電界効果型半導体素子のチャネル
長よりも高く設定することによって、前記ゲート入力容
量を前記第１の電界効果型半導体素子におけるよりも前
記第２の電界効果型半導体素子において大きくしたこと
を特徴とする。
果型半導体装置は、請求項５に記載の電界効果型半導体
装置において、前記第２の電界効果型半導体素子のチャ
ネル長を、前記第２の電界効果型半導体素子のチャネル
長よりも高く設定することによって、前記ゲート入力容
量を前記第１の電界効果型半導体素子におけるよりも前
記第２の電界効果型半導体素子において大きくしたこと
を特徴とする。
【００３８】この発明にかかる請求項７に記載の電界効
果型半導体装置は、請求項５に記載の電界効果型半導体
装置において、前記第１の電界効果型半導体素子のゲー
ト絶縁膜の少なくと一部を前記第２の電界効果型半導体
素子のゲート絶縁膜よりも厚くすることによって、前記
ゲート入力容量を前記第１の電界効果型半導体素子にお
けるよりも前記第２の電界効果型半導体素子において大
きくしたことを特徴とする。
果型半導体装置は、請求項５に記載の電界効果型半導体
装置において、前記第１の電界効果型半導体素子のゲー
ト絶縁膜の少なくと一部を前記第２の電界効果型半導体
素子のゲート絶縁膜よりも厚くすることによって、前記
ゲート入力容量を前記第１の電界効果型半導体素子にお
けるよりも前記第２の電界効果型半導体素子において大
きくしたことを特徴とする。
【００３９】この発明にかかる請求項８に記載の電界効
果型半導体装置の製造方法は、下記の工程(a) 〜(p) を
備える：(a) 第１導電形式の第１半導体層を備えるとと
もに当該第１半導体層が上主面に露出する半導体基体を
得る工程；(b) 前記半導体基体の上主面の上に酸化膜を
形成する工程；(c) 前記酸化膜の上に導電層を形成する
工程；(d) 前記導電層を選択的に除去することによっ
て、複数の第１開口部を有するゲート電極層を形成する
工程；(e) 前記ゲート電極をマスクとすることによって
前記複数の第１開口部を通して前記半導体基体の上主面
に第２導電形式の不純物を選択的に導入し、その結果、
前記第１半導体層の上面部分に複数の第２導電形式の第
２半導体層を選択的に形成する工程；(f) 前記複数の第
１開口部の中の少なくとも１つを除く他の全ての第１開
口部を覆う遮蔽膜を形成する工程；(g) 前記ゲート電極
と前記遮蔽膜をマスクとして前記半導体基体の上主面に
第２導電形式の不純物を選択的に導入することによっ
て、前記複数の第２半導体層の中の少なくとも１つにお
ける不純物濃度を高める工程；(h) 前記工程(g) の後に
前記遮蔽膜を除去する工程；(i) 前記工程(e) および
(g) で導入された前記不純物を前記第１半導体層の中に
拡散させることによって、前記第２半導体層を前記ゲー
ト電極層の直下にまで広げる工程；(j) 前記複数の第１
開口部のそれぞれに存在する前記酸化膜を、各第１開口
部の中央領域を除いて選択的に除去する工程；(k) 前記
中央領域に残る前記酸化膜と前記ゲート電極層とをマス
クとして使用することによって、前記半導体基体の上主
面に第１導電形式の不純物を選択的に導入し、その結
果、前記第２半導体層の上面部分に第１導電形式の第３
半導体層を形成する工程；(l) 前記中央領域に残る前記
酸化膜を除去する工程；(m) 前記第１開口部よりも内側
に開口するとともに開口端が前記中央領域よりも外側に
位置する第２開口部を有し、しかも前記ゲート電極層の
側面及び上面を覆う絶縁膜を形成する工程；(n) 前記第
２開口部に露出する前記半導体基体の上主面に電気的に
接続するように第１主電極層を形成する工程；(o) 前記
第１主電極層を、前記工程(f) で選択された前記少なく
とも１つの第１開口部において前記半導体基体の上主面
に接続する部分と、その他の部分とに分離する工程；お
よび(p) 前記半導体基体の下主面に電気的に接続するよ
うに第２主電極層を形成する工程。
果型半導体装置の製造方法は、下記の工程(a) 〜(p) を
備える：(a) 第１導電形式の第１半導体層を備えるとと
もに当該第１半導体層が上主面に露出する半導体基体を
得る工程；(b) 前記半導体基体の上主面の上に酸化膜を
形成する工程；(c) 前記酸化膜の上に導電層を形成する
工程；(d) 前記導電層を選択的に除去することによっ
て、複数の第１開口部を有するゲート電極層を形成する
工程；(e) 前記ゲート電極をマスクとすることによって
前記複数の第１開口部を通して前記半導体基体の上主面
に第２導電形式の不純物を選択的に導入し、その結果、
前記第１半導体層の上面部分に複数の第２導電形式の第
２半導体層を選択的に形成する工程；(f) 前記複数の第
１開口部の中の少なくとも１つを除く他の全ての第１開
口部を覆う遮蔽膜を形成する工程；(g) 前記ゲート電極
と前記遮蔽膜をマスクとして前記半導体基体の上主面に
第２導電形式の不純物を選択的に導入することによっ
て、前記複数の第２半導体層の中の少なくとも１つにお
ける不純物濃度を高める工程；(h) 前記工程(g) の後に
前記遮蔽膜を除去する工程；(i) 前記工程(e) および
(g) で導入された前記不純物を前記第１半導体層の中に
拡散させることによって、前記第２半導体層を前記ゲー
ト電極層の直下にまで広げる工程；(j) 前記複数の第１
開口部のそれぞれに存在する前記酸化膜を、各第１開口
部の中央領域を除いて選択的に除去する工程；(k) 前記
中央領域に残る前記酸化膜と前記ゲート電極層とをマス
クとして使用することによって、前記半導体基体の上主
面に第１導電形式の不純物を選択的に導入し、その結
果、前記第２半導体層の上面部分に第１導電形式の第３
半導体層を形成する工程；(l) 前記中央領域に残る前記
酸化膜を除去する工程；(m) 前記第１開口部よりも内側
に開口するとともに開口端が前記中央領域よりも外側に
位置する第２開口部を有し、しかも前記ゲート電極層の
側面及び上面を覆う絶縁膜を形成する工程；(n) 前記第
２開口部に露出する前記半導体基体の上主面に電気的に
接続するように第１主電極層を形成する工程；(o) 前記
第１主電極層を、前記工程(f) で選択された前記少なく
とも１つの第１開口部において前記半導体基体の上主面
に接続する部分と、その他の部分とに分離する工程；お
よび(p) 前記半導体基体の下主面に電気的に接続するよ
うに第２主電極層を形成する工程。
【００４０】この発明にかかる請求項９に記載の電界効
果型半導体装置の製造方法は、下記の工程(a) 〜(p) を
備える：(a) 第１導電形式の第１半導体層を備えるとと
もに当該第１半導体層が上主面に露出する半導体基体を
得る工程；(b) 前記半導体基体の上主面の上に酸化膜を
形成する工程；(c) 前記酸化膜の上に導電層を形成する
工程；(d) 前記導電層を選択的に除去することによっ
て、複数の第１開口部を有するゲート電極層を形成する
工程；(e) 前記ゲート電極をマスクとすることによって
前記複数の第１開口部を通して前記半導体基体の上主面
に第２導電形式の不純物を選択的に導入し、その結果、
前記第１半導体層の上面部分に複数の第２導電形式の第
２半導体層を選択的に形成する工程；(f) 前記工程(e)
で導入された前記不純物を前記第１半導体層の中に拡散
させることによって、前記第２半導体層を前記ゲート電
極層の直下にまで広げる工程；(g) 前記複数の第１開口
部のそれぞれに存在する前記酸化膜を、各第１開口部の
中央領域を除いて選択的に除去する工程；(h) 前記中央
領域に残る前記酸化膜と前記ゲート電極層とをマスクと
して使用することによって、前記半導体基体の上主面に
第１導電形式の不純物を選択的に導入し、その結果、前
記第２半導体層の上面部分に第１導電形式の第３半導体
層を形成する工程；(i) 前記複数の第１開口部の中の少
なくとも１つの周辺に相当する前記ゲート電極層の領域
と、当該複数の第１開口部のすべてとを選択的に覆う遮
蔽膜を形成する工程；(j) 前記遮蔽膜をマスクとして使
用することにより、前記ゲート電極層に選択的に第１導
電形式の不純物を導入し、その結果、前記遮蔽膜に覆わ
れた前記領域を除いた前記ゲート電極層の部分の電気抵
抗を引き下げる工程；(k) 前記工程(j) の後に、前記遮
蔽膜を除去する工程；(l) 前記中央領域に残る前記酸化
膜を除去する工程；(m) 前記第１開口部よりも内側に開
口するとともに開口端が前記中央領域よりも外側に位置
する第２開口部を有し、しかも前記ゲート電極層の側面
及び上面を覆う絶縁膜を形成する工程；(n) 前記第２開
口部に露出する前記半導体基体の上主面に電気的に接続
するように第１主電極層を形成する工程；(o) 前記第１
主電極層を、前記工程(i) で選択された前記少なくとも
１つの第１開口部において前記半導体基体の上主面に接
続する部分と、その他の部分とに分離する工程；および
(p) 前記半導体基体の下主面に電気的に接続するように
第２主電極層を形成する工程。
果型半導体装置の製造方法は、下記の工程(a) 〜(p) を
備える：(a) 第１導電形式の第１半導体層を備えるとと
もに当該第１半導体層が上主面に露出する半導体基体を
得る工程；(b) 前記半導体基体の上主面の上に酸化膜を
形成する工程；(c) 前記酸化膜の上に導電層を形成する
工程；(d) 前記導電層を選択的に除去することによっ
て、複数の第１開口部を有するゲート電極層を形成する
工程；(e) 前記ゲート電極をマスクとすることによって
前記複数の第１開口部を通して前記半導体基体の上主面
に第２導電形式の不純物を選択的に導入し、その結果、
前記第１半導体層の上面部分に複数の第２導電形式の第
２半導体層を選択的に形成する工程；(f) 前記工程(e)
で導入された前記不純物を前記第１半導体層の中に拡散
させることによって、前記第２半導体層を前記ゲート電
極層の直下にまで広げる工程；(g) 前記複数の第１開口
部のそれぞれに存在する前記酸化膜を、各第１開口部の
中央領域を除いて選択的に除去する工程；(h) 前記中央
領域に残る前記酸化膜と前記ゲート電極層とをマスクと
して使用することによって、前記半導体基体の上主面に
第１導電形式の不純物を選択的に導入し、その結果、前
記第２半導体層の上面部分に第１導電形式の第３半導体
層を形成する工程；(i) 前記複数の第１開口部の中の少
なくとも１つの周辺に相当する前記ゲート電極層の領域
と、当該複数の第１開口部のすべてとを選択的に覆う遮
蔽膜を形成する工程；(j) 前記遮蔽膜をマスクとして使
用することにより、前記ゲート電極層に選択的に第１導
電形式の不純物を導入し、その結果、前記遮蔽膜に覆わ
れた前記領域を除いた前記ゲート電極層の部分の電気抵
抗を引き下げる工程；(k) 前記工程(j) の後に、前記遮
蔽膜を除去する工程；(l) 前記中央領域に残る前記酸化
膜を除去する工程；(m) 前記第１開口部よりも内側に開
口するとともに開口端が前記中央領域よりも外側に位置
する第２開口部を有し、しかも前記ゲート電極層の側面
及び上面を覆う絶縁膜を形成する工程；(n) 前記第２開
口部に露出する前記半導体基体の上主面に電気的に接続
するように第１主電極層を形成する工程；(o) 前記第１
主電極層を、前記工程(i) で選択された前記少なくとも
１つの第１開口部において前記半導体基体の上主面に接
続する部分と、その他の部分とに分離する工程；および
(p) 前記半導体基体の下主面に電気的に接続するように
第２主電極層を形成する工程。
【００４１】この発明にかかる請求項１０に記載の電界
効果型半導体装置の製造方法は、下記の工程(a) 〜(p)
を備える：(a) 第１導電形式の第１半導体層を備えると
ともに当該第１半導体層が上主面に露出する半導体基体
を得る工程；(b) 前記半導体基体の上主面の上に第１酸
化膜を形成する工程；(c) 前記半導体基体の上主面に、
互いに離間した複数の仮想領域を定義する工程；(d) 前
記第１酸化膜を選択的に除去することにより、前記複数
の仮想領域の中の少なくとも１つを除く他の全ての仮想
領域の外側周辺にのみ前記第１酸化膜を選択的に残す工
程；(e) 前記第１酸化膜よりも薄い第２酸化膜を前記半
導体基体の上主面の上に形成する工程；(f) 前記第１お
よび第２酸化膜の上に導電層を形成する工程；(g) 前記
導電層を選択的に除去することによって、前記複数の仮
想領域に同数の第１開口部を有するゲート電極層を形成
する工程；(h) 前記ゲート電極をマスクとすることによ
って前記複数の第１開口部を通して前記半導体基体の上
主面に第２導電形式の不純物を選択的に導入し、その結
果、前記第１半導体層の上面部分に複数の第２導電形式
の第２半導体層を選択的に形成する工程；(i) 前記工程
(h) で導入された前記不純物を前記第１半導体層の中に
拡散させることによって、前記第２半導体層を前記ゲー
ト電極層の直下にまで広げる工程；(j) 前記複数の第１
開口部のそれぞれに存在する前記酸化膜を、各第１開口
部の中央領域を除いて選択的に除去する工程；(k) 前記
中央領域に残る前記酸化膜と前記ゲート電極層とをマス
クとして使用することによって、前記半導体基体の上主
面に第１導電形式の不純物を選択的に導入し、その結
果、前記第２半導体層の上面部分に第１導電形式の第３
半導体層を形成する工程；(l) 前記中央領域に残る前記
酸化膜を除去する工程；(m) 前記第１開口部よりも内側
に開口するとともに開口端が前記中央領域よりも外側に
位置する第２開口部を有し、しかも前記ゲート電極層の
側面及び上面を覆う絶縁膜を形成する工程；(n) 前記第
２開口部に露出する前記半導体基体の上主面に電気的に
接続するように第１主電極層を形成する工程；(o) 前記
第１主電極層を、前記工程(d) で選択された前記少なく
とも１つの仮想領域に相当する前記第１開口部において
前記半導体基体の上主面に接続する部分と、その他の部
分とに分離する工程；および(p) 前記半導体基体の下主
面に電気的に接続するように第２主電極層を形成する工
程。
効果型半導体装置の製造方法は、下記の工程(a) 〜(p)
を備える：(a) 第１導電形式の第１半導体層を備えると
ともに当該第１半導体層が上主面に露出する半導体基体
を得る工程；(b) 前記半導体基体の上主面の上に第１酸
化膜を形成する工程；(c) 前記半導体基体の上主面に、
互いに離間した複数の仮想領域を定義する工程；(d) 前
記第１酸化膜を選択的に除去することにより、前記複数
の仮想領域の中の少なくとも１つを除く他の全ての仮想
領域の外側周辺にのみ前記第１酸化膜を選択的に残す工
程；(e) 前記第１酸化膜よりも薄い第２酸化膜を前記半
導体基体の上主面の上に形成する工程；(f) 前記第１お
よび第２酸化膜の上に導電層を形成する工程；(g) 前記
導電層を選択的に除去することによって、前記複数の仮
想領域に同数の第１開口部を有するゲート電極層を形成
する工程；(h) 前記ゲート電極をマスクとすることによ
って前記複数の第１開口部を通して前記半導体基体の上
主面に第２導電形式の不純物を選択的に導入し、その結
果、前記第１半導体層の上面部分に複数の第２導電形式
の第２半導体層を選択的に形成する工程；(i) 前記工程
(h) で導入された前記不純物を前記第１半導体層の中に
拡散させることによって、前記第２半導体層を前記ゲー
ト電極層の直下にまで広げる工程；(j) 前記複数の第１
開口部のそれぞれに存在する前記酸化膜を、各第１開口
部の中央領域を除いて選択的に除去する工程；(k) 前記
中央領域に残る前記酸化膜と前記ゲート電極層とをマス
クとして使用することによって、前記半導体基体の上主
面に第１導電形式の不純物を選択的に導入し、その結
果、前記第２半導体層の上面部分に第１導電形式の第３
半導体層を形成する工程；(l) 前記中央領域に残る前記
酸化膜を除去する工程；(m) 前記第１開口部よりも内側
に開口するとともに開口端が前記中央領域よりも外側に
位置する第２開口部を有し、しかも前記ゲート電極層の
側面及び上面を覆う絶縁膜を形成する工程；(n) 前記第
２開口部に露出する前記半導体基体の上主面に電気的に
接続するように第１主電極層を形成する工程；(o) 前記
第１主電極層を、前記工程(d) で選択された前記少なく
とも１つの仮想領域に相当する前記第１開口部において
前記半導体基体の上主面に接続する部分と、その他の部
分とに分離する工程；および(p) 前記半導体基体の下主
面に電気的に接続するように第２主電極層を形成する工
程。
【００４２】
＜請求項１に記載の装置の作用＞この発明の装置では、
主電流の立ち上がりが、第１の電界効果型半導体素子よ
りも第２の電界効果型半導体素子において遅れるので、
第２の電界効果型半導体素子の主電流にサージ電流が現
れない。
主電流の立ち上がりが、第１の電界効果型半導体素子よ
りも第２の電界効果型半導体素子において遅れるので、
第２の電界効果型半導体素子の主電流にサージ電流が現
れない。
【００４３】＜請求項２に記載の装置の作用＞この発明
の装置では、ゲート閾電圧が、第１の電界効果型半導体
素子よりも第２の電界効果型半導体素子において高く設
定されているので、主電流の立ち上がりが、第１の電界
効果型半導体素子よりも第２の電界効果型半導体素子に
おいて遅れる。
の装置では、ゲート閾電圧が、第１の電界効果型半導体
素子よりも第２の電界効果型半導体素子において高く設
定されているので、主電流の立ち上がりが、第１の電界
効果型半導体素子よりも第２の電界効果型半導体素子に
おいて遅れる。
【００４４】＜請求項３に記載の装置の作用＞この発明
の装置では、主電流におけるライズタイムが、第１の電
界効果型半導体素子よりも第２の電界効果型半導体素子
において大きく設定されているので、主電流の立ち上が
りが、第１の電界効果型半導体素子よりも第２の電界効
果型半導体素子において遅れる。
の装置では、主電流におけるライズタイムが、第１の電
界効果型半導体素子よりも第２の電界効果型半導体素子
において大きく設定されているので、主電流の立ち上が
りが、第１の電界効果型半導体素子よりも第２の電界効
果型半導体素子において遅れる。
【００４５】＜請求項４に記載の装置の作用＞この発明
の装置では、ライズタイムの設定がゲート抵抗を調整す
ることによって行われるので、ライズタイムの設定が容
易に行われる。
の装置では、ライズタイムの設定がゲート抵抗を調整す
ることによって行われるので、ライズタイムの設定が容
易に行われる。
【００４６】＜請求項５に記載の装置の作用＞この発明
の装置では、ライズタイムの設定がゲート入力容量を調
整することによって行われるので、ライズタイムの設定
が容易に行われる。
の装置では、ライズタイムの設定がゲート入力容量を調
整することによって行われるので、ライズタイムの設定
が容易に行われる。
【００４７】＜請求項６に記載の装置の作用＞この発明
の装置では、ゲート入力容量の設定がチャネル長を調整
することによって行われるので、ゲート入力容量の設定
が容易に行われる。
の装置では、ゲート入力容量の設定がチャネル長を調整
することによって行われるので、ゲート入力容量の設定
が容易に行われる。
【００４８】＜請求項７に記載の装置の作用＞この発明
の装置では、ゲート入力容量の設定が、ゲート絶縁膜の
厚さを少なくとも一部において異ならせることによって
行われるので、ゲート入力容量の設定が容易に行われ
る。
の装置では、ゲート入力容量の設定が、ゲート絶縁膜の
厚さを少なくとも一部において異ならせることによって
行われるので、ゲート入力容量の設定が容易に行われ
る。
【００４９】＜請求項８に記載の方法の作用＞この発明
の製造方法は、ゲート閾電圧が異なる２つの電界効果型
半導体素子が単一の半導体基体に並列に接続されてなる
電界効果型半導体装置を製造するのに適している。
の製造方法は、ゲート閾電圧が異なる２つの電界効果型
半導体素子が単一の半導体基体に並列に接続されてなる
電界効果型半導体装置を製造するのに適している。
【００５０】＜請求項９に記載の方法の作用＞この発明
の製造方法は、ゲート抵抗が異なる２つの電界効果型半
導体素子が単一の半導体基体に並列に接続されてなる電
界効果型半導体装置を製造するのに適している。
の製造方法は、ゲート抵抗が異なる２つの電界効果型半
導体素子が単一の半導体基体に並列に接続されてなる電
界効果型半導体装置を製造するのに適している。
【００５１】＜請求項１０に記載の方法の作用＞この発
明の製造方法は、ゲート絶縁膜の厚さが少なくとも一部
において異なる２つの電界効果型半導体素子が、単一の
半導体基体に並列に接続されてなる電界効果型半導体装
置を製造するのに適している。
明の製造方法は、ゲート絶縁膜の厚さが少なくとも一部
において異なる２つの電界効果型半導体素子が、単一の
半導体基体に並列に接続されてなる電界効果型半導体装
置を製造するのに適している。
【００５２】
＜実施例の原理＞この発明の各実施例の説明に先だっ
て、各実施例に適用される共通の原理について説明す
る。図２はこの原理を説明するタイミングチャートであ
る。すなわち、図２は、同一の電流容量を有する主ＩＧ
ＢＴセル５１とセンスＩＧＢＴセル５２とが、図４４に
示したように並列接続された装置における主回路電流Ｉ
ｍとセンシング電流Ｉｓとの間の望ましい関係を図示し
ている。この関係は、サージ電流の原因に関する発明者
による上述した洞察に基づいている。
て、各実施例に適用される共通の原理について説明す
る。図２はこの原理を説明するタイミングチャートであ
る。すなわち、図２は、同一の電流容量を有する主ＩＧ
ＢＴセル５１とセンスＩＧＢＴセル５２とが、図４４に
示したように並列接続された装置における主回路電流Ｉ
ｍとセンシング電流Ｉｓとの間の望ましい関係を図示し
ている。この関係は、サージ電流の原因に関する発明者
による上述した洞察に基づいている。
【００５３】図２に示すように、ターンオン期間におい
て、センシング電流Ｉｓが主回路電流Ｉｍよりも遅れて
立ち上がるならば、センシング電流Ｉｓにはサージ電流
ΔＩｓｐは現れず、逆に主回路電流Ｉｍにサージ電流が
現れる。一方、ターンオフ期間においては、センシング
電流Ｉｓが主回路電流Ｉｍよりも早く立ち下がるなら
ば、センシング電流Ｉｓにはサージ電流ΔＩｓｐは現れ
ない。すなわち、センシング電流Ｉｓが主回路電流Ｉｍ
よりも低ければ、サージ電流ΔＩｓｐはセンシング電流
Ｉｓには現れず、主回路電流Ｉｍに現れる。
て、センシング電流Ｉｓが主回路電流Ｉｍよりも遅れて
立ち上がるならば、センシング電流Ｉｓにはサージ電流
ΔＩｓｐは現れず、逆に主回路電流Ｉｍにサージ電流が
現れる。一方、ターンオフ期間においては、センシング
電流Ｉｓが主回路電流Ｉｍよりも早く立ち下がるなら
ば、センシング電流Ｉｓにはサージ電流ΔＩｓｐは現れ
ない。すなわち、センシング電流Ｉｓが主回路電流Ｉｍ
よりも低ければ、サージ電流ΔＩｓｐはセンシング電流
Ｉｓには現れず、主回路電流Ｉｍに現れる。
【００５４】図４４に示した仮想的な装置とは異なり、
主ＩＧＢＴセル５１の個数がセンスＩＧＢＴセル５２よ
りも圧倒的に多い、すなわち主ＩＧＢＴセル５１の電流
容量がセンスＩＧＢＴセル５２よりも遥かに高い現実的
な装置においては、センシング電流Ｉｓに比べて主回路
電流Ｉｍは遥かに大きいので、主回路電流Ｉｍに現れる
サージ電流は殆ど無視し得るほどの大きさであるに過ぎ
ない。
主ＩＧＢＴセル５１の個数がセンスＩＧＢＴセル５２よ
りも圧倒的に多い、すなわち主ＩＧＢＴセル５１の電流
容量がセンスＩＧＢＴセル５２よりも遥かに高い現実的
な装置においては、センシング電流Ｉｓに比べて主回路
電流Ｉｍは遥かに大きいので、主回路電流Ｉｍに現れる
サージ電流は殆ど無視し得るほどの大きさであるに過ぎ
ない。
【００５５】上述したように、ターンオン期間における
サージ電流ΔＩｓｐが特に問題であって、ターンオフ期
間に現れるサージ電流ΔＩｓｐは、実際上大きな問題と
はならない。このことから、少なくともターンオン期間
において、センシング電流Ｉｓが主回路電流Ｉｍよりも
遅れて立ち上がるように装置が構成されるならば、発明
の目的は達成される。
サージ電流ΔＩｓｐが特に問題であって、ターンオフ期
間に現れるサージ電流ΔＩｓｐは、実際上大きな問題と
はならない。このことから、少なくともターンオン期間
において、センシング電流Ｉｓが主回路電流Ｉｍよりも
遅れて立ち上がるように装置が構成されるならば、発明
の目的は達成される。
【００５６】センシング電流Ｉｓの立ち上がりを主回路
電流Ｉｍよりも遅くするためには、例えば２つのアプロ
ーチが有り得る。図３および図４は、ターンオン期間に
おいてセンシング電流Ｉｓの立ち上がりを主回路電流Ｉ
ｍよりも遅くするための、相異なるアプローチの例をそ
れぞれ示している。すなわち、図３に示す装置例では、
センシング電流Ｉｓは主回路電流Ｉｍと同じ傾きをもっ
て、すなわち同等の上昇速度をもって立ち上がっている
が、立ち上がりの開始時期が遅れるように設定されてい
る。一方、図４に示す装置例では、センシング電流Ｉｓ
は主回路電流Ｉｍと同時に立ち上がりを開始するが、上
昇の速度は緩やかとなるように設定される。
電流Ｉｍよりも遅くするためには、例えば２つのアプロ
ーチが有り得る。図３および図４は、ターンオン期間に
おいてセンシング電流Ｉｓの立ち上がりを主回路電流Ｉ
ｍよりも遅くするための、相異なるアプローチの例をそ
れぞれ示している。すなわち、図３に示す装置例では、
センシング電流Ｉｓは主回路電流Ｉｍと同じ傾きをもっ
て、すなわち同等の上昇速度をもって立ち上がっている
が、立ち上がりの開始時期が遅れるように設定されてい
る。一方、図４に示す装置例では、センシング電流Ｉｓ
は主回路電流Ｉｍと同時に立ち上がりを開始するが、上
昇の速度は緩やかとなるように設定される。
【００５７】これらの何れの装置例においても、センシ
ング電流Ｉｓは主回路電流Ｉｍよりも遅れて立ち上が
る。すなわち、ターンオン期間において、電流容量で規
格化して比較したときに、センシング電流Ｉｓは主回路
電流Ｉｍよりも常に低くなる。このため、センシング電
流Ｉｓへサージ電流ΔＩｓｐが現れることがない。
ング電流Ｉｓは主回路電流Ｉｍよりも遅れて立ち上が
る。すなわち、ターンオン期間において、電流容量で規
格化して比較したときに、センシング電流Ｉｓは主回路
電流Ｉｍよりも常に低くなる。このため、センシング電
流Ｉｓへサージ電流ΔＩｓｐが現れることがない。
【００５８】以下の第１実施例〜第６実施例に述べる装
置は、主回路電流Ｉｍとセンシング電流Ｉｓとが、図
３、図４の何れかに示した関係、または双方の組み合わ
せの関係となるように設定されている。また、それらの
装置の製造方法の例を、第７実施例〜第９実施例におい
て説明する。
置は、主回路電流Ｉｍとセンシング電流Ｉｓとが、図
３、図４の何れかに示した関係、または双方の組み合わ
せの関係となるように設定されている。また、それらの
装置の製造方法の例を、第７実施例〜第９実施例におい
て説明する。
【００５９】＜１．第１実施例＞はじめに、第１実施例
の装置について説明する。
の装置について説明する。
【００６０】＜1-1.装置の構成＞図５は、この実施例の
ＣＳ−ＩＧＢＴ１００の上面図であり、後述するエミッ
タ電極および層間絶縁膜を除去して描かれている。図６
に示すように、半導体基体４０の上主面には、一辺の中
央部に隣接するように矩形のゲートパッドＧＰが設けら
れ、ゲートパッドＧＰにはさらに一体的に形成されたゲ
ート配線ＧＬが接続されている。
ＣＳ−ＩＧＢＴ１００の上面図であり、後述するエミッ
タ電極および層間絶縁膜を除去して描かれている。図６
に示すように、半導体基体４０の上主面には、一辺の中
央部に隣接するように矩形のゲートパッドＧＰが設けら
れ、ゲートパッドＧＰにはさらに一体的に形成されたゲ
ート配線ＧＬが接続されている。
【００６１】ゲート配線ＧＬは、ＣＳ−ＩＧＢＴ１００
の上面の外周に沿って配設されている。ゲートパッドＧ
Ｐおよびゲート配線ＧＬは、アルミニウムなどの電気良
導性の金属で構成されている。ゲートパッドＧＰには、
外部の制御出力が接続され、制御信号の供給経路として
機能する。なお、ゲートパッドＧＰおよびゲート配線Ｇ
Ｌは半導体基体１４０とは電気的に絶縁されている。
の上面の外周に沿って配設されている。ゲートパッドＧ
Ｐおよびゲート配線ＧＬは、アルミニウムなどの電気良
導性の金属で構成されている。ゲートパッドＧＰには、
外部の制御出力が接続され、制御信号の供給経路として
機能する。なお、ゲートパッドＧＰおよびゲート配線Ｇ
Ｌは半導体基体１４０とは電気的に絶縁されている。
【００６２】ゲート配線ＧＬに包囲された領域には、Ｃ
Ｓ−ＩＧＢＴ１００の主回路を構成する主ＩＧＢＴセル
１０１がストライプ状に配列している。また、ゲート配
線ＧＬに包囲された領域の一部に、センス・パッドＳＰ
が設置されている。このセンス・パッドＳＰに隣接して
センシング回路を構成するセンスＩＧＢＴセル１０２が
一個設置されている。センス・パッドＳＰは、アルミニ
ウム等の電気良導性の金属で構成され、センスＩＧＢＴ
セル１０２の主電流であるセンシング電流Ｉｓの通過経
路として機能する。ゲート配線ＧＬに電気的に接続され
たゲート電極７が、主ＩＧＢＴセル１０１およびセンス
ＩＧＢＴセル１０２の双方に配設されている。
Ｓ−ＩＧＢＴ１００の主回路を構成する主ＩＧＢＴセル
１０１がストライプ状に配列している。また、ゲート配
線ＧＬに包囲された領域の一部に、センス・パッドＳＰ
が設置されている。このセンス・パッドＳＰに隣接して
センシング回路を構成するセンスＩＧＢＴセル１０２が
一個設置されている。センス・パッドＳＰは、アルミニ
ウム等の電気良導性の金属で構成され、センスＩＧＢＴ
セル１０２の主電流であるセンシング電流Ｉｓの通過経
路として機能する。ゲート配線ＧＬに電気的に接続され
たゲート電極７が、主ＩＧＢＴセル１０１およびセンス
ＩＧＢＴセル１０２の双方に配設されている。
【００６３】図６は、図５におけるセンスＩＧＢＴセル
１０２の近傍を拡大して示す拡大部分平面図である。こ
の図６に示されるように、ゲート電極７は、主ＩＧＢＴ
セル１０１に属する部分とセンスＩＧＢＴセル１０２に
属する部分の双方に、同等に配設されている。
１０２の近傍を拡大して示す拡大部分平面図である。こ
の図６に示されるように、ゲート電極７は、主ＩＧＢＴ
セル１０１に属する部分とセンスＩＧＢＴセル１０２に
属する部分の双方に、同等に配設されている。
【００６４】図７は、図６におけるＡ−Ａ切断線に沿っ
た断面図である。この図７には、層間絶縁膜１０が除去
されずに描かれている。図７に示すように、ゲート電極
７は半導体基体１４０の上主面に沿って配設され、しか
もゲート絶縁膜６を挟むことによって半導体基体１４０
と電気的に絶縁されている。ゲート配線ＧＬはゲート電
極７を覆う層間絶縁膜１０の上に配設され、層間絶縁膜
１０に設けられた溝を通じてゲート電極７の上面と電気
的に接続されている。
た断面図である。この図７には、層間絶縁膜１０が除去
されずに描かれている。図７に示すように、ゲート電極
７は半導体基体１４０の上主面に沿って配設され、しか
もゲート絶縁膜６を挟むことによって半導体基体１４０
と電気的に絶縁されている。ゲート配線ＧＬはゲート電
極７を覆う層間絶縁膜１０の上に配設され、層間絶縁膜
１０に設けられた溝を通じてゲート電極７の上面と電気
的に接続されている。
【００６５】図８は、図５におけるＢ−Ｂ切断線に沿っ
た断面図である。なお、この図５には、エミッタ電極、
層間絶縁膜ともに除去されずに描かれている。なお、以
下の図において、図４１に示した従来装置５０と同一部
分には同一符号を付してその詳細な説明を略する。
た断面図である。なお、この図５には、エミッタ電極、
層間絶縁膜ともに除去されずに描かれている。なお、以
下の図において、図４１に示した従来装置５０と同一部
分には同一符号を付してその詳細な説明を略する。
【００６６】このＣＳ−ＩＧＢＴ１００では、ｐコレク
タ層１とｎ半導体層（第１半導体層）２とによって平板
状の半導体基体１４０が構成されている。半導体基体１
４０の上主面、すなわちｎ半導体層２の上面には、ｐ型
不純物を選択的に拡散することにより、主ＩＧＢＴセル
１０１の領域にｐベース層（第２半導体層）３ａが選択
的に形成され、センスＩＧＢＴセル１０２の領域にｐベ
ース層（第２半導体層）３ｂが選択的に形成されてい
る。
タ層１とｎ半導体層（第１半導体層）２とによって平板
状の半導体基体１４０が構成されている。半導体基体１
４０の上主面、すなわちｎ半導体層２の上面には、ｐ型
不純物を選択的に拡散することにより、主ＩＧＢＴセル
１０１の領域にｐベース層（第２半導体層）３ａが選択
的に形成され、センスＩＧＢＴセル１０２の領域にｐベ
ース層（第２半導体層）３ｂが選択的に形成されてい
る。
【００６７】ｎエミッタ層（第３半導体層）５およびｐ
+ 半導体層１１に電気的に接続されるエミッタ電極８お
よびセンシング電極９は、例えばアルミニウムで構成さ
れている。また、ゲート電極（ゲート電極層）７は、ｎ
半導体層２とｎエミッタ層５ａとに挟まれたｐベース層
３ａの上面部分すなわちチャネル領域２１ａと、ｎ半導
体層２とｎエミッタ層５ｂとに挟まれたｐベース層３ｂ
の上面部分すなわちチャネル領域２１ｂとに対向するよ
うに形成されている。このゲート電極７は、例えばポリ
シリコンで構成されている。また、ゲート電極７とエミ
ッタ電極（第１主電極層）８およびセンシング電極（第
１主電極層）９の間を絶縁する層間絶縁膜１０は、例え
ば酸化膜で構成されている。
+ 半導体層１１に電気的に接続されるエミッタ電極８お
よびセンシング電極９は、例えばアルミニウムで構成さ
れている。また、ゲート電極（ゲート電極層）７は、ｎ
半導体層２とｎエミッタ層５ａとに挟まれたｐベース層
３ａの上面部分すなわちチャネル領域２１ａと、ｎ半導
体層２とｎエミッタ層５ｂとに挟まれたｐベース層３ｂ
の上面部分すなわちチャネル領域２１ｂとに対向するよ
うに形成されている。このゲート電極７は、例えばポリ
シリコンで構成されている。また、ゲート電極７とエミ
ッタ電極（第１主電極層）８およびセンシング電極（第
１主電極層）９の間を絶縁する層間絶縁膜１０は、例え
ば酸化膜で構成されている。
【００６８】エミッタ電極８は、すべての主ＩＧＢＴセ
ル１０１を通じて一体的に形成されている。また、コレ
クタ電極１２は、すべての主ＩＧＢＴセル５１およびセ
ンスＩＧＢＴセル５２を通じて一体的に形成されてい
る。コレクタ電極（第２主電極層）１２は、例えばＡｌ
−Ｍｏ−Ｎｉ−Ａｕなどの金属で構成されている。
ル１０１を通じて一体的に形成されている。また、コレ
クタ電極１２は、すべての主ＩＧＢＴセル５１およびセ
ンスＩＧＢＴセル５２を通じて一体的に形成されてい
る。コレクタ電極（第２主電極層）１２は、例えばＡｌ
−Ｍｏ−Ｎｉ−Ａｕなどの金属で構成されている。
【００６９】ＣＳ−ＩＧＢＴ１００では、ｐベース層３
ａとｐベース層３ｂとにおける不純物濃度が互いに異な
るように設定されている。すなわち、ｐベース層３ｂの
不純物濃度がｐベース層３ａにおけるよりも高くなるよ
うに構成されている。この点が、従来のＣＳ−ＩＧＢＴ
５０とは特徴的に異なっている。その他の構造上の特徴
は、主ＩＧＢＴセル１０１とセンスＩＧＢＴセル１０２
の間で差異がない。
ａとｐベース層３ｂとにおける不純物濃度が互いに異な
るように設定されている。すなわち、ｐベース層３ｂの
不純物濃度がｐベース層３ａにおけるよりも高くなるよ
うに構成されている。この点が、従来のＣＳ−ＩＧＢＴ
５０とは特徴的に異なっている。その他の構造上の特徴
は、主ＩＧＢＴセル１０１とセンスＩＧＢＴセル１０２
の間で差異がない。
【００７０】また、装置全体における主ＩＧＢＴセル１
０１の個数は、図５に示されるように、センスＩＧＢＴ
セル１０２に比べて、圧倒的に大きい。このため、この
ＣＳ−ＩＧＢＴ１００全体を通じての主ＩＧＢＴセル１
０１のチャネル幅（Ｗｍ）は、センスＩＧＢＴセル１０
２のチャネル幅（Ｗｓ）に比べて十分大きい。すなわ
ち、ＣＳ−ＩＧＢＴ１００は、Ｗｍ＞＞Ｗｓとなるよう
に構成されている。
０１の個数は、図５に示されるように、センスＩＧＢＴ
セル１０２に比べて、圧倒的に大きい。このため、この
ＣＳ−ＩＧＢＴ１００全体を通じての主ＩＧＢＴセル１
０１のチャネル幅（Ｗｍ）は、センスＩＧＢＴセル１０
２のチャネル幅（Ｗｓ）に比べて十分大きい。すなわ
ち、ＣＳ−ＩＧＢＴ１００は、Ｗｍ＞＞Ｗｓとなるよう
に構成されている。
【００７１】＜1-2.装置の特徴的な動作＞このＣＳ−Ｉ
ＧＢＴ１００は、以上のように構成されるので、その動
作は以下の点で従来のＣＳ−ＩＧＢＴ５０とは特徴的に
異なっている。すなわち、ＣＳ−ＩＧＢＴ１００では、
ｐベース層３ｂの不純物濃度がｐベース層３ａにおける
よりも高くなるように構成されているので、センスＩＧ
ＢＴセル１０２のゲート閾電圧ＶGE(th)が、主ＩＧＢＴ
セル１０１よりも高くなっている。このため、ＣＳ−Ｉ
ＧＢＴ１００がターンオンする際に、主回路電流Ｉｍよ
りもセンシング電流Ｉｓの方が、立ち上がりが遅れる。
ＧＢＴ１００は、以上のように構成されるので、その動
作は以下の点で従来のＣＳ−ＩＧＢＴ５０とは特徴的に
異なっている。すなわち、ＣＳ−ＩＧＢＴ１００では、
ｐベース層３ｂの不純物濃度がｐベース層３ａにおける
よりも高くなるように構成されているので、センスＩＧ
ＢＴセル１０２のゲート閾電圧ＶGE(th)が、主ＩＧＢＴ
セル１０１よりも高くなっている。このため、ＣＳ−Ｉ
ＧＢＴ１００がターンオンする際に、主回路電流Ｉｍよ
りもセンシング電流Ｉｓの方が、立ち上がりが遅れる。
【００７２】図１は、このことを説明するタイミングチ
ャートである。すなわち、図１は、ゲート電圧ＶGE、主
回路電流Ｉｍ、およびセンシング電流Ｉｓの時間的変化
を模式的に示している。ゲート電極７は、全ての主ＩＧ
ＢＴセル１０１とセンスＩＧＢＴセル１０２とを通じて
電気的に接続されており、しかも上述したように構造上
互いに同等である。したがって、ゲート電圧ＶGEは、主
ＩＧＢＴセル１０１とセンスＩＧＢＴセル１０２との間
で共通である。図１におけるゲート電圧ＶGEに関する曲
線はこのことを示している。すなわち、図１において、
ゲート電圧ＶGEは主ＩＧＢＴセル１０１におけるゲート
電圧ＶGEであるとともに、センスＩＧＢＴセル１０２に
おけるゲート電圧ＶGEである。
ャートである。すなわち、図１は、ゲート電圧ＶGE、主
回路電流Ｉｍ、およびセンシング電流Ｉｓの時間的変化
を模式的に示している。ゲート電極７は、全ての主ＩＧ
ＢＴセル１０１とセンスＩＧＢＴセル１０２とを通じて
電気的に接続されており、しかも上述したように構造上
互いに同等である。したがって、ゲート電圧ＶGEは、主
ＩＧＢＴセル１０１とセンスＩＧＢＴセル１０２との間
で共通である。図１におけるゲート電圧ＶGEに関する曲
線はこのことを示している。すなわち、図１において、
ゲート電圧ＶGEは主ＩＧＢＴセル１０１におけるゲート
電圧ＶGEであるとともに、センスＩＧＢＴセル１０２に
おけるゲート電圧ＶGEである。
【００７３】主ＩＧＢＴセル１０１におけるゲート閾電
圧ＶGE(th)（ＶGE(th)M と表記する）よりもセンスＩＧ
ＢＴセル１０２におけるゲート閾電圧ＶGE(th)（Ｖ
GE(th)Sと表記する）が大きい値となるように設定され
ているので、ターンオン期間においてゲート電圧ＶGEが
ゲート閾電圧ＶGE(th)M の値に達してからゲート閾電圧
ＶGE(th )Sの値に達するまでに、有限の時間Δｔを必要
とする。
圧ＶGE(th)（ＶGE(th)M と表記する）よりもセンスＩＧ
ＢＴセル１０２におけるゲート閾電圧ＶGE(th)（Ｖ
GE(th)Sと表記する）が大きい値となるように設定され
ているので、ターンオン期間においてゲート電圧ＶGEが
ゲート閾電圧ＶGE(th)M の値に達してからゲート閾電圧
ＶGE(th )Sの値に達するまでに、有限の時間Δｔを必要
とする。
【００７４】このため、主回路電流Ｉｍの立ち上がりか
ら、センシング電流Ｉｓの立ち上がりまでには、時間Δ
ｔに相当する時間遅れが生じる。すなわち、ターンオン
期間においては、センシング電流Ｉｓの時間的変化は、
主回路電流Ｉｍよりも、時間Δｔだけ後の方にシフトし
た曲線で描かれる。このため、センシング電流Ｉｓの立
ち上がりは、主回路電流Ｉｍよりも遅れる。言い替える
と、電流容量で規格化して比較したときに、ターンオン
期間において、センシング電流Ｉｓは主回路電流Ｉｍよ
りも常に低い値となる。このため、センシング電流Ｉｓ
にサージ電流ΔＩｓｐは現れない。
ら、センシング電流Ｉｓの立ち上がりまでには、時間Δ
ｔに相当する時間遅れが生じる。すなわち、ターンオン
期間においては、センシング電流Ｉｓの時間的変化は、
主回路電流Ｉｍよりも、時間Δｔだけ後の方にシフトし
た曲線で描かれる。このため、センシング電流Ｉｓの立
ち上がりは、主回路電流Ｉｍよりも遅れる。言い替える
と、電流容量で規格化して比較したときに、ターンオン
期間において、センシング電流Ｉｓは主回路電流Ｉｍよ
りも常に低い値となる。このため、センシング電流Ｉｓ
にサージ電流ΔＩｓｐは現れない。
【００７５】一方、ターンオフ期間においては、逆に、
ゲート電圧ＶGEがゲート閾電圧ＶGE (th)S の値に達して
からゲート閾電圧ＶGE(th)M の値に達するまでに、有限
の時間Δｔを必要とする。このため、センシング電流Ｉ
ｓの立ち下がりから、主回路電流Ｉｍの立ち下がりまで
には、時間Δｔに相当する時間遅れが生じる。すなわ
ち、ターンオフ期間においては、センシング電流Ｉｓの
時間的変化は、主回路電流Ｉｍよりも、逆に時間Δｔだ
け前の方にシフトした曲線で描かれる。このため、ター
ンオフ期間においても、規格化して比較したときに、セ
ンシング電流Ｉｓは主回路電流Ｉｍよりも常に低い値と
なるので、センシング電流Ｉｓにサージ電流ΔＩｓｐは
現れない。
ゲート電圧ＶGEがゲート閾電圧ＶGE (th)S の値に達して
からゲート閾電圧ＶGE(th)M の値に達するまでに、有限
の時間Δｔを必要とする。このため、センシング電流Ｉ
ｓの立ち下がりから、主回路電流Ｉｍの立ち下がりまで
には、時間Δｔに相当する時間遅れが生じる。すなわ
ち、ターンオフ期間においては、センシング電流Ｉｓの
時間的変化は、主回路電流Ｉｍよりも、逆に時間Δｔだ
け前の方にシフトした曲線で描かれる。このため、ター
ンオフ期間においても、規格化して比較したときに、セ
ンシング電流Ｉｓは主回路電流Ｉｍよりも常に低い値と
なるので、センシング電流Ｉｓにサージ電流ΔＩｓｐは
現れない。
【００７６】すなわち、この実施例の装置１００では、
ターンオン期間、ターンオフ期間の何れにおいても、セ
ンシング電流Ｉｓへのサージ電流ΔＩｓｐの重畳が抑制
される。
ターンオン期間、ターンオフ期間の何れにおいても、セ
ンシング電流Ｉｓへのサージ電流ΔＩｓｐの重畳が抑制
される。
【００７７】＜1-3.実証試験＞つぎに、この実施例の装
置１００における上述の特徴的な動作を実証するための
実験とその結果について説明する。実験では、ＣＳ−Ｉ
ＧＢＴ１００において、ｐベース層３ａとｐベース層３
ｂの不純物濃度を様々に変えて、それにともなうサージ
電流ΔＩｓｐの変化を調べた。
置１００における上述の特徴的な動作を実証するための
実験とその結果について説明する。実験では、ＣＳ−Ｉ
ＧＢＴ１００において、ｐベース層３ａとｐベース層３
ｂの不純物濃度を様々に変えて、それにともなうサージ
電流ΔＩｓｐの変化を調べた。
【００７８】図９は、ターンオン期間に対する実験の結
果を示すグラフである。図９において、横軸は２つのゲ
ート閾電圧ＶGE(th)の差、すなわちΔＶｔｈ＝Ｖ
GE(th)S −ＶGE(th)M を表し、縦軸はセンシング電流Ｉ
ｓに現れるサージ電流ΔＩｓｐの大きさを表している。
図９から明らかなように、ΔＶｔｈが正になるように、
言い替えるとゲート閾電圧ＶGE(th)S がゲート閾電圧Ｖ
GE(th)M よりも高くなるように設定すると、サージ電流
ΔＩｓｐは消滅する。ターンオフ期間においても同様の
結果が得られる。
果を示すグラフである。図９において、横軸は２つのゲ
ート閾電圧ＶGE(th)の差、すなわちΔＶｔｈ＝Ｖ
GE(th)S −ＶGE(th)M を表し、縦軸はセンシング電流Ｉ
ｓに現れるサージ電流ΔＩｓｐの大きさを表している。
図９から明らかなように、ΔＶｔｈが正になるように、
言い替えるとゲート閾電圧ＶGE(th)S がゲート閾電圧Ｖ
GE(th)M よりも高くなるように設定すると、サージ電流
ΔＩｓｐは消滅する。ターンオフ期間においても同様の
結果が得られる。
【００７９】すなわち実験の結果は、上述したＣＳ−Ｉ
ＧＢＴ１００の特徴的な動作を実証している。また、こ
のことは同時に、サージ電流ΔＩｓｐの発生原因に関す
る発明者による洞察を裏付けるものである。
ＧＢＴ１００の特徴的な動作を実証している。また、こ
のことは同時に、サージ電流ΔＩｓｐの発生原因に関す
る発明者による洞察を裏付けるものである。
【００８０】＜２．第２実施例＞つぎに、第２実施例の
装置について説明する。この実施例の装置であるＣＳ−
ＩＧＢＴ２００における上面の構造は、ＣＳ−ＩＧＢＴ
１００と同様に図５〜図７で表現される。図１０は、図
５におけるＢ−Ｂ切断線に沿ったＣＳ−ＩＧＢＴ２００
の断面図である。すなわち、図１０には、ＣＳ−ＩＧＢ
Ｔ２００の主回路を構成する主ＩＧＢＴセル２０１とセ
ンシング回路を構成するセンスＩＧＢＴセル２０２と
が、互いに隣接して形成されている部分が描かれてい
る。
装置について説明する。この実施例の装置であるＣＳ−
ＩＧＢＴ２００における上面の構造は、ＣＳ−ＩＧＢＴ
１００と同様に図５〜図７で表現される。図１０は、図
５におけるＢ−Ｂ切断線に沿ったＣＳ−ＩＧＢＴ２００
の断面図である。すなわち、図１０には、ＣＳ−ＩＧＢ
Ｔ２００の主回路を構成する主ＩＧＢＴセル２０１とセ
ンシング回路を構成するセンスＩＧＢＴセル２０２と
が、互いに隣接して形成されている部分が描かれてい
る。
【００８１】このＣＳ−ＩＧＢＴ２００では、主ＩＧＢ
Ｔセル２０１に属するゲート電極７ａとセンスＩＧＢＴ
セル２０２に属するゲート電極７ｂとの間で導電率が異
なっている点が、従来のＣＳ−ＩＧＢＴ５０とは特徴的
に異なっている。すなわち、ポリシリコンで構成される
ゲート電極７ａに導入される不純物の濃度が、同じくポ
リシリコンで構成されるゲート電極７ｂにおけるよりも
高く設定されている。
Ｔセル２０１に属するゲート電極７ａとセンスＩＧＢＴ
セル２０２に属するゲート電極７ｂとの間で導電率が異
なっている点が、従来のＣＳ−ＩＧＢＴ５０とは特徴的
に異なっている。すなわち、ポリシリコンで構成される
ゲート電極７ａに導入される不純物の濃度が、同じくポ
リシリコンで構成されるゲート電極７ｂにおけるよりも
高く設定されている。
【００８２】このため、導電率が、ゲート電極７ｂにお
けるよりもゲート電極７ａの方が大きくなっている。言
い替えると、シート抵抗がゲート電極７ａにおけるより
もゲート電極７ｂの方が大きくなるように設定されてい
る。一方、その他の構造においては、主ＩＧＢＴセル２
０１とセンスＩＧＢＴセル２０２との間で差異はない。
けるよりもゲート電極７ａの方が大きくなっている。言
い替えると、シート抵抗がゲート電極７ａにおけるより
もゲート電極７ｂの方が大きくなるように設定されてい
る。一方、その他の構造においては、主ＩＧＢＴセル２
０１とセンスＩＧＢＴセル２０２との間で差異はない。
【００８３】ＣＳ−ＩＧＢＴ２００は、このように構成
されるので、その動作は以下の点で従来のＣＳ−ＩＧＢ
Ｔ５０とは特徴的に異なっている。すなわち、ゲート電
極７ａとゲート電極７ｂとの間で導電率が異なる点以外
に主ＩＧＢＴセル２０１とセンスＩＧＢＴセル２０２と
の間で特徴的な差異がないために、主ＩＧＢＴセル２０
１とセンスＩＧＢＴセル２０２の間でライズタイムｔ
riseが異なる。
されるので、その動作は以下の点で従来のＣＳ−ＩＧＢ
Ｔ５０とは特徴的に異なっている。すなわち、ゲート電
極７ａとゲート電極７ｂとの間で導電率が異なる点以外
に主ＩＧＢＴセル２０１とセンスＩＧＢＴセル２０２と
の間で特徴的な差異がないために、主ＩＧＢＴセル２０
１とセンスＩＧＢＴセル２０２の間でライズタイムｔ
riseが異なる。
【００８４】図１１は、ライズタイムｔriseの定義を説
明するグラフである。このグラフが示すように、ライズ
タイムｔriseは、ゲート電圧ＶGEが１０％上昇した時点
から９０％まで上昇するのに要する時間として定義され
る。すなわち、ライズタイムｔriseは、ゲート電圧ＶGE
の上昇の速さを表す一つの指標である。
明するグラフである。このグラフが示すように、ライズ
タイムｔriseは、ゲート電圧ＶGEが１０％上昇した時点
から９０％まで上昇するのに要する時間として定義され
る。すなわち、ライズタイムｔriseは、ゲート電圧ＶGE
の上昇の速さを表す一つの指標である。
【００８５】このライズタイムｔriseは、ゲート抵抗Ｒ
ｇおよびゲート入力容量Ｃｉｅｓを用いて、数１で与え
られる。
ｇおよびゲート入力容量Ｃｉｅｓを用いて、数１で与え
られる。
【００８６】
【数１】
【００８７】ところで、ゲート入力容量Ｃｉｅｓは、数
２に示されるように２つの成分によって構成される。
２に示されるように２つの成分によって構成される。
【００８８】
【数２】
【００８９】すなわち、ゲート入力容量Ｃｉｅｓは、ゲ
ート−エミッタ間容量Ｃｇｅとゲート−コレクタ間容量
Ｃｇｃとの和で表現される。
ート−エミッタ間容量Ｃｇｅとゲート−コレクタ間容量
Ｃｇｃとの和で表現される。
【００９０】ＣＳ−ＩＧＢＴ２００では、上述したよう
に、ゲート電極７ａとゲート電極７ｂの間でシート抵抗
が異なっており、しかもゲート電極７ｂのシート抵抗の
方が大きい。このため、主ＩＧＢＴセル２０１のゲート
抵抗Ｒｇ（Ｒｇｍと表記する）とセンスＩＧＢＴセル２
０２のゲート抵抗Ｒｇ（Ｒｇｓと表記する）の間には、
Ｒｇｍ＜Ｒｇｓの関係が成り立つ。
に、ゲート電極７ａとゲート電極７ｂの間でシート抵抗
が異なっており、しかもゲート電極７ｂのシート抵抗の
方が大きい。このため、主ＩＧＢＴセル２０１のゲート
抵抗Ｒｇ（Ｒｇｍと表記する）とセンスＩＧＢＴセル２
０２のゲート抵抗Ｒｇ（Ｒｇｓと表記する）の間には、
Ｒｇｍ＜Ｒｇｓの関係が成り立つ。
【００９１】一方、その他の点において、主ＩＧＢＴセ
ル２０１とセンスＩＧＢＴセル２０２の間で構造上の差
異はないので、ゲート−エミッタ間容量Ｃｇｅ、ゲート
−コレクタ間容量Ｃｇｃともに、２種類のＩＧＢＴセル
の間で特別の差異はない。したがって、ゲート入力容量
Ｃｉｅｓにも特別の差異はない。したがって、数１の関
係から、ライズタイムｔriseは、主ＩＧＢＴセル２０１
よりもセンスＩＧＢＴセル２０２の方が大きくなる。そ
の結果、センシング電流Ｉｓは主回路電流Ｉｍに比べ
て、立ち上がりが緩慢となる。
ル２０１とセンスＩＧＢＴセル２０２の間で構造上の差
異はないので、ゲート−エミッタ間容量Ｃｇｅ、ゲート
−コレクタ間容量Ｃｇｃともに、２種類のＩＧＢＴセル
の間で特別の差異はない。したがって、ゲート入力容量
Ｃｉｅｓにも特別の差異はない。したがって、数１の関
係から、ライズタイムｔriseは、主ＩＧＢＴセル２０１
よりもセンスＩＧＢＴセル２０２の方が大きくなる。そ
の結果、センシング電流Ｉｓは主回路電流Ｉｍに比べ
て、立ち上がりが緩慢となる。
【００９２】図１２は、このことを説明するタイミング
チャートである。すなわち、図１２は、ターンオン期間
における主ＩＧＢＴセル２０１のゲート電圧ＶGE（Ｖ
GEM と表記する）、センスＩＧＢＴセル２０２のゲート
電圧ＶGE（ＶGES と表記する）、主回路電流Ｉｍ、およ
びセンシング電流Ｉｓの時間的変化を模式的に示してい
る。
チャートである。すなわち、図１２は、ターンオン期間
における主ＩＧＢＴセル２０１のゲート電圧ＶGE（Ｖ
GEM と表記する）、センスＩＧＢＴセル２０２のゲート
電圧ＶGE（ＶGES と表記する）、主回路電流Ｉｍ、およ
びセンシング電流Ｉｓの時間的変化を模式的に示してい
る。
【００９３】図１２に示すように、主ＩＧＢＴセル２０
１のライズタイムｔrise（ｔriseMと表記する）と、セ
ンスＩＧＢＴセル２０２のライズタイムｔrise（ｔ
riseS と表記する）とが、ｔriseM ＜ｔriseS の関係に
あるので、ゲート電圧ＶGES がゲート閾電圧ＶGE(th)S
を超える時期はゲート電圧ＶGEM がゲート閾電圧Ｖ
GE(th) M を超える時期よりも遅れる。それにともなっ
て、センシング電流Ｉｓは主回路電流Ｉｍよりも有限時
間Δｔ1 だけ立ち上りの開始時期が遅れる。
１のライズタイムｔrise（ｔriseMと表記する）と、セ
ンスＩＧＢＴセル２０２のライズタイムｔrise（ｔ
riseS と表記する）とが、ｔriseM ＜ｔriseS の関係に
あるので、ゲート電圧ＶGES がゲート閾電圧ＶGE(th)S
を超える時期はゲート電圧ＶGEM がゲート閾電圧Ｖ
GE(th) M を超える時期よりも遅れる。それにともなっ
て、センシング電流Ｉｓは主回路電流Ｉｍよりも有限時
間Δｔ1 だけ立ち上りの開始時期が遅れる。
【００９４】しかも、ゲート電圧ＶGES の上昇の速さは
ゲート電圧ＶGEM よりも遅いので、センシング電流Ｉｓ
の上昇の速さも主回路電流Ｉｍに比べて遅い。したがっ
て、センシング電流Ｉｓは主回路電流Ｉｍよりも、Δｔ
2 （＞Δｔ1 ）だけ遅れて定常値に到達する。
ゲート電圧ＶGEM よりも遅いので、センシング電流Ｉｓ
の上昇の速さも主回路電流Ｉｍに比べて遅い。したがっ
て、センシング電流Ｉｓは主回路電流Ｉｍよりも、Δｔ
2 （＞Δｔ1 ）だけ遅れて定常値に到達する。
【００９５】すなわち、センシング電流Ｉｓは主回路電
流Ｉｍよりも遅れて立ち上がる。言い替えると、ターン
オン期間において、電流容量で規格化して比較したとき
に、センシング電流Ｉｓは常に主回路電流Ｉｍよりも低
い。このため、センシング電流Ｉｓにサージ電流ΔＩｓ
ｐが現れない。
流Ｉｍよりも遅れて立ち上がる。言い替えると、ターン
オン期間において、電流容量で規格化して比較したとき
に、センシング電流Ｉｓは常に主回路電流Ｉｍよりも低
い。このため、センシング電流Ｉｓにサージ電流ΔＩｓ
ｐが現れない。
【００９６】なお、ライズタイムｔriseは、一般に主Ｉ
ＧＢＴセルとセンスＩＧＢＴセルの間で、０．５〜０．
９程度の範囲の比率であることが望ましい。すなわち、
０．５≦ｔriseM ／ｔriseS ≦０．９となるように設定
されることが望ましい。このため、ＣＳ−ＩＧＢＴ２０
０において、ＲｇｍとＲｇｓの比率が、０．５≦Ｒｇｍ
／Ｒｇｓ≦０．９となるように設定されることが望まし
い。
ＧＢＴセルとセンスＩＧＢＴセルの間で、０．５〜０．
９程度の範囲の比率であることが望ましい。すなわち、
０．５≦ｔriseM ／ｔriseS ≦０．９となるように設定
されることが望ましい。このため、ＣＳ−ＩＧＢＴ２０
０において、ＲｇｍとＲｇｓの比率が、０．５≦Ｒｇｍ
／Ｒｇｓ≦０．９となるように設定されることが望まし
い。
【００９７】＜３．第３実施例＞つぎに、第３実施例の
装置について説明する。図１３は、この実施例の装置で
あるＣＳ−ＩＧＢＴ３００における部分拡大平面図であ
る。ＣＳ−ＩＧＢＴ３００には、主回路を構成する主Ｉ
ＧＢＴセル３０１と、センシング回路を構成するセンス
ＩＧＢＴセル３０２とが備わっている。図１３は、セン
スＩＧＢＴセル３０２の近傍を拡大して示しており、し
かもエミッタ電極および層間絶縁膜を除去して描かれて
いる。
装置について説明する。図１３は、この実施例の装置で
あるＣＳ−ＩＧＢＴ３００における部分拡大平面図であ
る。ＣＳ−ＩＧＢＴ３００には、主回路を構成する主Ｉ
ＧＢＴセル３０１と、センシング回路を構成するセンス
ＩＧＢＴセル３０２とが備わっている。図１３は、セン
スＩＧＢＴセル３０２の近傍を拡大して示しており、し
かもエミッタ電極および層間絶縁膜を除去して描かれて
いる。
【００９８】この図１３に示されるように、主ＩＧＢＴ
セル３０１に属するゲート電極３０７ａとセンスＩＧＢ
Ｔセル３０２に属するゲート電極３０７ｂとは、その配
設形状が特徴的に異なる。すなわち、ゲート電極３０７
ａは、例えばＣＳ−ＩＧＢＴ１００におけるゲート電極
７と同様に、ゲート配線ＧＬと主ＩＧＢＴセル３０１と
を最短で連結するように配設されている。一方、ゲート
電極３０７ｂは、センスＩＧＢＴセル３０２とゲート配
線ＧＬとの間を、迂回して連結するように配設されてい
る。しかも、ゲート電極３０７ｂは、ゲート電極３０７
ａに比べて幅が狭く設定されている。すなわち、ゲート
電極３０７ｂはゲート電極３０７ａに比べて、ゲート抵
抗Ｒｇが十分に大きくなるように設定されている。
セル３０１に属するゲート電極３０７ａとセンスＩＧＢ
Ｔセル３０２に属するゲート電極３０７ｂとは、その配
設形状が特徴的に異なる。すなわち、ゲート電極３０７
ａは、例えばＣＳ−ＩＧＢＴ１００におけるゲート電極
７と同様に、ゲート配線ＧＬと主ＩＧＢＴセル３０１と
を最短で連結するように配設されている。一方、ゲート
電極３０７ｂは、センスＩＧＢＴセル３０２とゲート配
線ＧＬとの間を、迂回して連結するように配設されてい
る。しかも、ゲート電極３０７ｂは、ゲート電極３０７
ａに比べて幅が狭く設定されている。すなわち、ゲート
電極３０７ｂはゲート電極３０７ａに比べて、ゲート抵
抗Ｒｇが十分に大きくなるように設定されている。
【００９９】図１４は、図１３におけるＣ−Ｃ切断線に
沿った断面図である。この図１４には、層間絶縁膜３１
０が除去されずに描かれている。図１４に示すように、
ゲート電極３０７ｂは半導体基体３４０の上主面に沿っ
て配設され、しかもゲート絶縁膜３０６を挟むことによ
って半導体基体３４０と電気的に絶縁されている。ゲー
ト配線ＧＬはゲート電極３０７ｂを覆う層間絶縁膜３１
０の上に配設され、層間絶縁膜３１０に設けられた溝を
通じてゲート電極３０７ｂの上面と電気的に接続されて
いる。
沿った断面図である。この図１４には、層間絶縁膜３１
０が除去されずに描かれている。図１４に示すように、
ゲート電極３０７ｂは半導体基体３４０の上主面に沿っ
て配設され、しかもゲート絶縁膜３０６を挟むことによ
って半導体基体３４０と電気的に絶縁されている。ゲー
ト配線ＧＬはゲート電極３０７ｂを覆う層間絶縁膜３１
０の上に配設され、層間絶縁膜３１０に設けられた溝を
通じてゲート電極３０７ｂの上面と電気的に接続されて
いる。
【０１００】図１５は、図５におけるＤ−Ｄ切断線に沿
った断面図である。なお、この図１５には、エミッタ電
極、層間絶縁膜ともに除去されずに描かれている。図１
５に示すように、主ＩＧＢＴセル３０１に属するゲート
電極３０７ａとエミッタ電極３０８の間、およびセンス
ＩＧＢＴセル３０２に属するゲート電極３０７ｂとセン
シング電極３０９との間は、いずれも酸化物等で構成さ
れる層間絶縁膜３１０によって電気的に絶縁されてい
る。
った断面図である。なお、この図１５には、エミッタ電
極、層間絶縁膜ともに除去されずに描かれている。図１
５に示すように、主ＩＧＢＴセル３０１に属するゲート
電極３０７ａとエミッタ電極３０８の間、およびセンス
ＩＧＢＴセル３０２に属するゲート電極３０７ｂとセン
シング電極３０９との間は、いずれも酸化物等で構成さ
れる層間絶縁膜３１０によって電気的に絶縁されてい
る。
【０１０１】このように、ＣＳ−ＩＧＢＴ３００では、
ゲート電極３０７ａとゲート電極３０７ｂのゲート抵抗
Ｒｇが異なる点を除けば、主ＩＧＢＴセル３０１とセン
スＩＧＢＴセル３０２の間で特徴的な差異はない。した
がって、数２で与えられるゲート入力容量Ｃｉｅｓに
は、２つのＩＧＢＴセルの間で特別の差異がない。その
ため、数１で与えられるように、２つのＩＧＢＴセルの
間でライズタイムｔriseが異なる。すなわち、ライズタ
イムｔriseは、主ＩＧＢＴセル３０１よりもセンスＩＧ
ＢＴセル３０２の方が大きくなる。
ゲート電極３０７ａとゲート電極３０７ｂのゲート抵抗
Ｒｇが異なる点を除けば、主ＩＧＢＴセル３０１とセン
スＩＧＢＴセル３０２の間で特徴的な差異はない。した
がって、数２で与えられるゲート入力容量Ｃｉｅｓに
は、２つのＩＧＢＴセルの間で特別の差異がない。その
ため、数１で与えられるように、２つのＩＧＢＴセルの
間でライズタイムｔriseが異なる。すなわち、ライズタ
イムｔriseは、主ＩＧＢＴセル３０１よりもセンスＩＧ
ＢＴセル３０２の方が大きくなる。
【０１０２】その結果、センシング電流Ｉｓは主回路電
流Ｉｍに比べて、立ち上がりが緩慢となる。すなわち、
ターンオン期間における主ＩＧＢＴセル３０１のゲート
電圧ＶGEM 、センスＩＧＢＴセル３０２のゲート電圧Ｖ
GES 、主回路電流Ｉｍ、およびセンシング電流Ｉｓの時
間的変化は、図１２のタイミングチャートで表される。
このため、センシング電流Ｉｓにサージ電流ΔＩｓｐが
現れない。
流Ｉｍに比べて、立ち上がりが緩慢となる。すなわち、
ターンオン期間における主ＩＧＢＴセル３０１のゲート
電圧ＶGEM 、センスＩＧＢＴセル３０２のゲート電圧Ｖ
GES 、主回路電流Ｉｍ、およびセンシング電流Ｉｓの時
間的変化は、図１２のタイミングチャートで表される。
このため、センシング電流Ｉｓにサージ電流ΔＩｓｐが
現れない。
【０１０３】なお、ＣＳ−ＩＧＢＴ３００において、Ｃ
Ｓ−ＩＧＢＴ２００について述べた理由と同じ理由によ
り、ＲｇｍとＲｇｓの比率は、０．５≦Ｒｇｍ／Ｒｇｓ
≦０．９となるように設定されることが望ましい。
Ｓ−ＩＧＢＴ２００について述べた理由と同じ理由によ
り、ＲｇｍとＲｇｓの比率は、０．５≦Ｒｇｍ／Ｒｇｓ
≦０．９となるように設定されることが望ましい。
【０１０４】＜４．第４実施例＞つぎに、第４実施例の
装置について説明する。この実施例の装置であるＣＳ−
ＩＧＢＴ４００における上面の構造は、ＣＳ−ＩＧＢＴ
１００と同様に図５〜図７で表現される。図１６は、図
５におけるＢ−Ｂ切断線に沿ったＣＳ−ＩＧＢＴ４００
の断面図である。すなわち、図１６には、ＣＳ−ＩＧＢ
Ｔ４００の主回路を構成する主ＩＧＢＴセル４０１とセ
ンシング回路を構成するセンスＩＧＢＴセル４０２と
が、互いに隣接して形成されている部分が描かれてい
る。
装置について説明する。この実施例の装置であるＣＳ−
ＩＧＢＴ４００における上面の構造は、ＣＳ−ＩＧＢＴ
１００と同様に図５〜図７で表現される。図１６は、図
５におけるＢ−Ｂ切断線に沿ったＣＳ−ＩＧＢＴ４００
の断面図である。すなわち、図１６には、ＣＳ−ＩＧＢ
Ｔ４００の主回路を構成する主ＩＧＢＴセル４０１とセ
ンシング回路を構成するセンスＩＧＢＴセル４０２と
が、互いに隣接して形成されている部分が描かれてい
る。
【０１０５】このＣＳ−ＩＧＢＴ４００では、ｐコレク
タ層１とｎ半導体層２とによって平板状の半導体基体４
４０が構成されている。半導体基体４４０の上主面、す
なわちｎ半導体層２の上面には、ｐ型不純物を選択的に
拡散することにより、主ＩＧＢＴセル４０１の領域にｐ
ベース層４０３ａが選択的に形成され、センスＩＧＢＴ
セル４０２の領域にｐベース層４０３ｂが選択的に形成
されている。
タ層１とｎ半導体層２とによって平板状の半導体基体４
４０が構成されている。半導体基体４４０の上主面、す
なわちｎ半導体層２の上面には、ｐ型不純物を選択的に
拡散することにより、主ＩＧＢＴセル４０１の領域にｐ
ベース層４０３ａが選択的に形成され、センスＩＧＢＴ
セル４０２の領域にｐベース層４０３ｂが選択的に形成
されている。
【０１０６】ｐベース層４０３ａとｐベース層４０３ｂ
とでは、これらの半導体層を形成するｐ型不純物の拡散
深さが異なっている。すなわち、ｐ型不純物はｐベース
層４０３ａよりもｐベース層４０３ｂにおいて深く拡散
されている。このため、ｐベース層４０３ｂに形成され
るチャネル領域４２１ｂの長さ、すなわちセンスＩＧＢ
Ｔセル４０２におけるチャネル長Ｌｃｈｓは、ｐベース
層４０３ａに形成されるチャネル領域４２１ａの長さ、
すなわち主ＩＧＢＴセル４０１におけるチャネル長Ｌｃ
ｈｍよりも長く設定されている。
とでは、これらの半導体層を形成するｐ型不純物の拡散
深さが異なっている。すなわち、ｐ型不純物はｐベース
層４０３ａよりもｐベース層４０３ｂにおいて深く拡散
されている。このため、ｐベース層４０３ｂに形成され
るチャネル領域４２１ｂの長さ、すなわちセンスＩＧＢ
Ｔセル４０２におけるチャネル長Ｌｃｈｓは、ｐベース
層４０３ａに形成されるチャネル領域４２１ａの長さ、
すなわち主ＩＧＢＴセル４０１におけるチャネル長Ｌｃ
ｈｍよりも長く設定されている。
【０１０７】このために、ゲート−エミッタ間容量Ｃｇ
ｅが、主ＩＧＢＴセル４０１よりもセンスＩＧＢＴセル
４０２の方が大きくなっている。その他の構成上の特徴
は、例えばＣＳ−ＩＧＢＴ１００と同様である。したが
って、チャネル長が異なることを除けば、主ＩＧＢＴセ
ル４０１とセンスＩＧＢＴセル４０２との間で、構成上
の特徴的な差異はない。このため、ゲート−コレクタ間
容量Ｃｇｃ、ゲート抵抗Ｒｇの何れも、２つのＩＧＢＴ
セルの間で特別な差異がない。
ｅが、主ＩＧＢＴセル４０１よりもセンスＩＧＢＴセル
４０２の方が大きくなっている。その他の構成上の特徴
は、例えばＣＳ−ＩＧＢＴ１００と同様である。したが
って、チャネル長が異なることを除けば、主ＩＧＢＴセ
ル４０１とセンスＩＧＢＴセル４０２との間で、構成上
の特徴的な差異はない。このため、ゲート−コレクタ間
容量Ｃｇｃ、ゲート抵抗Ｒｇの何れも、２つのＩＧＢＴ
セルの間で特別な差異がない。
【０１０８】その結果、数２が示すように、ゲート入力
容量Ｃｉｅｓは、主ＩＧＢＴセル４０１よりもセンスＩ
ＧＢＴセル４０２の方が大きくなる。そのため、ゲート
抵抗Ｒｇに差異がないことから、数１で与えられるよう
に、２つのＩＧＢＴセルの間でライズタイムｔriseが異
なる。すなわち、ライズタイムｔriseは、主ＩＧＢＴセ
ル４０１よりもセンスＩＧＢＴセル４０２の方が大きく
なる。
容量Ｃｉｅｓは、主ＩＧＢＴセル４０１よりもセンスＩ
ＧＢＴセル４０２の方が大きくなる。そのため、ゲート
抵抗Ｒｇに差異がないことから、数１で与えられるよう
に、２つのＩＧＢＴセルの間でライズタイムｔriseが異
なる。すなわち、ライズタイムｔriseは、主ＩＧＢＴセ
ル４０１よりもセンスＩＧＢＴセル４０２の方が大きく
なる。
【０１０９】その結果、センシング電流Ｉｓは主回路電
流Ｉｍに比べて、立ち上がりが緩慢となる。すなわち、
ターンオン期間における主ＩＧＢＴセル４０１のゲート
電圧ＶGEM 、センスＩＧＢＴセル４０２のゲート電圧Ｖ
GES 、主回路電流Ｉｍ、およびセンシング電流Ｉｓの時
間的変化は、図１２のタイミングチャートで表される。
このため、センシング電流Ｉｓにサージ電流ΔＩｓｐが
現れない。
流Ｉｍに比べて、立ち上がりが緩慢となる。すなわち、
ターンオン期間における主ＩＧＢＴセル４０１のゲート
電圧ＶGEM 、センスＩＧＢＴセル４０２のゲート電圧Ｖ
GES 、主回路電流Ｉｍ、およびセンシング電流Ｉｓの時
間的変化は、図１２のタイミングチャートで表される。
このため、センシング電流Ｉｓにサージ電流ΔＩｓｐが
現れない。
【０１１０】なお、上述したように、ライズタイムｔ
riseは、０．５≦ｔriseM ／ｔriseS≦０．９となるよ
うに設定されることが望ましい。このため、ＣＳ−ＩＧ
ＢＴ４００において、主ＩＧＢＴセル４０１のゲート入
力容量ＣｉｅｓｍとセンスＩＧＢＴセル４０２のゲート
入力容量Ｃｉｅｓｓとの比率は、０．５≦Ｃｉｅｓｍ／
Ｃｉｅｓｓ≦０．９となるように設定されることが望ま
しい。
riseは、０．５≦ｔriseM ／ｔriseS≦０．９となるよ
うに設定されることが望ましい。このため、ＣＳ−ＩＧ
ＢＴ４００において、主ＩＧＢＴセル４０１のゲート入
力容量ＣｉｅｓｍとセンスＩＧＢＴセル４０２のゲート
入力容量Ｃｉｅｓｓとの比率は、０．５≦Ｃｉｅｓｍ／
Ｃｉｅｓｓ≦０．９となるように設定されることが望ま
しい。
【０１１１】このことから、主ＩＧＢＴセル４０１のゲ
ート−エミッタ間容量ＣｇｅｍとセンスＩＧＢＴセル４
０２のゲート−エミッタ間容量Ｃｇｅｓとの好ましい比
率は、０．５≦Ｃｇｅｍ／Ｃｇｅｓ≦０．９であること
が結論される。このことは、さらに、チャネル長Ｌｃｈ
ｍとチャネル長Ｌｃｈｓとの好ましい比率が、０．５≦
Ｌｃｈｍ／Ｌｃｈｓ≦０．９であることを意味する。
ート−エミッタ間容量ＣｇｅｍとセンスＩＧＢＴセル４
０２のゲート−エミッタ間容量Ｃｇｅｓとの好ましい比
率は、０．５≦Ｃｇｅｍ／Ｃｇｅｓ≦０．９であること
が結論される。このことは、さらに、チャネル長Ｌｃｈ
ｍとチャネル長Ｌｃｈｓとの好ましい比率が、０．５≦
Ｌｃｈｍ／Ｌｃｈｓ≦０．９であることを意味する。
【０１１２】＜５．第５実施例＞つぎに、第５実施例の
装置について説明する。この実施例の装置であるＣＳ−
ＩＧＢＴ５００における上面の構造は、ＣＳ−ＩＧＢＴ
１００と同様に図５〜図７で表現される。図１７は、図
５におけるＢ−Ｂ切断線に沿ったＣＳ−ＩＧＢＴ５００
の断面図である。すなわち、図１７には、ＣＳ−ＩＧＢ
Ｔ５００の主回路を構成する主ＩＧＢＴセル５０１とセ
ンシング回路を構成するセンスＩＧＢＴセル５０２と
が、互いに隣接して形成されている部分が描かれてい
る。
装置について説明する。この実施例の装置であるＣＳ−
ＩＧＢＴ５００における上面の構造は、ＣＳ−ＩＧＢＴ
１００と同様に図５〜図７で表現される。図１７は、図
５におけるＢ−Ｂ切断線に沿ったＣＳ−ＩＧＢＴ５００
の断面図である。すなわち、図１７には、ＣＳ−ＩＧＢ
Ｔ５００の主回路を構成する主ＩＧＢＴセル５０１とセ
ンシング回路を構成するセンスＩＧＢＴセル５０２と
が、互いに隣接して形成されている部分が描かれてい
る。
【０１１３】この図１７に示されるように、主ＩＧＢＴ
セル５０１に属するゲート電極５０７ａとセンスＩＧＢ
Ｔセル５０２に属するゲート電極５０７ｂとは、半導体
基体４０の上主面からの距離が互いに異なっている。す
なわち、ゲート電極５０７ｂはゲート電極５０７ａより
も、半導体基体４０の上主面に接近するように配設され
ている。言い替えると、これらのゲート電極と半導体基
体４０とを電気的に絶縁するゲート絶縁膜５０６は、主
ＩＧＢＴセル５０１において厚く、センスＩＧＢＴセル
５０２では薄く形成されている。このために、ゲート−
エミッタ間容量Ｃｇｅおよびゲート−コレクタ間容量Ｃ
ｇｃが、主ＩＧＢＴセル５０１よりもセンスＩＧＢＴセ
ル５０２の方が大きくなっている。なお、ゲート絶縁膜
５０６は、例えば酸化物で構成される。
セル５０１に属するゲート電極５０７ａとセンスＩＧＢ
Ｔセル５０２に属するゲート電極５０７ｂとは、半導体
基体４０の上主面からの距離が互いに異なっている。す
なわち、ゲート電極５０７ｂはゲート電極５０７ａより
も、半導体基体４０の上主面に接近するように配設され
ている。言い替えると、これらのゲート電極と半導体基
体４０とを電気的に絶縁するゲート絶縁膜５０６は、主
ＩＧＢＴセル５０１において厚く、センスＩＧＢＴセル
５０２では薄く形成されている。このために、ゲート−
エミッタ間容量Ｃｇｅおよびゲート−コレクタ間容量Ｃ
ｇｃが、主ＩＧＢＴセル５０１よりもセンスＩＧＢＴセ
ル５０２の方が大きくなっている。なお、ゲート絶縁膜
５０６は、例えば酸化物で構成される。
【０１１４】エミッタ電極５０８とゲート電極５０７ａ
との間、およびセンシング電極５０９とゲート電極５０
７ｂとの間は、いずれも酸化物等で構成される層間絶縁
膜５１０によって電気的に絶縁されている。このよう
に、ＣＳ−ＩＧＢＴ５００では、２種類のゲート電極５
０７ａ、５０７ｂと半導体基体４０の間の距離が互いに
異なる点を除けば、主ＩＧＢＴセル５０１とセンスＩＧ
ＢＴセル５０２の間で特徴的な差異はない。このため、
ゲート抵抗Ｒｇは、２つのＩＧＢＴセルの間で特別な差
異がない。
との間、およびセンシング電極５０９とゲート電極５０
７ｂとの間は、いずれも酸化物等で構成される層間絶縁
膜５１０によって電気的に絶縁されている。このよう
に、ＣＳ−ＩＧＢＴ５００では、２種類のゲート電極５
０７ａ、５０７ｂと半導体基体４０の間の距離が互いに
異なる点を除けば、主ＩＧＢＴセル５０１とセンスＩＧ
ＢＴセル５０２の間で特徴的な差異はない。このため、
ゲート抵抗Ｒｇは、２つのＩＧＢＴセルの間で特別な差
異がない。
【０１１５】その結果、数２が示すように、ゲート入力
容量Ｃｉｅｓは、主ＩＧＢＴセル５０１よりもセンスＩ
ＧＢＴセル５０２の方が大きくなる。そのため、ゲート
抵抗Ｒｇに差異がないことから、数１で与えられるよう
に、２つのＩＧＢＴセルの間でライズタイムｔriseが異
なる。すなわち、ライズタイムｔriseは、主ＩＧＢＴセ
ル５０１よりもセンスＩＧＢＴセル５０２の方が大きく
なる。
容量Ｃｉｅｓは、主ＩＧＢＴセル５０１よりもセンスＩ
ＧＢＴセル５０２の方が大きくなる。そのため、ゲート
抵抗Ｒｇに差異がないことから、数１で与えられるよう
に、２つのＩＧＢＴセルの間でライズタイムｔriseが異
なる。すなわち、ライズタイムｔriseは、主ＩＧＢＴセ
ル５０１よりもセンスＩＧＢＴセル５０２の方が大きく
なる。
【０１１６】その結果、センシング電流Ｉｓは主回路電
流Ｉｍに比べて、立ち上がりが緩慢となる。すなわち、
ターンオン期間における主ＩＧＢＴセル５０１のゲート
電圧ＶGEM 、センスＩＧＢＴセル５０２のゲート電圧Ｖ
GES 、主回路電流Ｉｍ、およびセンシング電流Ｉｓの時
間的変化は、図１２のタイミングチャートで表される。
このため、センシング電流Ｉｓにサージ電流ΔＩｓｐが
現れない。
流Ｉｍに比べて、立ち上がりが緩慢となる。すなわち、
ターンオン期間における主ＩＧＢＴセル５０１のゲート
電圧ＶGEM 、センスＩＧＢＴセル５０２のゲート電圧Ｖ
GES 、主回路電流Ｉｍ、およびセンシング電流Ｉｓの時
間的変化は、図１２のタイミングチャートで表される。
このため、センシング電流Ｉｓにサージ電流ΔＩｓｐが
現れない。
【０１１７】上述したように、ゲート入力容量Ｃｉｅｓ
ｍおよびゲート入力容量Ｃｉｅｓｓとの比率は、０．５
≦Ｃｉｅｓｍ／Ｃｉｅｓｓ≦０．９となるように設定さ
れることが望ましい。このため、ゲート絶縁膜５０６の
主ＩＧＢＴセル５０１における厚さｔOXGMと、センスＩ
ＧＢＴセル５０２における厚さｔOXGSとの好ましい比率
は、０．５≦ｔOXGS／ｔOXGM≦０．９であると結論づけ
られる。
ｍおよびゲート入力容量Ｃｉｅｓｓとの比率は、０．５
≦Ｃｉｅｓｍ／Ｃｉｅｓｓ≦０．９となるように設定さ
れることが望ましい。このため、ゲート絶縁膜５０６の
主ＩＧＢＴセル５０１における厚さｔOXGMと、センスＩ
ＧＢＴセル５０２における厚さｔOXGSとの好ましい比率
は、０．５≦ｔOXGS／ｔOXGM≦０．９であると結論づけ
られる。
【０１１８】＜６．第６実施例＞つぎに、第６実施例の
装置について説明する。この実施例の装置であるＣＳ−
ＩＧＢＴ６００における上面の構造は、ＣＳ−ＩＧＢＴ
１００と同様に図５〜図７で表現される。図１８は、図
５におけるＢ−Ｂ切断線に沿ったＣＳ−ＩＧＢＴ６００
の断面図である。すなわち、図１８には、ＣＳ−ＩＧＢ
Ｔ６００の主回路を構成する主ＩＧＢＴセル６０１とセ
ンシング回路を構成するセンスＩＧＢＴセル６０２と
が、互いに隣接して形成されている部分が描かれてい
る。
装置について説明する。この実施例の装置であるＣＳ−
ＩＧＢＴ６００における上面の構造は、ＣＳ−ＩＧＢＴ
１００と同様に図５〜図７で表現される。図１８は、図
５におけるＢ−Ｂ切断線に沿ったＣＳ−ＩＧＢＴ６００
の断面図である。すなわち、図１８には、ＣＳ−ＩＧＢ
Ｔ６００の主回路を構成する主ＩＧＢＴセル６０１とセ
ンシング回路を構成するセンスＩＧＢＴセル６０２と
が、互いに隣接して形成されている部分が描かれてい
る。
【０１１９】この図１８に示されるように、主ＩＧＢＴ
セル６０１に属するゲート電極６０７ａとセンスＩＧＢ
Ｔセル６０２に属するゲート電極６０７ｂとは、ｎ半導
体層２の上面に対向する部分の少なくとも一部におい
て、この上面からの距離が互いに異なっている。すなわ
ち、ゲート電極６０７ｂはゲート電極６０７ａよりも、
ｎ半導体層２の上主面に接近するように配設されてい
る。
セル６０１に属するゲート電極６０７ａとセンスＩＧＢ
Ｔセル６０２に属するゲート電極６０７ｂとは、ｎ半導
体層２の上面に対向する部分の少なくとも一部におい
て、この上面からの距離が互いに異なっている。すなわ
ち、ゲート電極６０７ｂはゲート電極６０７ａよりも、
ｎ半導体層２の上主面に接近するように配設されてい
る。
【０１２０】言い替えると、これらのゲート電極と半導
体基体４０とを電気的に絶縁するゲート絶縁膜６０６
は、主ＩＧＢＴセル６０１に属するｎ半導体層２の上面
において厚く、センスＩＧＢＴセル６０２に属するｎ半
導体層２の上面においては薄く形成されている。すなわ
ち、主ＩＧＢＴセル６０１に属するゲート絶縁膜６０６
におけるｎ半導体層２の上面に対向する部分の厚さｔ
OXM と、センスＩＧＢＴセル６０２に属するゲート絶縁
膜６０６におけるｎ半導体層２の上面に対向する部分の
厚さｔOXS とは、ｔOXM ＞ｔOXS の関係となっている。
このために、ゲート−コレクタ間容量Ｃｇｃが、主ＩＧ
ＢＴセル６０１よりもセンスＩＧＢＴセル６０２の方が
大きくなっている。なお、ゲート絶縁膜６０６は、例え
ば酸化物で構成される。
体基体４０とを電気的に絶縁するゲート絶縁膜６０６
は、主ＩＧＢＴセル６０１に属するｎ半導体層２の上面
において厚く、センスＩＧＢＴセル６０２に属するｎ半
導体層２の上面においては薄く形成されている。すなわ
ち、主ＩＧＢＴセル６０１に属するゲート絶縁膜６０６
におけるｎ半導体層２の上面に対向する部分の厚さｔ
OXM と、センスＩＧＢＴセル６０２に属するゲート絶縁
膜６０６におけるｎ半導体層２の上面に対向する部分の
厚さｔOXS とは、ｔOXM ＞ｔOXS の関係となっている。
このために、ゲート−コレクタ間容量Ｃｇｃが、主ＩＧ
ＢＴセル６０１よりもセンスＩＧＢＴセル６０２の方が
大きくなっている。なお、ゲート絶縁膜６０６は、例え
ば酸化物で構成される。
【０１２１】エミッタ電極６０８とゲート電極６０７ａ
との間、およびセンシング電極６０９とゲート電極６０
７ｂとの間は、いずれも酸化物等で構成される層間絶縁
膜６１０によって電気的に絶縁されている。このよう
に、ＣＳ−ＩＧＢＴ６００では、２種類のゲート電極６
０７ａ、６０７ｂとｎ半導体層２との間の間隔が互いに
異なる点を除けば、主ＩＧＢＴセル６０１とセンスＩＧ
ＢＴセル６０２の間で特徴的な差異はない。このため、
ゲート−エミッタ間容量Ｃｇｅ、ゲート抵抗Ｒｇの何れ
も、２つのＩＧＢＴセルの間で特別な差異がない。
との間、およびセンシング電極６０９とゲート電極６０
７ｂとの間は、いずれも酸化物等で構成される層間絶縁
膜６１０によって電気的に絶縁されている。このよう
に、ＣＳ−ＩＧＢＴ６００では、２種類のゲート電極６
０７ａ、６０７ｂとｎ半導体層２との間の間隔が互いに
異なる点を除けば、主ＩＧＢＴセル６０１とセンスＩＧ
ＢＴセル６０２の間で特徴的な差異はない。このため、
ゲート−エミッタ間容量Ｃｇｅ、ゲート抵抗Ｒｇの何れ
も、２つのＩＧＢＴセルの間で特別な差異がない。
【０１２２】その結果、数２が示すように、ゲート入力
容量Ｃｉｅｓは、主ＩＧＢＴセル６０１よりもセンスＩ
ＧＢＴセル６０２の方が大きくなる。そのため、ゲート
抵抗Ｒｇに差異がないことから、数１で与えられるよう
に、２つのＩＧＢＴセルの間でライズタイムｔriseが異
なる。すなわち、ライズタイムｔriseは、主ＩＧＢＴセ
ル６０１よりもセンスＩＧＢＴセル６０２の方が大きく
なる。
容量Ｃｉｅｓは、主ＩＧＢＴセル６０１よりもセンスＩ
ＧＢＴセル６０２の方が大きくなる。そのため、ゲート
抵抗Ｒｇに差異がないことから、数１で与えられるよう
に、２つのＩＧＢＴセルの間でライズタイムｔriseが異
なる。すなわち、ライズタイムｔriseは、主ＩＧＢＴセ
ル６０１よりもセンスＩＧＢＴセル６０２の方が大きく
なる。
【０１２３】その結果、センシング電流Ｉｓは主回路電
流Ｉｍに比べて、立ち上がりが緩慢となる。すなわち、
ターンオン期間における主ＩＧＢＴセル６０１のゲート
電圧ＶGEM 、センスＩＧＢＴセル６０２のゲート電圧Ｖ
GES 、主回路電流Ｉｍ、およびセンシング電流Ｉｓの時
間的変化は、図１２のタイミングチャートで表される。
このため、センシング電流Ｉｓにサージ電流ΔＩｓｐが
現れない。
流Ｉｍに比べて、立ち上がりが緩慢となる。すなわち、
ターンオン期間における主ＩＧＢＴセル６０１のゲート
電圧ＶGEM 、センスＩＧＢＴセル６０２のゲート電圧Ｖ
GES 、主回路電流Ｉｍ、およびセンシング電流Ｉｓの時
間的変化は、図１２のタイミングチャートで表される。
このため、センシング電流Ｉｓにサージ電流ΔＩｓｐが
現れない。
【０１２４】なお、主ＩＧＢＴセル６０１におけるゲー
ト−コレクタ間容量ＣｇｃｍとセンスＩＧＢＴセル６０
２におけるゲート−コレクタ間容量Ｃｇｃｓとの比率
は、０．５≦Ｃｇｃｍ／Ｃｇｃｓ≦０．９であることが
望ましい。このことから、ゲート絶縁膜６０６における
ｎ半導体層２の上面に対向する部分の厚さの好ましい比
率は、０．５≦ｔOXS ／ｔOXM ≦０．９であるといえ
る。
ト−コレクタ間容量ＣｇｃｍとセンスＩＧＢＴセル６０
２におけるゲート−コレクタ間容量Ｃｇｃｓとの比率
は、０．５≦Ｃｇｃｍ／Ｃｇｃｓ≦０．９であることが
望ましい。このことから、ゲート絶縁膜６０６における
ｎ半導体層２の上面に対向する部分の厚さの好ましい比
率は、０．５≦ｔOXS ／ｔOXM ≦０．９であるといえ
る。
【０１２５】＜７．第７実施例＞以下の実施例では、以
上に述べた実施例の装置の好ましい製造方法について説
明する。この第７実施例の製造方法は、第１実施例の装
置１００の製造に適した方法である。図１９〜図３５は
この実施例の方法を示す製造工程図である。以下に、こ
れらの図を参照しつつこの実施例の方法を説明する。
上に述べた実施例の装置の好ましい製造方法について説
明する。この第７実施例の製造方法は、第１実施例の装
置１００の製造に適した方法である。図１９〜図３５は
この実施例の方法を示す製造工程図である。以下に、こ
れらの図を参照しつつこの実施例の方法を説明する。
【０１２６】ＣＳ−ＩＧＢＴ１００を製造するには、ま
ず図１９（ａ）に示すように、ｐコレクタ層１に相当す
るｐ型のシリコン基板を準備する。つぎに、図１９
（ｂ）に示すように、ｐコレクタ層１の上にエピタキシ
ャル成長によって、ｎ半導体層２を形成する。これらの
ｐコレクタ層１とｎ半導体層２とによって半導体基体１
４０が構成される。なお、以下の図２０〜図２９では、
ｎ型エピタキシャル層２から上方部分のみが図示されて
いる。
ず図１９（ａ）に示すように、ｐコレクタ層１に相当す
るｐ型のシリコン基板を準備する。つぎに、図１９
（ｂ）に示すように、ｐコレクタ層１の上にエピタキシ
ャル成長によって、ｎ半導体層２を形成する。これらの
ｐコレクタ層１とｎ半導体層２とによって半導体基体１
４０が構成される。なお、以下の図２０〜図２９では、
ｎ型エピタキシャル層２から上方部分のみが図示されて
いる。
【０１２７】つぎに、図２０に示すように、ｎ半導体層
２の上、すなわち半導体基体１４０の上主面の上にシリ
コン酸化膜（酸化膜）７５１を形成する。
２の上、すなわち半導体基体１４０の上主面の上にシリ
コン酸化膜（酸化膜）７５１を形成する。
【０１２８】つぎに、図２１に示すように、ポリシリコ
ン層（導電層）７５２をシリコン酸化膜７５１の上に形
成し、さらに、ポリシリコン層７５２の上に全面にわた
ってレジスト層７５３を設ける。
ン層（導電層）７５２をシリコン酸化膜７５１の上に形
成し、さらに、ポリシリコン層７５２の上に全面にわた
ってレジスト層７５３を設ける。
【０１２９】つぎに、図２２に示すように、マスクパタ
ーン７５６を規定するマスク７５７を使用して、レジス
ト層７５３の写真製版を行い、それによって、マスクパ
ターン７５６に対応したレジストパターン７５４を得
る。そして、このレジストパターン７５４をマスクとし
て、ポリシリコン層７５２を選択的にエッチングする。
そのことによって、シリコン酸化膜７５１の上に、レジ
ストパターン７５４に対応した開口部（第１開口部）を
有するゲート電極７を形成する。
ーン７５６を規定するマスク７５７を使用して、レジス
ト層７５３の写真製版を行い、それによって、マスクパ
ターン７５６に対応したレジストパターン７５４を得
る。そして、このレジストパターン７５４をマスクとし
て、ポリシリコン層７５２を選択的にエッチングする。
そのことによって、シリコン酸化膜７５１の上に、レジ
ストパターン７５４に対応した開口部（第１開口部）を
有するゲート電極７を形成する。
【０１３０】その後、このレジストパターン７５４とゲ
ート電極７とをマスクとして、ボロンをｎ半導体層２の
中にその上面から選択的に注入する。すなわち開口部を
通してボロンを選択的に導入する。そのことによってｐ
型半導体領域７５５をｎ半導体層２の上面に選択的に形
成する。このｐ型半導体領域７５５は、主ＩＧＢＴセル
およびセンスＩＧＢＴセルの双方に相当する領域に同時
に形成される。
ート電極７とをマスクとして、ボロンをｎ半導体層２の
中にその上面から選択的に注入する。すなわち開口部を
通してボロンを選択的に導入する。そのことによってｐ
型半導体領域７５５をｎ半導体層２の上面に選択的に形
成する。このｐ型半導体領域７５５は、主ＩＧＢＴセル
およびセンスＩＧＢＴセルの双方に相当する領域に同時
に形成される。
【０１３１】つぎに、図２３に示すように、レジストパ
ターン７５４を残したまま、レジストパターン７５４お
よび半導体基体１４０の上に全面にわたってレジスト層
７５８を設ける。
ターン７５４を残したまま、レジストパターン７５４お
よび半導体基体１４０の上に全面にわたってレジスト層
７５８を設ける。
【０１３２】つづいて、図２４に示すように、マスクパ
ターン７６０を規定するマスク７６１を使用して、レジ
スト層７５８の写真製版を行い、それによって、マスク
パターン７６０に対応したレジストパターン（遮蔽膜）
７５９を得る。マスクパターン７６０は、センスＩＧＢ
Ｔセルに相当する領域におけるゲート電極７の開口部
（図２４における右側の開口部）のみを覆うように形成
されている。このため、レジストパターン７５９は、セ
ンスＩＧＢＴセルに相当する領域におけるゲート電極７
の開口部においてのみ開口する。
ターン７６０を規定するマスク７６１を使用して、レジ
スト層７５８の写真製版を行い、それによって、マスク
パターン７６０に対応したレジストパターン（遮蔽膜）
７５９を得る。マスクパターン７６０は、センスＩＧＢ
Ｔセルに相当する領域におけるゲート電極７の開口部
（図２４における右側の開口部）のみを覆うように形成
されている。このため、レジストパターン７５９は、セ
ンスＩＧＢＴセルに相当する領域におけるゲート電極７
の開口部においてのみ開口する。
【０１３３】つづいて、レジストパターン７５９をマス
クとしてボロンを再びｎ半導体層２の上面に選択的に導
入する。その結果、センスＩＧＢＴセルに相当する領域
におけるｐ型半導体領域７５５にのみ、再度ボロンが導
入されるので、ｐ型半導体領域７５５よりも不純物濃度
が高いｐ型半導体領域７６２が、センスＩＧＢＴセルに
相当する領域にのみ形成される。
クとしてボロンを再びｎ半導体層２の上面に選択的に導
入する。その結果、センスＩＧＢＴセルに相当する領域
におけるｐ型半導体領域７５５にのみ、再度ボロンが導
入されるので、ｐ型半導体領域７５５よりも不純物濃度
が高いｐ型半導体領域７６２が、センスＩＧＢＴセルに
相当する領域にのみ形成される。
【０１３４】つぎに、図２５に示すように、レジストパ
ターン７５４及びレジストパターン７５９を除去して、
ドライブ工程によってｐ型半導体領域７５５およびｐ型
半導体領域７６２の中のボロンを、ゲート電極７の直下
に侵入するまで拡散させることによって、ｐベース層３
ａおよびｐベース層３ｂを得る。
ターン７５４及びレジストパターン７５９を除去して、
ドライブ工程によってｐ型半導体領域７５５およびｐ型
半導体領域７６２の中のボロンを、ゲート電極７の直下
に侵入するまで拡散させることによって、ｐベース層３
ａおよびｐベース層３ｂを得る。
【０１３５】つぎに、図２６に示すように、ゲート電極
７及びシリコン酸化膜７５１の上に全面にわたってレジ
スト層７６４を設ける。
７及びシリコン酸化膜７５１の上に全面にわたってレジ
スト層７６４を設ける。
【０１３６】つづいて、図２７に示すように、マスクパ
ターン７６６を規定するマスク７６７を使用してレジス
ト層７６４の写真製版を行い、それによってマスクパタ
ーン７６６に対応した開口部を有するレジストパターン
７６８を得る。この開口部は、ゲート電極７の開口部よ
りは内側に位置する。
ターン７６６を規定するマスク７６７を使用してレジス
ト層７６４の写真製版を行い、それによってマスクパタ
ーン７６６に対応した開口部を有するレジストパターン
７６８を得る。この開口部は、ゲート電極７の開口部よ
りは内側に位置する。
【０１３７】その後、このレジストパターン７６８とゲ
ート電極７とをマスクとして、高濃度のボロンをｐベー
ス層３ａおよびｐベース層３ｂの中にその上面から選択
的に注入し、そのことによってｐベース層３ａおよびｐ
ベース層３ｂの上面部分に、ｐ+ 半導体層７７０を選択
的に形成する。
ート電極７とをマスクとして、高濃度のボロンをｐベー
ス層３ａおよびｐベース層３ｂの中にその上面から選択
的に注入し、そのことによってｐベース層３ａおよびｐ
ベース層３ｂの上面部分に、ｐ+ 半導体層７７０を選択
的に形成する。
【０１３８】つぎに、図２８に示すように、レジストパ
ターン７６８を除去した後、ドライブ工程によってｐ+
半導体層７７０内のボロンを拡散させることよってｐ+
半導体層１１を得る。図２８に示すように、ｐ+ 半導体
層１１がゲート電極７の開口部の外側には侵入しないよ
うにドライブ工程の進行が調整される。
ターン７６８を除去した後、ドライブ工程によってｐ+
半導体層７７０内のボロンを拡散させることよってｐ+
半導体層１１を得る。図２８に示すように、ｐ+ 半導体
層１１がゲート電極７の開口部の外側には侵入しないよ
うにドライブ工程の進行が調整される。
【０１３９】つぎに、図２９に示すように、ゲート電極
７およびシリコン酸化膜７５１の上部全面にレジスト層
７７２を設ける。
７およびシリコン酸化膜７５１の上部全面にレジスト層
７７２を設ける。
【０１４０】つぎに、図３０に示すように、マスクパタ
ーン７７７を規定するマスク７７８を使用することによ
ってレジスト層７７２の写真製版を行い、それによって
マスクパターン７７７に対応したレジストパターン７７
５を得る。このレジストパターン７７５は、ゲート電極
７の開口部の中央領域にのみ存在する。
ーン７７７を規定するマスク７７８を使用することによ
ってレジスト層７７２の写真製版を行い、それによって
マスクパターン７７７に対応したレジストパターン７７
５を得る。このレジストパターン７７５は、ゲート電極
７の開口部の中央領域にのみ存在する。
【０１４１】その後、このレジストパターン７７５とゲ
ート電極７とをマスクとしてシリコン酸化膜７５１を選
択的にエッチングする。そのことにより、ゲート電極７
と同一の開口部を有するゲート絶縁膜６と、この開口部
の中央領域に位置する酸化膜パターン７７４とを得る。
ート電極７とをマスクとしてシリコン酸化膜７５１を選
択的にエッチングする。そのことにより、ゲート電極７
と同一の開口部を有するゲート絶縁膜６と、この開口部
の中央領域に位置する酸化膜パターン７７４とを得る。
【０１４２】つぎに、図３１に示すように、レジストパ
ターン７７５を除去した後、酸化膜パターン７７４、ゲ
ート絶縁膜６、及び、ゲート電極７をマスクとして、ｐ
+ 半導体層１１の上面部分にヒ素を選択的に注入する。
これによって、ｐベース層３ａ、３ｂの上面部分にｎエ
ミッタ層５が選択的に形成される。すなわち、ゲート電
極７の開口部において酸化膜パターン７７４を除いた領
域ないしそれよりも幾らか広がりをもった領域を占める
ようにｎエミッタ層５が形成される。
ターン７７５を除去した後、酸化膜パターン７７４、ゲ
ート絶縁膜６、及び、ゲート電極７をマスクとして、ｐ
+ 半導体層１１の上面部分にヒ素を選択的に注入する。
これによって、ｐベース層３ａ、３ｂの上面部分にｎエ
ミッタ層５が選択的に形成される。すなわち、ゲート電
極７の開口部において酸化膜パターン７７４を除いた領
域ないしそれよりも幾らか広がりをもった領域を占める
ようにｎエミッタ層５が形成される。
【０１４３】つぎに、図３２に示すように、前工程終了
後の構造における上面全体に比較的厚いシリコン酸化膜
７８０を設ける。その後、シリコン酸化膜７８０の上面
全体にレジスト層７８１を設ける。
後の構造における上面全体に比較的厚いシリコン酸化膜
７８０を設ける。その後、シリコン酸化膜７８０の上面
全体にレジスト層７８１を設ける。
【０１４４】つぎに、図３３に示すように、マスクパタ
ーン７８３を規定するマスク７８４を使用してレジスト
層７８１の写真製版を行うことによって、マスクパター
ン７８３に対応したレジストパターン７８６を得る。そ
の後、このレジストパターン７８６をマスクとしてエッ
チングを行うことにより、シリコン酸化膜７８０を選択
的に除去するとともに、酸化膜７７４をも除去する。こ
れによって、層間絶縁膜１０を得る。シリコン酸化膜１
０は、レジストパターン７８６に対応した開口部（第２
開口部）を有する。この開口部は、ゲート電極７の開口
部よりは内側に位置するとともに、その開口端は、ｎエ
ミッタ層５の上に位置する。
ーン７８３を規定するマスク７８４を使用してレジスト
層７８１の写真製版を行うことによって、マスクパター
ン７８３に対応したレジストパターン７８６を得る。そ
の後、このレジストパターン７８６をマスクとしてエッ
チングを行うことにより、シリコン酸化膜７８０を選択
的に除去するとともに、酸化膜７７４をも除去する。こ
れによって、層間絶縁膜１０を得る。シリコン酸化膜１
０は、レジストパターン７８６に対応した開口部（第２
開口部）を有する。この開口部は、ゲート電極７の開口
部よりは内側に位置するとともに、その開口端は、ｎエ
ミッタ層５の上に位置する。
【０１４５】つぎに、図３４に示すように、レジストパ
ターン７８６を除去した後、得られた構造の上面全体を
覆うように、言い替えると層間絶縁膜１０および半導体
基体１４０の露出面を覆うようにアルミニウム層７８７
を形成する。その後、アルミニウム層７８７の上面全体
にレジスト層７８８を設ける。
ターン７８６を除去した後、得られた構造の上面全体を
覆うように、言い替えると層間絶縁膜１０および半導体
基体１４０の露出面を覆うようにアルミニウム層７８７
を形成する。その後、アルミニウム層７８７の上面全体
にレジスト層７８８を設ける。
【０１４６】つぎに、図３５に示すように、マスクパタ
ーン７９０を規定するマスク７９１を使用してレジスト
層７８８の写真製版を行い、それによってマスクパター
ン７９０に対応したレジストパターン７８９を得る。こ
のレジストパターン７８９をマスクとしてアルミニウム
層７８７を選択的にエッチングすることにより、エミッ
タ電極８およびセンシング電極９を得る。
ーン７９０を規定するマスク７９１を使用してレジスト
層７８８の写真製版を行い、それによってマスクパター
ン７９０に対応したレジストパターン７８９を得る。こ
のレジストパターン７８９をマスクとしてアルミニウム
層７８７を選択的にエッチングすることにより、エミッ
タ電極８およびセンシング電極９を得る。
【０１４７】すなわち、この工程によって、主ＩＧＢＴ
セルに属するエミッタ電極８とセンスＩＧＢＴセルに属
するセンシング電極９とが分離される。エミッタ電極８
およびセンシング電極９は、いずれもｐ+ 半導体層１１
とｎエミッタ層５の双方に接触することにより、これら
と電気的に接続されている。
セルに属するエミッタ電極８とセンスＩＧＢＴセルに属
するセンシング電極９とが分離される。エミッタ電極８
およびセンシング電極９は、いずれもｐ+ 半導体層１１
とｎエミッタ層５の双方に接触することにより、これら
と電気的に接続されている。
【０１４８】つぎに、レジストパターン７８９を除去し
た後、図８に戻って、半導体基体１４０の下主面、すな
わちｐコレクタ層１の下面の全体にわたってＡｌ−Ｍｏ
−Ｎｉ−Ａｕ膜を形成することによって、コレクタ電極
１２を得る。
た後、図８に戻って、半導体基体１４０の下主面、すな
わちｐコレクタ層１の下面の全体にわたってＡｌ−Ｍｏ
−Ｎｉ−Ａｕ膜を形成することによって、コレクタ電極
１２を得る。
【０１４９】以上の工程によって、図８に図示したＣＳ
−ＩＧＢＴ１００が得られる。
−ＩＧＢＴ１００が得られる。
【０１５０】＜８．第８実施例＞つぎに、第８実施例の
製造方法について説明する。この製造方法は、第２実施
例の装置２００の製造に適した方法である。
製造方法について説明する。この製造方法は、第２実施
例の装置２００の製造に適した方法である。
【０１５１】ＣＳ−ＩＧＢＴ２００を製造するには、ま
ず、図１９〜図２２に示す工程を実行する。その後、図
２３、図２４に示す工程は実行することなく、図２５に
示す工程へ移行する。すなわち、ｐベース層３ａとｐベ
ース層３ｂとは、互いに同一構造のｐベース層３として
形成される。
ず、図１９〜図２２に示す工程を実行する。その後、図
２３、図２４に示す工程は実行することなく、図２５に
示す工程へ移行する。すなわち、ｐベース層３ａとｐベ
ース層３ｂとは、互いに同一構造のｐベース層３として
形成される。
【０１５２】その後、図２６〜図３１に示す工程を実行
することにより、ｐ+ 半導体層１１およびｎエミッタ層
５を得る。その後、図３６に示すように、得られた構造
の上面全体にレジスト層８１０を設ける。
することにより、ｐ+ 半導体層１１およびｎエミッタ層
５を得る。その後、図３６に示すように、得られた構造
の上面全体にレジスト層８１０を設ける。
【０１５３】つぎに、図３７に示すように、マスクパタ
ーン８１２を規定するマスク８１３を使用してレジスト
層８１０の写真製版を行い、それによってマスクパター
ン８１２に対応したレジストパターン８１４を得る。こ
のレジストパターン８１４は、センスＩＧＢＴセルに相
当する領域全体と、主ＩＧＢＴセルに相当する領域にお
けるゲート電極７の開口部とを選択的に覆うように形成
される。
ーン８１２を規定するマスク８１３を使用してレジスト
層８１０の写真製版を行い、それによってマスクパター
ン８１２に対応したレジストパターン８１４を得る。こ
のレジストパターン８１４は、センスＩＧＢＴセルに相
当する領域全体と、主ＩＧＢＴセルに相当する領域にお
けるゲート電極７の開口部とを選択的に覆うように形成
される。
【０１５４】その後、このレジストパターン８１４をマ
スクとしてｎ型不純物を導入することにより、主ＩＧＢ
Ｔセルに相当する領域に属するゲート電極７の不純物濃
度を選択的に高める。このことによって、主ＩＧＢＴセ
ルに属するゲート電極７のシート抵抗が選択的に低めら
れる。
スクとしてｎ型不純物を導入することにより、主ＩＧＢ
Ｔセルに相当する領域に属するゲート電極７の不純物濃
度を選択的に高める。このことによって、主ＩＧＢＴセ
ルに属するゲート電極７のシート抵抗が選択的に低めら
れる。
【０１５５】つぎに、レジストパターン８１４を除去し
た後、第７実施例における図３２以降の工程を実施する
ことによって、図１０に示したＣＳ−ＩＧＢＴ２００が
得られる。
た後、第７実施例における図３２以降の工程を実施する
ことによって、図１０に示したＣＳ−ＩＧＢＴ２００が
得られる。
【０１５６】＜９．第９実施例＞つぎに、第９実施例の
製造方法について説明する。この製造方法は、第６実施
例の装置６００の製造に適した方法である。
製造方法について説明する。この製造方法は、第６実施
例の装置６００の製造に適した方法である。
【０１５７】ＣＳ−ＩＧＢＴ６００を製造するには、ま
ず、図１９に示す工程を実行することによって半導体基
体４０を得る。その後、図３８に示すように、得られた
半導体基体４０の上主面にシリコン酸化膜９１０を形成
する。このシリコン酸化膜９１０は、図２０に示したシ
リコン酸化膜７５１よりは厚めに設定するのが好まし
い。その後、シリコン酸化膜９１０の上面全体にレジス
ト層９１１を設ける。
ず、図１９に示す工程を実行することによって半導体基
体４０を得る。その後、図３８に示すように、得られた
半導体基体４０の上主面にシリコン酸化膜９１０を形成
する。このシリコン酸化膜９１０は、図２０に示したシ
リコン酸化膜７５１よりは厚めに設定するのが好まし
い。その後、シリコン酸化膜９１０の上面全体にレジス
ト層９１１を設ける。
【０１５８】つぎに、図３９に示すように、マスクパタ
ーン９１３を規定するマスク９１４を使用してレジスト
層９１１の写真製版を行い、それによってマスクパター
ン９１３に対応したレジストパターン（遮蔽膜）９１５
を得る。このレジストパターン９１５は、主ＩＧＢＴセ
ルに相当する領域において、後の工程でｐベース層３が
形成されない領域を選択的に覆うように形成される。
ーン９１３を規定するマスク９１４を使用してレジスト
層９１１の写真製版を行い、それによってマスクパター
ン９１３に対応したレジストパターン（遮蔽膜）９１５
を得る。このレジストパターン９１５は、主ＩＧＢＴセ
ルに相当する領域において、後の工程でｐベース層３が
形成されない領域を選択的に覆うように形成される。
【０１５９】その後、レジストパターン９１５をマスク
としてエッチングを実行することにより、シリコン酸化
膜９１０を選択的に除去する。そのことによって、シリ
コン酸化膜９１０が、レジストパターン９１５の直下に
シリコン酸化膜（第１酸化膜）９１６として選択的に残
る。
としてエッチングを実行することにより、シリコン酸化
膜９１０を選択的に除去する。そのことによって、シリ
コン酸化膜９１０が、レジストパターン９１５の直下に
シリコン酸化膜（第１酸化膜）９１６として選択的に残
る。
【０１６０】つぎに、図４０に示すように、半導体基体
４０の上主面に、シリコン酸化膜９１６よりも薄いシリ
コン酸化膜（第２酸化膜）９１７を形成する。その後、
これらのシリコン酸化膜９１６、９１７をシリコン酸化
膜７５１として扱い、また半導体基体４０を半導体基体
１４０として扱うことによって、図２１および図２２に
示す工程を実行する。
４０の上主面に、シリコン酸化膜９１６よりも薄いシリ
コン酸化膜（第２酸化膜）９１７を形成する。その後、
これらのシリコン酸化膜９１６、９１７をシリコン酸化
膜７５１として扱い、また半導体基体４０を半導体基体
１４０として扱うことによって、図２１および図２２に
示す工程を実行する。
【０１６１】その後、図２３、図２４に示す工程は実行
することなく、図２５に示す工程へ移行する。すなわ
ち、ｐベース層３ａとｐベース層３ｂとは、互いに同一
構造のｐベース層３として形成される。その後、第７実
施例における図２６以降の工程を実行することによっ
て、図１８に示したＣＳ−ＩＧＢＴ６００が得られる。
することなく、図２５に示す工程へ移行する。すなわ
ち、ｐベース層３ａとｐベース層３ｂとは、互いに同一
構造のｐベース層３として形成される。その後、第７実
施例における図２６以降の工程を実行することによっ
て、図１８に示したＣＳ−ＩＧＢＴ６００が得られる。
【０１６２】なお、図３８に示した工程において、シリ
コン酸化膜９１０を選択的に残す位置は、ゲート電極７
の開口部を設けるべき領域（仮想領域）をあらかじめ想
定し、この想定された領域にもとづいて決定すればよ
い。すなわち、主ＩＧＢＴセル６０１に属する開口部の
周辺に、開口部の開口端からのｐベース層３の拡散深
さ、すなわちチャネル長を考慮して適切に決定するとよ
い。
コン酸化膜９１０を選択的に残す位置は、ゲート電極７
の開口部を設けるべき領域（仮想領域）をあらかじめ想
定し、この想定された領域にもとづいて決定すればよ
い。すなわち、主ＩＧＢＴセル６０１に属する開口部の
周辺に、開口部の開口端からのｐベース層３の拡散深
さ、すなわちチャネル長を考慮して適切に決定するとよ
い。
【０１６３】＜１０．変形例＞ （１）以上の各実施例ではｎチャネル型のＩＧＢＴにつ
いて説明したが、ｐチャネル型のＩＧＢＴについても同
様に実施が可能であり、しかも同様の効果を奏する。 （２）以上の各実施例では、ＩＧＢＴについて説明した
が、他の電界効果型半導体装置、例えばＭＯＳトランジ
スタ、サイリスタ等についても同様に実施が可能であ
り、しかも同様の効果を奏する。
いて説明したが、ｐチャネル型のＩＧＢＴについても同
様に実施が可能であり、しかも同様の効果を奏する。 （２）以上の各実施例では、ＩＧＢＴについて説明した
が、他の電界効果型半導体装置、例えばＭＯＳトランジ
スタ、サイリスタ等についても同様に実施が可能であ
り、しかも同様の効果を奏する。
【０１６４】
＜請求項１に記載の発明の効果＞この発明の装置では、
主電流の立ち上がりが、第１の電界効果型半導体素子よ
りも第２の電界効果型半導体素子において遅れるので、
第２の電界効果型半導体素子の主電流にサージ電流が現
れない。このため、第２の電界効果型半導体素子を第１
の電界効果型半導体素子の主電流の検出を行うセンシン
グ素子として用いて、過電流による破壊から装置を保護
する保護回路を付設したときに、保護回路の安定的な動
作と装置の確実な破壊防止とが両立して実現するという
効果を奏する。
主電流の立ち上がりが、第１の電界効果型半導体素子よ
りも第２の電界効果型半導体素子において遅れるので、
第２の電界効果型半導体素子の主電流にサージ電流が現
れない。このため、第２の電界効果型半導体素子を第１
の電界効果型半導体素子の主電流の検出を行うセンシン
グ素子として用いて、過電流による破壊から装置を保護
する保護回路を付設したときに、保護回路の安定的な動
作と装置の確実な破壊防止とが両立して実現するという
効果を奏する。
【０１６５】＜請求項２に記載の発明の効果＞この発明
の装置では、ゲート閾電圧が、第１の電界効果型半導体
素子よりも第２の電界効果型半導体素子において高く設
定されているので、主電流の立ち上がりが、第１の電界
効果型半導体素子よりも第２の電界効果型半導体素子に
おいて遅れる。このため、保護回路の安定的な動作と装
置の確実な破壊防止とが両立して実現する。
の装置では、ゲート閾電圧が、第１の電界効果型半導体
素子よりも第２の電界効果型半導体素子において高く設
定されているので、主電流の立ち上がりが、第１の電界
効果型半導体素子よりも第２の電界効果型半導体素子に
おいて遅れる。このため、保護回路の安定的な動作と装
置の確実な破壊防止とが両立して実現する。
【０１６６】＜請求項３に記載の発明の効果＞この発明
の装置では、主電流におけるライズタイムが、第１の電
界効果型半導体素子よりも第２の電界効果型半導体素子
において大きく設定されているので、主電流の立ち上が
りが、第１の電界効果型半導体素子よりも第２の電界効
果型半導体素子において遅れる。このため、保護回路の
安定的な動作と装置の確実な破壊防止とが両立して実現
する。
の装置では、主電流におけるライズタイムが、第１の電
界効果型半導体素子よりも第２の電界効果型半導体素子
において大きく設定されているので、主電流の立ち上が
りが、第１の電界効果型半導体素子よりも第２の電界効
果型半導体素子において遅れる。このため、保護回路の
安定的な動作と装置の確実な破壊防止とが両立して実現
する。
【０１６７】＜請求項４に記載の発明の効果＞この発明
の装置では、ライズタイムの設定がゲート抵抗を調整す
ることによって行われるので、ライズタイムの設定が容
易に行い得る。
の装置では、ライズタイムの設定がゲート抵抗を調整す
ることによって行われるので、ライズタイムの設定が容
易に行い得る。
【０１６８】＜請求項５に記載の発明の効果＞この発明
の装置では、ライズタイムの設定がゲート入力容量を調
整することによって行われるので、ライズタイムの設定
が容易に行い得る。
の装置では、ライズタイムの設定がゲート入力容量を調
整することによって行われるので、ライズタイムの設定
が容易に行い得る。
【０１６９】＜請求項６に記載の発明の効果＞この発明
の装置では、ゲート入力容量の設定がチャネル長を調整
することによって行われるので、ゲート入力容量の設定
が容易に行い得る。
の装置では、ゲート入力容量の設定がチャネル長を調整
することによって行われるので、ゲート入力容量の設定
が容易に行い得る。
【０１７０】＜請求項７に記載の発明の効果＞この発明
の装置では、ゲート入力容量の設定が、ゲート絶縁膜の
厚さを少なくとも一部において異ならせることによって
行われるので、ゲート入力容量の設定が容易に行い得
る。
の装置では、ゲート入力容量の設定が、ゲート絶縁膜の
厚さを少なくとも一部において異ならせることによって
行われるので、ゲート入力容量の設定が容易に行い得
る。
【０１７１】＜請求項８に記載の発明の効果＞この発明
の製造方法は、ゲート閾電圧が異なる２つの電界効果型
半導体素子が単一の半導体基体に並列に接続されてなる
電界効果型半導体装置を容易に製造することができる。
の製造方法は、ゲート閾電圧が異なる２つの電界効果型
半導体素子が単一の半導体基体に並列に接続されてなる
電界効果型半導体装置を容易に製造することができる。
【０１７２】＜請求項９に記載の発明の効果＞この発明
の製造方法は、ゲート抵抗が異なる２つの電界効果型半
導体素子が単一の半導体基体に並列に接続されてなる電
界効果型半導体装置を容易に製造することができる。
の製造方法は、ゲート抵抗が異なる２つの電界効果型半
導体素子が単一の半導体基体に並列に接続されてなる電
界効果型半導体装置を容易に製造することができる。
【０１７３】＜請求項１０に記載の発明の効果＞この発
明の製造方法は、ゲート絶縁膜の厚さが少なくとも一部
において異なる２つの電界効果型半導体素子が、単一の
半導体基体に並列に接続されてなる電界効果型半導体装
置を容易に製造することができる。
明の製造方法は、ゲート絶縁膜の厚さが少なくとも一部
において異なる２つの電界効果型半導体素子が、単一の
半導体基体に並列に接続されてなる電界効果型半導体装
置を容易に製造することができる。
【図１】この発明の第１実施例の装置の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図２】この発明の実施例の原理を示すタイミングチャ
ートである。
ートである。
【図３】この発明の実施例の原理を示すタイミングチャ
ートである。
ートである。
【図４】この発明の実施例の原理を示すタイミングチャ
ートである。
ートである。
【図５】この発明の第１実施例の装置の上面図である。
【図６】図５の部分拡大図である。
【図７】図６のＡ−Ａ切断線に沿った断面図である。
【図８】図６のＢ−Ｂ切断線に沿った断面図である。
【図９】この発明の第１実施例の装置の実証試験の結果
を示すグラフである。
を示すグラフである。
【図１０】この発明の第２実施例の装置の正面断面図で
ある。
ある。
【図１１】この発明の第２実施例の装置の動作を説明す
るグラフである。
るグラフである。
【図１２】この発明の第２実施例の装置の動作を示すタ
イミングチャートである。
イミングチャートである。
【図１３】この発明の第３実施例の装置の上面図であ
る。
る。
【図１４】図１３のＣ−Ｃ切断線に沿った断面図であ
る。
る。
【図１５】図１３のＤ−Ｄ切断線に沿った断面図であ
る。
る。
【図１６】この発明の第４実施例の装置の正面断面図で
ある。
ある。
【図１７】この発明の第５実施例の装置の正面断面図で
ある。
ある。
【図１８】この発明の第６実施例の装置の正面断面図で
ある。
ある。
【図１９】この発明の第７実施例の製造方法を示す工程
図である。
図である。
【図２０】この発明の第７実施例の製造方法を示す工程
図である。
図である。
【図２１】この発明の第７実施例の製造方法を示す工程
図である。
図である。
【図２２】この発明の第７実施例の製造方法を示す工程
図である。
図である。
【図２３】この発明の第７実施例の製造方法を示す工程
図である。
図である。
【図２４】この発明の第７実施例の製造方法を示す工程
図である。
図である。
【図２５】この発明の第７実施例の製造方法を示す工程
図である。
図である。
【図２６】この発明の第７実施例の製造方法を示す工程
図である。
図である。
【図２７】この発明の第７実施例の製造方法を示す工程
図である。
図である。
【図２８】この発明の第７実施例の製造方法を示す工程
図である。
図である。
【図２９】この発明の第７実施例の製造方法を示す工程
図である。
図である。
【図３０】この発明の第７実施例の製造方法を示す工程
図である。
図である。
【図３１】この発明の第７実施例の製造方法を示す工程
図である。
図である。
【図３２】この発明の第７実施例の製造方法を示す工程
図である。
図である。
【図３３】この発明の第７実施例の製造方法を示す工程
図である。
図である。
【図３４】この発明の第７実施例の製造方法を示す工程
図である。
図である。
【図３５】この発明の第７実施例の製造方法を示す工程
図である。
図である。
【図３６】この発明の第８実施例の製造方法を示す工程
図である。
図である。
【図３７】この発明の第８実施例の製造方法を示す工程
図である。
図である。
【図３８】この発明の第９実施例の製造方法を示す工程
図である。
図である。
【図３９】この発明の第９実施例の製造方法を示す工程
図である。
図である。
【図４０】この発明の第９実施例の製造方法を示す工程
図である。
図である。
【図４１】従来の装置の正面断面図である。
【図４２】従来の装置とその外部回路の回路図である。
【図４３】従来の装置の動作を示すタイミングチャート
である。
である。
【図４４】従来の装置の動作を説明する回路図である。
【図４５】従来の装置の動作を示すタイミングチャート
である。
である。
２ ｎ半導体層（第１半導体層） ３ ｐベース層（第２半導体層） ５ ｎエミッタ層（第３半導体層） ６ ゲート絶縁膜 ７ ゲート電極（ゲート電極層） ８ エミッタ電極（第１主電極層） ９ センシング電極（第１主電極層） １０ 層間絶縁膜（絶縁膜） １２ コレクタ電極（第２主電極層） １０１、２０１、３０１、４０１、５０１、６０１ 主
ＩＧＢＴセル（第１の電界効果型半導体素子） １０２、２０２、３０２、４０２、５０２、６０２ セ
ンスＩＧＢＴセル（第２の電界効果型半導体素子） ４０、１４０、３４０、４４０ 半導体基体 １００、２００、３００、４００、５００、６００ Ｃ
Ｓ−ＩＧＢＴ（電界効果型半導体装置） ７５１ 酸化膜 ７５２ ポリシリコン層（導電層） ７５９ レジストパターン（遮蔽膜） ９１５ レジストパターン（遮蔽膜） ９１６ 酸化膜（第１酸化膜） ９１７ 酸化膜（第２酸化膜） ＶGE(th) ゲート閾電圧 ｔrise ライズタイム Ｌｃｈｍ、Ｌｃｈｓ チャネル長
ＩＧＢＴセル（第１の電界効果型半導体素子） １０２、２０２、３０２、４０２、５０２、６０２ セ
ンスＩＧＢＴセル（第２の電界効果型半導体素子） ４０、１４０、３４０、４４０ 半導体基体 １００、２００、３００、４００、５００、６００ Ｃ
Ｓ−ＩＧＢＴ（電界効果型半導体装置） ７５１ 酸化膜 ７５２ ポリシリコン層（導電層） ７５９ レジストパターン（遮蔽膜） ９１５ レジストパターン（遮蔽膜） ９１６ 酸化膜（第１酸化膜） ９１７ 酸化膜（第２酸化膜） ＶGE(th) ゲート閾電圧 ｔrise ライズタイム Ｌｃｈｍ、Ｌｃｈｓ チャネル長
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年６月３０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】請求項７
【補正方法】変更
【補正内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】一方、この不必要な動作を抑えるために
は、短絡保護回路における基準電圧を引き上げる必要が
ある。しかしながら基準電圧を引き上げると、短絡保護
回路の感度が鈍化するので、短絡保護回路が作動すべき
ときに作動しないというもう一つの問題を生起する。短
絡保護回路の感度が鈍化すると、ＣＳ−ＩＧＢＴ５０の
動作点が、いわゆる安全動作領域（ＳＯＡ）を超える結
果、ＣＳ−ＩＧＢＴ５０が破壊に至る場合がある。すな
わち、従来のＣＳ−ＩＧＢＴでは、保護回路の安定的な
動作と装置の破壊防止とを両立して実現することが困難
であるという問題点があった。
は、短絡保護回路における基準電圧を引き上げる必要が
ある。しかしながら基準電圧を引き上げると、短絡保護
回路の感度が鈍化するので、短絡保護回路が作動すべき
ときに作動しないというもう一つの問題を生起する。短
絡保護回路の感度が鈍化すると、ＣＳ−ＩＧＢＴ５０の
動作点が、いわゆる安全動作領域（ＳＯＡ）を超える結
果、ＣＳ−ＩＧＢＴ５０が破壊に至る場合がある。すな
わち、従来のＣＳ−ＩＧＢＴでは、保護回路の安定的な
動作と装置の破壊防止とを両立して実現することが困難
であるという問題点があった。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正内容】
【００３４】この発明にかかる請求項３に記載の電界効
果型半導体装置は、請求項１に記載の電界効果型半導体
装置において、前記第２の電界効果型半導体素子の主電
流におけるライズタイムが、前記第１の電界効果型半導
体素子の主電流におけるライズタイムよりも大きく設定
されていることを特徴とする。
果型半導体装置は、請求項１に記載の電界効果型半導体
装置において、前記第２の電界効果型半導体素子の主電
流におけるライズタイムが、前記第１の電界効果型半導
体素子の主電流におけるライズタイムよりも大きく設定
されていることを特徴とする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】この発明にかかる請求項４に記載の電界効
果型半導体装置は、請求項３に記載の電界効果型半導体
装置において、前記第２の電界効果型半導体素子のゲー
ト抵抗を、前記第１の電界効果型半導体素子のゲート抵
抗よりも高く設定することによって、前記ライズタイム
を前記第１の電界効果型半導体素子におけるよりも前記
第２の電界効果型半導体素子において大きくしたことを
特徴とする。
果型半導体装置は、請求項３に記載の電界効果型半導体
装置において、前記第２の電界効果型半導体素子のゲー
ト抵抗を、前記第１の電界効果型半導体素子のゲート抵
抗よりも高く設定することによって、前記ライズタイム
を前記第１の電界効果型半導体素子におけるよりも前記
第２の電界効果型半導体素子において大きくしたことを
特徴とする。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】この発明にかかる請求項５に記載の電界効
果型半導体装置は、請求項３に記載の電界効果型半導体
装置において、前記第２の電界効果型半導体素子のゲー
ト入力容量を、前記第１の電界効果型半導体素子のゲー
ト入力容量よりも高く設定することによって、前記ライ
ズタイムを前記第１の電界効果型半導体素子におけるよ
りも前記第２の電界効果型半導体素子において大きくし
たことを特徴とする。
果型半導体装置は、請求項３に記載の電界効果型半導体
装置において、前記第２の電界効果型半導体素子のゲー
ト入力容量を、前記第１の電界効果型半導体素子のゲー
ト入力容量よりも高く設定することによって、前記ライ
ズタイムを前記第１の電界効果型半導体素子におけるよ
りも前記第２の電界効果型半導体素子において大きくし
たことを特徴とする。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】この発明にかかる請求項６に記載の電界効
果型半導体装置は、請求項５に記載の電界効果型半導体
装置において、前記第２の電界効果型半導体素子のチャ
ネル長を、前記第１の電界効果型半導体素子のチャネル
長よりも長く設定することによって、前記ゲート入力容
量を前記第１の電界効果型半導体素子におけるよりも前
記第２の電界効果型半導体素子において大きくしたこと
を特徴とする。
果型半導体装置は、請求項５に記載の電界効果型半導体
装置において、前記第２の電界効果型半導体素子のチャ
ネル長を、前記第１の電界効果型半導体素子のチャネル
長よりも長く設定することによって、前記ゲート入力容
量を前記第１の電界効果型半導体素子におけるよりも前
記第２の電界効果型半導体素子において大きくしたこと
を特徴とする。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】この発明にかかる請求項７に記載の電界効
果型半導体装置は、請求項５に記載の電界効果型半導体
装置において、前記第１の電界効果型半導体素子のゲー
ト絶縁膜の少なくとも一部を前記第２の電界効果型半導
体素子のゲート絶縁膜よりも厚くすることによって、前
記ゲート入力容量を前記第１の電界効果型半導体素子に
おけるよりも前記第２の電界効果型半導体素子において
大きくしたことを特徴とする。
果型半導体装置は、請求項５に記載の電界効果型半導体
装置において、前記第１の電界効果型半導体素子のゲー
ト絶縁膜の少なくとも一部を前記第２の電界効果型半導
体素子のゲート絶縁膜よりも厚くすることによって、前
記ゲート入力容量を前記第１の電界効果型半導体素子に
おけるよりも前記第２の電界効果型半導体素子において
大きくしたことを特徴とする。
Claims (10)
- 【請求項１】 相対的に大きい主電流が流れる第１の電
界効果型半導体素子と相対的に小さい主電流が流れる第
２の電界効果型半導体素子とが、同一の半導体基体中に
形成されて互いに並列接続されてなる電界効果型半導体
装置において、 前記第１および第２の電界効果型半導体素子のそれぞれ
の構造を互いに異なったものとすることにより、当該装
置がターンオンする際における前記第２の電界効果型半
導体素子の主電流の立ち上がりを前記第１の電界効果型
半導体素子の主電流の立ち上がりよりも遅らせているこ
とを特徴とする電界効果型半導体装置。 - 【請求項２】 前記第２の電界効果型半導体素子のゲー
ト閾電圧が、前記第１の電界効果型半導体素子のゲート
閾電圧よりも高く設定されていることを特徴とする請求
項１に記載の電界効果型半導体装置。 - 【請求項３】 前記第２の電界効果型半導体素子の主電
流におけるライズタイムが、前記第２の電界効果型半導
体素子の主電流におけるライズタイムよりも大きく設定
されていることを特徴とする請求項１に記載の電界効果
型半導体装置。 - 【請求項４】 前記第２の電界効果型半導体素子のゲー
ト抵抗を、前記第２の電界効果型半導体素子のゲート抵
抗よりも高く設定することによって、前記ライズタイム
を前記第１の電界効果型半導体素子におけるよりも前記
第２の電界効果型半導体素子において大きくしたことを
特徴とする請求項３に記載の電界効果型半導体装置。 - 【請求項５】 前記第２の電界効果型半導体素子のゲー
ト入力容量を、前記第２の電界効果型半導体素子のゲー
ト入力容量よりも高く設定することによって、前記ライ
ズタイムを前記第１の電界効果型半導体素子におけるよ
りも前記第２の電界効果型半導体素子において大きくし
たことを特徴とする請求項３に記載の電界効果型半導体
装置。 - 【請求項６】 前記第２の電界効果型半導体素子のチャ
ネル長を、前記第２の電界効果型半導体素子のチャネル
長よりも高く設定することによって、前記ゲート入力容
量を前記第１の電界効果型半導体素子におけるよりも前
記第２の電界効果型半導体素子において大きくしたこと
を特徴とする請求項５に記載の電界効果型半導体装置。 - 【請求項７】 前記第１の電界効果型半導体素子のゲー
ト絶縁膜の少なくと一部を前記第２の電界効果型半導体
素子のゲート絶縁膜よりも厚くすることによって、前記
ゲート入力容量を前記第１の電界効果型半導体素子にお
けるよりも前記第２の電界効果型半導体素子において大
きくしたことを特徴とする請求項５に記載の電界効果型
半導体装置。 - 【請求項８】 下記の工程(a) 〜(p) を備える電界効果
型半導体装置の製造方法： (a) 第１導電形式の第１半導体層を備えるとともに当該
第１半導体層が上主面に露出する半導体基体を得る工
程； (b) 前記半導体基体の上主面の上に酸化膜を形成する工
程； (c) 前記酸化膜の上に導電層を形成する工程； (d) 前記導電層を選択的に除去することによって、複数
の第１開口部を有するゲート電極層を形成する工程； (e) 前記ゲート電極をマスクとすることによって前記複
数の第１開口部を通して前記半導体基体の上主面に第２
導電形式の不純物を選択的に導入し、その結果、前記第
１半導体層の上面部分に複数の第２導電形式の第２半導
体層を選択的に形成する工程； (f) 前記複数の第１開口部の中の少なくとも１つを除く
他の全ての第１開口部を覆う遮蔽膜を形成する工程； (g) 前記ゲート電極と前記遮蔽膜をマスクとして前記半
導体基体の上主面に第２導電形式の不純物を選択的に導
入することによって、前記複数の第２半導体層の中の少
なくとも１つにおける不純物濃度を高める工程； (h) 前記工程(g) の後に前記遮蔽膜を除去する工程； (i) 前記工程(e) および(g) で導入された前記不純物を
前記第１半導体層の中に拡散させることによって、前記
第２半導体層を前記ゲート電極層の直下にまで広げる工
程； (j) 前記複数の第１開口部のそれぞれに存在する前記酸
化膜を、各第１開口部の中央領域を除いて選択的に除去
する工程； (k) 前記中央領域に残る前記酸化膜と前記ゲート電極層
とをマスクとして使用することによって、前記半導体基
体の上主面に第１導電形式の不純物を選択的に導入し、
その結果、前記第２半導体層の上面部分に第１導電形式
の第３半導体層を形成する工程； (l) 前記中央領域に残る前記酸化膜を除去する工程； (m) 前記第１開口部よりも内側に開口するとともに開口
端が前記中央領域よりも外側に位置する第２開口部を有
し、しかも前記ゲート電極層の側面及び上面を覆う絶縁
膜を形成する工程； (n) 前記第２開口部に露出する前記半導体基体の上主面
に電気的に接続するように第１主電極層を形成する工
程； (o) 前記第１主電極層を、前記工程(f) で選択された前
記少なくとも１つの第１開口部において前記半導体基体
の上主面に接続する部分と、その他の部分とに分離する
工程；および (p) 前記半導体基体の下主面に電気的に接続するように
第２主電極層を形成する工程。 - 【請求項９】 下記の工程(a) 〜(p) を備える電界効果
型半導体装置の製造方法： (a) 第１導電形式の第１半導体層を備えるとともに当該
第１半導体層が上主面に露出する半導体基体を得る工
程； (b) 前記半導体基体の上主面の上に酸化膜を形成する工
程； (c) 前記酸化膜の上に導電層を形成する工程； (d) 前記導電層を選択的に除去することによって、複数
の第１開口部を有するゲート電極層を形成する工程； (e) 前記ゲート電極をマスクとすることによって前記複
数の第１開口部を通して前記半導体基体の上主面に第２
導電形式の不純物を選択的に導入し、その結果、前記第
１半導体層の上面部分に複数の第２導電形式の第２半導
体層を選択的に形成する工程； (f) 前記工程(e) で導入された前記不純物を前記第１半
導体層の中に拡散させることによって、前記第２半導体
層を前記ゲート電極層の直下にまで広げる工程； (g) 前記複数の第１開口部のそれぞれに存在する前記酸
化膜を、各第１開口部の中央領域を除いて選択的に除去
する工程； (h) 前記中央領域に残る前記酸化膜と前記ゲート電極層
とをマスクとして使用することによって、前記半導体基
体の上主面に第１導電形式の不純物を選択的に導入し、
その結果、前記第２半導体層の上面部分に第１導電形式
の第３半導体層を形成する工程； (i) 前記複数の第１開口部の中の少なくとも１つの周辺
に相当する前記ゲート電極層の領域と、当該複数の第１
開口部のすべてとを選択的に覆う遮蔽膜を形成する工
程； (j) 前記遮蔽膜をマスクとして使用することにより、前
記ゲート電極層に選択的に第１導電形式の不純物を導入
し、その結果、前記遮蔽膜に覆われた前記領域を除いた
前記ゲート電極層の部分の電気抵抗を引き下げる工程； (k) 前記工程(j) の後に、前記遮蔽膜を除去する工程； (l) 前記中央領域に残る前記酸化膜を除去する工程； (m) 前記第１開口部よりも内側に開口するとともに開口
端が前記中央領域よりも外側に位置する第２開口部を有
し、しかも前記ゲート電極層の側面及び上面を覆う絶縁
膜を形成する工程； (n) 前記第２開口部に露出する前記半導体基体の上主面
に電気的に接続するように第１主電極層を形成する工
程； (o) 前記第１主電極層を、前記工程(i) で選択された前
記少なくとも１つの第１開口部において前記半導体基体
の上主面に接続する部分と、その他の部分とに分離する
工程；および (p) 前記半導体基体の下主面に電気的に接続するように
第２主電極層を形成する工程。 - 【請求項１０】 下記の工程(a) 〜(p) を備える電界効
果型半導体装置の製造方法： (a) 第１導電形式の第１半導体層を備えるとともに当該
第１半導体層が上主面に露出する半導体基体を得る工
程； (b) 前記半導体基体の上主面の上に第１酸化膜を形成す
る工程； (c) 前記半導体基体の上主面に、互いに離間した複数の
仮想領域を定義する工程； (d) 前記第１酸化膜を選択的に除去することにより、前
記複数の仮想領域の中の少なくとも１つを除く他の全て
の仮想領域の外側周辺にのみ前記第１酸化膜を選択的に
残す工程； (e) 前記第１酸化膜よりも薄い第２酸化膜を前記半導体
基体の上主面の上に形成する工程； (f) 前記第１および第２酸化膜の上に導電層を形成する
工程； (g) 前記導電層を選択的に除去することによって、前記
複数の仮想領域に同数の第１開口部を有するゲート電極
層を形成する工程； (h) 前記ゲート電極をマスクとすることによって前記複
数の第１開口部を通して前記半導体基体の上主面に第２
導電形式の不純物を選択的に導入し、その結果、前記第
１半導体層の上面部分に複数の第２導電形式の第２半導
体層を選択的に形成する工程； (i) 前記工程(h) で導入された前記不純物を前記第１半
導体層の中に拡散させることによって、前記第２半導体
層を前記ゲート電極層の直下にまで広げる工程； (j) 前記複数の第１開口部のそれぞれに存在する前記酸
化膜を、各第１開口部の中央領域を除いて選択的に除去
する工程； (k) 前記中央領域に残る前記酸化膜と前記ゲート電極層
とをマスクとして使用することによって、前記半導体基
体の上主面に第１導電形式の不純物を選択的に導入し、
その結果、前記第２半導体層の上面部分に第１導電形式
の第３半導体層を形成する工程； (l) 前記中央領域に残る前記酸化膜を除去する工程； (m) 前記第１開口部よりも内側に開口するとともに開口
端が前記中央領域よりも外側に位置する第２開口部を有
し、しかも前記ゲート電極層の側面及び上面を覆う絶縁
膜を形成する工程； (n) 前記第２開口部に露出する前記半導体基体の上主面
に電気的に接続するように第１主電極層を形成する工
程； (o) 前記第１主電極層を、前記工程(d) で選択された前
記少なくとも１つの仮想領域に相当する前記第１開口部
において前記半導体基体の上主面に接続する部分と、そ
の他の部分とに分離する工程；および (p) 前記半導体基体の下主面に電気的に接続するように
第２主電極層を形成する工程。
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