KR0169552B1 - 전계효과형 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 장치는 안정되고 확실한 보호동작을 행하는 전계효과형 반도체장치에 관한 것이다.
센스회로를 구성하는 센스 IGBT에서 게이트 드레쉬 홀드전압(VGE(th)S)이 주회로를 구성하는 주 IGBT셀에서 게이트 드레쉬 홀드전압(VGE(th)M)보다 높은 값을 갖도록 설정되므로서, 턴온시에 유한시간(△t)이 게이트 전압(VGE)이 드레쉬 홀드전압(VGE(th)M)에 이를 때부터 게이트 드레쉬 홀드전압(VGE(th)S)에 이를 때까지 필요하게 된다.
따라서, 센스회로의 주전류(IS)의 상승이 주회로의 주전류로부터 지연되게 된다.
그 결과, 서지전류가 센스회로의 주전류에 나타나지 않는다.
서지전류가 센스회로의 주전류에 나타나지 않으면서, 본 발명의 장치의 보호회로가 안정되게 동작하고 장치의 파괴를 확실하게 막을 수 있다.

Description

전계효과형 반도체 장치 및 그 제조방법
제1도는 본발명의 제1실시예에 따른 장치의 동작을 나타내는 타이밍 차트.
제2도는 본발명의 실시예의 원리를 나타내는 타이밍차트.
제3도는 본발명의 실시예의 원리를 나타내는 타이밍차트.
제4도는 본발명의 실시예의 원리를 나타내는 타이밍차트.
제5도는 본발명의 제1실시예에 따른 장치의 상면도.
제6도는 제5도의 일부 확대도.
제7도는 제6도의 선 A-A를 따라 자른 단면도.
제8도는 제6도의 선 B-B를 따라 자른 단면도.
제9도는 본발명의 제1실시예를 따른 장치의 확증시험 결과를 나타내는 그래프.
제10도는 본발명의 제2실시예에 따른 장치의 전면단면도.
제11도는 본발명의 제2실시예의 장치의 동작을 나타내는 그래프.
제12도는 본발명의 제2실시예에 따른 장치의 동작을 나타내는 타이밍 차트.
제13도는 본발명의 제3실시예에 따른 장치의 상면도.
제14도는 제13도의 선 C-C를 따라 자른 단면도.
제15도는 제13도의 선 D-D를 따라 자른 단면도.
제16도는 본 발명의 제4실시예에 따른 장치를 나타내는 전면 단면도.
제17도는 본 발명의 제5실시예에 따른 장치를 나타내는 전면 단면도.
제18도는 본 발명의 제6실시예에 따른 장치를 나타내는 전면 단면도.
제19도는 본 발명의 제7실시예에 따른 제조방법을 나타내는 프로세스 도면.
제20도는 본 발명의 제7실시예에 따른 제조방법을 나타내는 프로세스 도면.
제21도는 본 발명의 제7실시예에 따른 제조방법을 나타내는 프로세스 도면.
제22도는 본 발명의 제7실시예에 따른 제조방법을 나타내는 프로세스 도면.
제23도는 본 발명의 제7실시예에 따른 제조방법을 나타내는 프로세스 도면.
제24도는 본 발명의 제7실시예에 따른 제조방법을 나타내는 프로세스 도면.
제25도는 본 발명의 제7실시예에 따른 제조방법을 나타내는 프로세프 도면.
제26도는 본 발명의 제7실시예에 따른 제조방법을 나타내는 프로세스 도면.
제27도는 본 발명의 제7실시예에 따른 제조방법을 나타내는 프로세스 도면.
제28도는 본 발명의 제7실시예에 따른 제조방법을 나타내는 프로세스 도면.
제29도는 본 발명의 제7실시예에 따른 제조방법을 나타내는 프로세스 도면.
제30도는 본 발명의 제7실시예에 따른 제조방법을 나타내는 프로세스 도면.
제31도는 본 발명의 제7실시예에 따른 제조방법을 나타내는 프로세스 도면.
제32도는 본 발명의 제7실시예에 따른 제조방법을 나타내는 프로세스 도면.
제33도는 본 발명의 제7실시예에 따른 제조방법을 나타내는 프로세스 도면.
제34도는 본 발명의 제7실시예에 따른 제조방법을 나타내는 프로세스 도면.
제35도는 본 발명의 제7실시예에 따른 제조방법을 나타내는 프로세스 도면.
제36도는 본 발명의 제8실시예에 따른 제조방법을 나타내는 프로세스 도면.
제37도는 본 발명의 제8실시예에 따른 제조방법을 나타내는 프로세스 도면.
제38도는 본 발명의 제9실시예에 따른 제조방법을 나타내는 프로세스 도면.
제39도는 본 발명의 제9실시예에 따른 제조방법을 나타내는 프로세스 도면.
제40도는 본 발명의 제9실시예에 따른 제조방법을 나타내는 프로세스 도면.
제41도는 종래장치의 정면 단면도.
제42도는 종래장치와 그 외부회로의 회로도.
제43도는 종래장치의 동작을 나타내는 타이밍 차트.
제44도는 종래장치의 동작을 나타낸 회로도.
제45도는 종래장치의 동작을 나타내는 타이밍 차트.
* 도면의 주요부분에 대한 부호의 설명
VGE: 게이트 전압
VGE(th)S: 센스 IGBT의 게이트 드레쉬 홀드전압
VGE(th)M: 주 IGBT의 게이트 드레쉬 홀드전압
Im: 주전류 Is: 센스전류
51 : 주 IGBT셀 52 : 센스 IGBT셀
△ISP: 서지전류 100 : CS-IGBT
GP: 게이트 패드 GL : 게이트 배선
101 : 주 IGBT셀 102 : 센스 IGBT셀
SP : 센스패드 140 : 반도체 기체
210 : 주 IGBT셀 202 : 센스 IGBT셀
Cge: 게이트-에미터용량 Cgc: 게이트-콜렉터용량
본발명은 센스회로가 삽입된 특히 센스회로에서 동작기간 중에 생기는 서지전류를 억제하기 위해 개선된 전계효과형 반도체장치에 관한 것이다.
전계효과형 반도체장치는 게이트전극에 인가되는 전압에 의해 주전류가 제어되는 반도체층으로 주전류를 공급하기 위한 주전극과 함께 전장을 반도체 층으로 인가하기 위한 게이트전극을 구비한 반도체장치이다.
그 대표적인 예가 MOS 트랜지스터와 절연 게이트 바이폴라 트랜지스터(이이후, 간단히 IGBT로 칭한다)를 포함한다.
특히, 전력용 전계효과형 반도체장치는 일반적으로 많은 수의 소자(이 이후, 유니트셀로 칭한다)가 병렬로 접속된 구조를 가진다.
많은 수의 유니트셀을 가진 상기 전계효과형 반도체장치에는 과전류에 의한 장치의 파손을 방지하는 주전류를 검출하기 위한 유니트셀의 일부로 구성되는 센스회로를 가지는 장치들이 공지되어 있다.
상기의 센스회로를 삽입한 종래장치를 아래에서 설명한다.
[종래 장치의 구성]
제41도는 종래 센스회로(이 이후, 단순히 CS-lGBT라 칭한다)를 삽입한 IGBT의 일부 정면 단면도이다.
제41도는 주회로(이 이후, 간단히 주 IGBT셀로 칭한다)를 구성하는 IGBT유니트셀(51)중 하나와 셀스회로(이 이후, 간단히 센스 IGBT셀)를 구성하는 IGBT유니트셀(52)이 서로 인접해서 형성된 부분을 나타내고 있다.
주 IGBT셀(51)과 센스 IGBT셀(52)은 같은 구성을 갖는다.
이 CS-IGBT(50)에서는, n형 불순물을 포함한 n반도체층(2)이 p형 불순물을 포함한 p콜렉터층(1)을 구성하는 반도체 기체상에 에피텍셜 성장으로 형성된다.
p콜렉터층(1)과 n반도체층(2)는 평면기체와 같은 반도체 기체(40)을 형성한다.
반도체 기체(40)의 상주면상에 즉, n반도체층(2)의 상면상에는 p베이스층(3)이 p형 불순물의 선택확산에 의해 선택적으로 형성된다.
또한, p베이스층(3)의 상면에는, 고농도로 p형 불순물을 선택적으로 도입함에 의해 p+반도체층(11)이 선택적으로 형성된다.
또, p베이스층(3)과 P+반도체층(1)의 상면에는, n에미터층(5)이 n형 불순물의 선택확산에 의해 선택적으로 형성된다.
p+반도체층(11)은 n에미터층(5)을 에워싼 p베이스층(3) 내부에 형성된다.
게이트 전극(7)은 n반도체층(2)과 n에미터층(5)즉, 그들 사이에 개재된 게이트 절연막(6)과 함께 채널영역(21)의 위에 개재된 p베이스층(3)의 상면위에 설치된다.
게이트 절연막(6)과 게이트전극(7)은 인접 IGBT 유니트셀 사이에서 일체로 된 반도체 기체(40)의 상주면상에 형성된다.
반도체 기체(40)의 상주면 위에는 에미터전극(8,9)이 n에미터 층(5)과 p+반도체 층(11)의 양쪽이 전기적으로 접속하도록 더 형성된다.
게이트전극(7)과 에미터 전극(8,9)는 그들 사이에 개재된 층간절연막(10)에 의해 서로 절연된다.
게이트 전극(7)은 전체의 주 IGBT셀(51)과 센스 IGBT셀(52)사이에서 전기적으로 접속된다.
또한, 에미터 전극(8)은 모든 주 IGBT셀(51)를 통해서 일체로 형성된다.
또, 콜렉터전극(12)는 반도체 기체(40)의 하주면 즉, p콜렉터층(1)의 하면상에 접속된다.
콜렉터 전극(12)은 모든 주 IGBT셀(51)과 센스 IGBT셀(52)를 통해 일체로 형성된다.
전장치에서 주 IGBT셀(51)의 수는 센스 IGBT셀(52)의 수에 비해 훨씬많다.
따라서, 주 IGBT셀(51)의 채널폭(WM)은 전 CS-lGBT(50)을 통해서 센스 IGBT셀(52)의 채널폭(WS)과 비교해서 충분히 넓다.
바꾸어 말하면, CS-TGBT(50)는 WmWS이 되도록 구성된다.
센스 IGBT셀(52)의 에미터 전극(9)은 이 이후, 필요할 때 특별히 센스 전극으로 칭하며, 센스 IBGT셀(52)를 통해 흐르는 주전류는 센스전류로 칭한다.
또한, 주 IGBT셀(51)의 에미터 전극을 특별히 주회로 에미터 전극으로 주 IGBT셀(51)을 통해 흐르는 주전류는 특별히 주회로 전류로 칭한다.
[종래장치의 정상동작]
다음에, CS-IGBT(50)의 정상동작에 대해 설명한다.
주 IGBT셀(51)과 센스 IGBT셀(52)가 같은 구조를 가질때 그 동작은 또한 서로 공통이다.
먼저 CS-IGBT(50)을 사용할 때, 먼저 외주 전원은 콜렉터전극(12)와 에미터전극(8,9)사이에 포지티브 콜렉터 전압(VCE)이 인가되게 접속된다.
이 조건에서, 소정의 게이트 드레쉬홀드 전압(VGE(th))를 초과하는 포지티브 게이트전압(VCE)이 게이트전극(7)과 에미터전극(8,9) 사이에 인가되고(즉 게이트가 턴온된다), 그후 p형 채널영역(21)이 그 영역 내에서 n형 채널을 형성하기 위해 n형으로 반전된다.
그 결과, 전자가 n에미터층(5)을 경유하여 에미터전극(8,9)에서 n반도체층(2)으로 주입된다.
이들 주입된 전자가 p콜렉터층(1)과 n반도체층(2)을 순방향으로 바이어스 한 후, 정공이 p콜렉터층(1)에서 n반도체층(2)으로 주입된다.
그결과, n반도체층(2)의 저항이 크게 줄어서, 큰 콜렉터전류(주전류)가 콜렉터전극(12)에서 에미터전극(8,9)으로 흐른다.
바꾸어 말하면, CS-TGBT(50)는 도통상태로 된다.
다음에, 게이트 전압(VCE)가 0또는 마이너스(역 바이어스)값으로 되돌아간 후(즉, 게이트가 턴오프된다), 채널영역(21)에 형성된 채널이 없어지고 채널영역(21)은 원래의 p형 전도형으로 돌아간다.
그결과, 에미터 전극(8,9)에서 전자의 주입이 멈추게 되고, p콜렉터층 정공의 주입도 멈추게 된다.
이어서, n반도체층(2) 내에 남겨진 전자 및 전공은 콜렉터전극(12) 및 에미터전극(8,9)으로 각각 되돌아 오거나 서로 재결합된다.
즉, CS-IGBT(50)는 차단 상태로 된다.
[종래장치의 과전류보호동작]
제42도는 CS-IGBT(50)와 그에 접속된 외부회로를 나타내는 회로도이다.
CS-IGBT(50)의 동작은 제42도를 참조해서 더 설명한다.
에미터전극(8)(E)에 접속된 것이 외주전원장치의 네가티브 전위측이고, 콜렉터 전극(12)(C)에 접속된 것이 그 사이에 개재된 부하(61)와 함께 외부전원의 포지티브 전위측 출력이다.
그래서, 포지티브콜렉 전압(VCE)은 상술한 바와 같이 콜렉터 전극(12)과 에미터전극(8,9)사이에 인가된다.
게이트 전극(7)으로, 제어회로(60)의 제어출력(OUT)이 접속된다.
그래서, 상술한 대로 게이트전극(VGE)이 게이트전극(7)으로 인가된다.
제어회로(60)는 게이트 전압(VGE)을 CS-IGBT(50)의 도통상태와 차단상태를 실현하기 위해서 게이트 전극(7)으로 공급한다.
제42도에 나타난 게이트 저항(Rg)은 게이트 배선과 CS-IGBT(50)에서의 게이트 전극(7)을 따라 전기저항을 등가로 나타낸다.
또한, 2개 센스저항(RSO, RSS)는 센스전극(9)과 에미터전극(8) 사이에서 직렬로 접속된다.
센스 IGBT셀(52)의 센스전류가 이들 센스저항(RSO, RSS)으로 흐른다.
따라서 센스전류에 비례한 전압이 센스저항(RSO, RSS)에 발생한다.
제어회로(60)의 두개의 입력은 이들 센스저항(RSO, RSS)에 각각 접속된다.
제어회로(60)는 CS-IGBT(50)를 통해 흐르는 초과 주전류를 방지하는 보호기능을 달성하도록 센스저항(RSO, RSS)내에 발생된 전압을 검출한다.
상술한 대로, 주 IGBT셀(51)과 센스 IGBT셀(52)은 같은 방법으로 동작해서, 에미터 전극(8)을 통해 흐르는 주전류와 센스전극을 통해 흐르는 센스전류는 서로 비례한다.
따라서, 에미터전극(8)을 통해서 흐르는 주전류에 비례하는 전압이 센스 저항(RSO, RSS)에 발생된다.
바꾸어 말하면, 제어회로(60)은 전압을 검출해서 에미터 전극(8)을 통해 흐르는 주전류를 간접적으로 검출한다.
제어회로(60)는 도시되지 않은 과전류보호회로와 단락보호회로의 2개의 보호회로로 설치되며, 2개의 센스저항(RSO, RSS)의 각각에 발생되는 전압에 의거하여 게이트 전압(VCE)을 제어한다.
이들 보호회로의 모두는 각각이 검출하는 전압이 소정의 기준전압을 초과한다면 게이트 전압(VGE)을 끌어내리는 것에 의해 CB-IGBT(50)를 흐르는 주전류를 제어한다.
과전류 보호회로에서 기준전압은 대표적으로 장치의 정격전류의 1.7배로 설정된다.
단락 보호회로에서의 기준전압은 과전류 보호회로의 그것보다 대표적으로 1.5배 정도 높게 설정된다.
즉, 과전류 부호회로는 단락 보호회로보다 낮은 입력전압, 바꾸어 말하면, 주전류의 저레벨에서 동작한다.
한편, 과전류 부호회로는 약 10 μsec 기간 동안 전압발생으로 동작하는 동안, 단락 보호회로는 약 1-2 μsec정도의 시간으로 동작한다.
즉, 전압발생에서 동작 개시까지의 응답이 단락보호회로의 쪽이 빠르게 설정된다.
그 결과, 과전류보호회로가 정상동작에서 흐르는 초과 주전류를 방지하도록 작동하는 중에, 단락보호회로는 단락회로, 즉 단란 전류흐름과 같은 비정상의 발생에 의해 초과 주전류를 방지한다.
CS-IGBT(50)는 차단상태에서 도전상태로 변화하는 시기 즉, 턴온 시기에 센스전류에서 서지 전류가 발생하는 문제점을 가지고 있다.
제43도는 이 문제점을 분명하게 설명하는 타이밍차트이고, 게이트전압(VCE)와 전장치의 주전류(IC) 및 센스전류(IS)들의 시간 변화가 나타나 있다.
제43도에 나타난 대로, 게이트 전압(VCE)이 턴온시(Ton)에서 상승한다.
게이트전압(VGE)의 상승비가 소위 밀러(Miller)용량에 의해 상승중에 한번 떨어진다.
주전류(IC)와 센스전류(IS) 모두는 게이트 전압(VCE)이 상승하는데 따라 증가한다.
즉, CS-IGBT(50)가 도통상태로 된다.
이 프로세스에서, 서지전류(△ISP)가 센스전류(IS)내에 나타난다.
유사한 서지전류(△ISP)가 장치가 도통상태에서 차단상태 즉, 턴오프시(Toff)로 바뀌는 과도기에도 발생된다.
서지전류(△ISP)가 센스전류(IS)에 겹쳐진 때, 센스저항(RSS)에서 발생하는 전압이 단락 보호회로의 기준전압을 초과하게 된다.
이때, 단락 보호회로가 CS-IGBT를 차단하도록 작동한다.
즉, 단락 보호회로가 서지전류(△ISP)에 의해 불필요하게 동작하는 문제점이 있다.
이 문제점은 본래의 도통상태로의 이행이 저해되는 점에서 도통상태에로 이행하는 턴온시(Ton)에 극별히 심각하다.
불필요한 동작을 제어하기 위해, 단락보호회로 내의 기준전압이 증가해야 한다.
그러나, 기준전압이 증가하면, 단락 보호회로의 감응성이 둔감해 지므로, 단락보호회로가 동작할 때 동작하지 않는 또다른 문제가 생긴다.
단락 보호회로의 감응성이 둔감해지면, CS-IGBT(50)의 동작점이 소위 안전 동작영역(ASO)를 초과하는 결과 CS-IGBT(50)가 파괴에 이르는 경우가 있다.
즉, 종래 CS-IGBT는 보호회로의 안정동작과 장치의 파괴 방지 등을 양립해서 실현하기가 어렵다는 문제를 가지고 있다.
서지 전류(△ISP)의 발생원인에 대해서는, 본 발명자가 PCI-proceedings 1986년 6월 218∼234페이지에 병렬로 접속되어 서로 등가인 스위칭 반도체장치를 포함하는 회로에서 발생하는 서지전류에 관해 논의한 것에 의거해서 다음과 같이 고려했다.
설명의 편의를 위해, 제44도의 회로도에 나타난 대로 하나의 IGBT셀(51)과 하나의 센스 IGBT셀(52)이 병렬로 접속되는 구조를 가지는 가상의 장치를 고려했다.
이 장치에서, 주 IGBT셀(51)과 센스 IGBT셀(52)의 특성에 존재하는 약간의 편차에 의해 턴온시기에서 센스 IGBT셀(52)보다 주 IGBT셀(51)이 신속히 도통상태로 바뀐다고 가정한다.
그후, 센스 IGBT셀(52)를 통해 흐르는 센스전류(IS)는 주 IGBT셀(51)을 통해 흐르는 주 회로전류(IM)보다 빨리 상승한다.
이때, 상술에서 암시한 대로, 센스 IGBT셀(52)은 초과전류를 센스전류(IS)가 주 회로전류(IM)의 상승 중의 지연을 보상하도록 초과전류를 부담한다.
그 결과, 서지전류(△ISP)는 센스전류(IS)에 겹쳐진다.
한편, 턴오프시에, 나중에 전류하강의 유니트셀이 초과부담을 발생한다.
제45도는 주회로전류(Im)보다 늦게 하강하는 센스회로(IS)의 예를 나타낸다.
이때, 서지회로(△ISP)는 센스회로(IS)에 겹친다.
상기 현상이 CS-IGBT(50)을 구성하는 전 IBGT셀에서 일어난다.
상술한 바와 같이, 주 IGBT셀(51)의 수는 센스 IGBT셀(52)의 수에 비해 많다.
따라서, 주회로전류(Im)과 센스전류(IS)의 변화에서의 약간의 차이에 의해 센스전류(IS)내에는 큰 서지전류(△ISP)가 나타나게 한다.
이것은 제43도를 이용해서 설명한 센스전류(IS)에 서지전류(△ISP)의 중첩현상에 기인하는 것으로 관측된다.
즉, 센스 전류(IS)에 서지전류(△ISP)가 나타나는 것은 주 IGBT셀(51)과 센스 IGBT셀(52)사이의 구조에 사소한 편차가 불가피하게 존재하기 것에 기인한다.
구조의 편차는 특성의 편차를 초래한다.
본 발명은 종래의 장치에 있어서 상기와 같은 문제점을 해소하기 위한 것으로, 보호회로의 안정적인 동작과 장치의 파괴방지를 양립해서 실현할수 있는 전계효과형 반도체장치를 얻는 것을 목적으로 하고, 또 이 전계효과형 반도체장치의 제조에 적합한 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 전계효과형 반도에 장치는 제1필드효과형 반도체 소자와, 제2필드효과형 반도체 소자를 구비하고, 상기 제1및 제2반도체 소자의 각각은, 상기 제1반도체 소자에서 상기 제2반도체 소자로 일체 연속인 반도체 기체와, 절연막을 개재해서 상기 반도체 기체에 대향하는 게이트 전극과, 주전류가 흐르는 상기 반도체 기체에 접촉되는 주전극 쌍을 구비하고, 상기 주전류는 상기 제2반도체 소자 보다 상기 제1반도체 소자에서 크며, 상기 반도체 기체는 상기 제1반도체 소자의 상기 게이트 전극의 적어도 일부와 대향하는 제1채널 영역과,
상기 제2반도체 소자의 상기 게이트 전극의 적어도 일부와 대향하는 제2채널 영역을 가지며, 불순물 농도는 상기 제1채널영역보다 상기 제2채널영역에서 높게 설정되어서, 게이트 드레쉬 홀드 전압이 상기 제1반도체 영역보다 상기 제2반도체 영역에서 크므로서, 반도체 장치가 턴온될 때 상기 제2반도체 소자의 상기 주전류의 상승이 상기 제1반도체 소자의 상기 주전류의 상승으로부터 지연되는 것을 특징으로 한다.
본 발명에 따른 전계효과형 반도체 장치는 상술 기재의 전계효과형 반도체 장치에서, 상기 주전류가 소정 기준값을 초과할 때 제어수단이 상기 제2전계효과형 반도체 소자의 주전류를 검출하여 상기 제1전계효과형 반도체 소자를 차단하기 위해 설치되는 것을 특징으로 한다.
본 발명에 따른 전계효과형 반도체 장치는 제1필드효과형 반도체 소자와, 제2필드 효과형 반도체 소자를 구비하고, 상기 제1및 제2반도체 소자의 각각은, 상기 제1반도체 소자에서 상기 제2반도체 소자로 일체 연속인 반도체 기체와, 절연막을 개재해서 상기 반도체 기체에 대향하는 게이트 전극과, 주전류가 흐르는 상기 반도체 기체에 접촉되는 주전극 쌍을 구비하고, 상기 주전류는 상기 제2반도체 소자 보다 상기 제1반도체 소자에서 크며, 상기 제1반도체 소자의 상기 게이트 전극의 적어도 일부와 대향하는 제1채널 영역과, 상기 제2반도체 소자의 상기 게이트 전극의 적어도 일부와 대향하는 제2채널 영역을 가지는 상기 반도체 기체를 구비하고, 상기 제1반도체 소자의 상기 게이트 전극과 상기 제2반도체 소자의 게이트 소자 모두는 불순물이 도입된 반도체로 거의 형성되고, 상기 불순물의 농도는 상기 제2반도체 소자의 게이트 전극보다 상기 제1반도체 소자의 게이트 전극에서 높아서, 상기 제2반도체 소자의 게이트 저항이 상기 제1반도체 소자의 게이트 저항보다 높으며, 그 결과 상승시간이 상기 제1반도체 소자의 상기 주전류 보다 상기 제2반도체 소자의 주전류에서 크므로써, 상기 반도체 장치가 턴온할 때 상기 제2반도체 소자의 상기 주전류의 상승이 상기 제1반도체 소자의 상기 주전류의 상승으로부터 지연되는 것을 특징으로 한다.
본 발명에 따른 전계효과형 반도체 장치는 상술의 전계효과형 반도체장치에서, 상기 제2전계효과형 반도체 소자의 게이트저항에 대해 상기 제1전계효과형 반도체장치의 게이트저항의 비율이 0.5∼0.9의 범위로 설정되는 것을 특징으로 한다.
본 발명에 따른 전계효과형 반도체 장치는 제1필드효과형 반도체 소자와, 제2필드 효과형 반도체 소자를 구비하고, 상기 제1및 제2반도체 소자의 각각은 상기 제1반도체 소자에서 상기 제2반도체 소자로 일체 연속인 반도체 기체와, 절연막을 개재해서 상기 반도체 기체에 대향하는 게이트 전극과, 주전류가 흐르는 상기 반도체 기체에 접촉되는 주전극 쌍을 구비하고, 상기 주전류는 상기 제2반도체 소자 보다 상기 제1반도체 소자에서 크며, 상기 제1반도체 소자의 상기 게이트 전극의 적어도 일부와 대향하는 제1채널 영역과, 상기 제2반도체 소자의 상기 게이트 전극의 적어도 일부와 대향하는 제2채널 영역을 가지는 상기 반도체 기체를 구비하고, 상기 제2반도체 소자의 상기 게이트 전극은 S자 형태의 우회로를 따라 배열된 부분을 가져서, 상기 제2반도체 소자의 게이트 저항이 상기 제1반도체 소자의 게이트 저항보다 높고, 그 결과 상승시간이 상기 제1반도체 소자의 상기 주전류 보다 상기 제2반도체 소자의 상기 주전류에서 보다 크므로서, 상기 반도체 장치가 턴온할 때 상기 제2반도체 소자의 상기 주 전류의 상승이 상기 제1반도체 소자의 상기 주전류의 상승으로부터 지연되는 것을 특징으로 한다.
본 발명에 따른 전계효과형 반도체 장치는 상술의 전계효과형 반도체장치에서, 상기 제2전계효과형 반도체 소자의 게이트입력용량에 대해 상기 제1전계효과형 반도체 소자의 게이트 입력용량의 비율이 0,5∼0.9범위로 설정되는 것을 특징으로 한다.
본 발명에 따른 전계효과형 반도체 장치는 제1필드효과형 반도체 소자와, 제2필드 효과형 반도체 소자를 구비하고, 상기 제1및 제2반도체 소자의 각각은, 상기 제1반도체 소자에서 상기 제2반도체 소자로 일체 연속인 반도체 기체와, 절연막을 개재해서 상기 반도체 기체에 대향하는 게이트 전극과, 주전류가 흐르는 상기 반도체 기체에 접촉되는 주전극 쌍을 구비하고, 상기 주전류는 상기 제2반도체 소자 보다 상기 제1반도체 소자에서 크며, 상기 제1반도체 소자의 상기 게이트 전극의 적어도 일부와 대향하는 제1채널 영역과, 상기 제2반도체 소자의 상기 게이트 전극의 적어도 일부와 대향하는 제2채널 영역을 가지는 상기 반도체 기체를 구비하고, 상기 제2채널 영역의 채널 길이는 상기 제1채널 영역의 채널 길이 보다 크게 되도록 설정되어서, 상기 제2반도체 소자의 게이트 입력 용량이 상기 제1반도체 소자의 게이트 입력 용량보다 크며, 그 결과, 상승 시간이 상기 제1반도체 소자의 상기 주전류보다 상기 제2반도체 소자의 주전류에서 보다 크므로서, 상기 반도체 장치가 턴온될 때 상기 제2반도체 소자의 상기 주전류의 상승이 상기 제1반도체 소자의 상기 주전류의 상승으로부터 지연되는 것을 특징으로 한다.
본 발명에 따른 전계효과형 반도체 장치는 상술의 전계효과형 반도체장치에서, 상기 제2전계효과형 반도체 소자의 채널길이에 대해 상기 제1전계효과형 반도체 소자의 채널의 길이 비율이 0.5∼0,9의 범위로 설정되는 것을 특징으로 한다.
본 발명에 따른 전계효과형 반도체 장치는 제1필드효과형 반도체 소자와, 제2필드 효과형 반도체 소자를 구비하고, 상기 제1및 제2반도체 소자의 각각은 상기 제1반도체 소자에서 상기 제2반도체 소자로 일체 연속인 반도체 기체와, 절연막을 개재해서 상기 반도체 기체에 대향하는 게이트 전극과, 주전류가 흐르는 상기 반도체 기체에 접촉되는 주전극 쌍을 구비하고, 상기 주전류는 상기 제2반도체 소자 보다 상기 제1반도체 소자에서 크며, 상기 제1반도체 소자의 상기 게이트 전극의 적어도 일부와 대향하는 제1채널 영역과, 상기 제2반도체 소자의 상기 게이트 전극의 적어도 일부와 대향하는 제2채널 영역을 가지는 상기 반도체 기체를 구비하고, 상기 제1반도체 소자의 상기 게이트 절연막의 적어도 일부는 상기 제2반도체 소자의 상기 게이트 절연막보다 두꺼워서, 상기 제2반도체 소자의 게이트 입력 용량이 상기 제1반도체 소자의 게이트 입력 용량보다 크며, 그 결과, 상승시간이 상기 제1반도체 소자의 주전류보다 상기 제2반도체 소자의 주전류에서 크므로서, 상기 반도체 장치가 턴온될 때 상기 제2반도체 소자의 상기 주전류의 상승이 상기 제1반도체 소자의 상기 주전류의 상승으로부터 지연되는 것을 특징으로 한다.
본 발명에 따른 전계효과형 반도체 장치는 상술의 전계효과형 반도체장치에서, 상기 제1전계효과형 반도체 소자의 게이트 전극과 상기 반도체 기체 사이에 개재된 게이트 절연막의 두께에 대해 상기 제2전계효과형 반도체 소자의 게이트 전극과 상기 반도체 기체 사이에 개재된 게이트 절연막의 두께의 비율이 0.5-0,9의 범위로 설정되는 것을 특징으로 한다.
또한, 본 발명은 다음의 스텝(a)∼(p)에 포함된 전계효과형 반도체장치를 제조하는 방법에 관한 것이다.
본 발명에 따르면, 상기 제조방법은 ; (a)제1도전형의 제1반도체층을 구비함과 동시에 상기 제1반도체층을 상주면으로 노출하는 반도체 기체를 얻는 스텝과, (b) 상기 반도체 기체의 상주면상에 산화막을 형성하는 스텝과, (c) 상기 산화막상에 도전층을 형성하는 스텝과, (d) 상기 도전층을 선택적으로 제거함에 의해 복수의 제1개구를 가지는 게이트 전극층을 형성하는 스텝과, (e) 상기 게이트 전극을 마스크로 사용하는 것에 의해 상기 복수의 제1개구를 통해서 상기 반도체 기체의 상주면상에 제2도전형의 불순물을 선택적으로 도입하여, 상기 제1반도체층의 상면부분에 복수의 제2도전형의 제2반도체층을 선택적으로 형성하는 스텝과, (f) 상기 복수의 제1개구 중 적어도 하나를 제외하고 상기 제1개구 전체를 덮는 차폐막을 형성하는 스텝과, (g) 상기 게이트전극과 차폐막을 마스크로 사용함에 의해 상기 반도체 기체의 상주면에서 제2도전형의 불순물을 선택적으로 도입하여 상기 복수와 제2반도체층중 적어도 하나에 불순물농도를 강화하는 스텝과, (h) 상기 스텝(g)후 상기 차폐막을 제거하는 스텝과, (i) 상기 제1반도체층으로 상기 스텝(e,g)에서 도입된 상기 불순물을 확산하여 상기 게이트 전극층 바로 아래로 상기 제2반도체층을 확장하는 스텝과, (j) 각 제1개구의 중앙영역을 제외한 상기 복수의 제1개구의 각각에 있는 상기 산화막을 선택적으로 제거하는 스텝과, (k) 상기 중앙영역에 남긴 상기 산화막과 상기 게이트전극을 마스크로 사용함에 의해 상기 반도체 기체의 상주면상에 제1도전형의 불순물을 선택적으로 도입하여 상기 제2반도체층의 상면부분에 제1도전형의 제3반도체층을 형성하는 스텝과, (l) 상기 중앙영역에서 남겨진 상기 산화막을 제거하는 스텝과, (m) 상기 제1개구보다 내측으로 개구함과 동시에 개구단이 상기 중앙영역보다 외측으로 위치하는 제2개구를 가지고 상기 게이트 전극층의 측면과 상면을 덮는 절연막을 형성하는 스텝과, (n) 상기 제2개구에서 노출된 상기 반도체 기체의 상주면에 전기적으로 접속되도록 제1주전극층을 형성하는 스텝과, (o) 상기 제1주전극층을 상기 스텝(f)에서 선택된 상기 제1개구 중 적어도 하나에서 상기 반도체 기체의 상주면에 접속되는 부분과 그외 부분으로 분리하는 스텝과, (p) 상기 반도체 기체 하주면에 전기적으로 접속되도록 제2주전극층을 형성하는 스텝을 구비한다.
본 발명에 따르면, 발명의 제조방법은 다른 게이트 드레쉬 홀드전압을 가지는 2개의 전계효과형 반도체 소자는 병렬로 서로 단일 반도체 기체에 접속되는 전계효과형 반도체장치를 제조하는데 적당하다.
본 발명의 제조방법에 따르면, 상술한 바와 같은 그러한 전계효과형 반도체장치를 쉽게 제조할 수 있다.
본 발명의 또다른 양태에서는, 전계효과형 반도체장치를 제조하는 방법은 다음의 스텝(a)∼(p)을 포함한다.
본 발명에 따르면, 제조방법은 : (a) 제1도전형의 제1반도체층을 구비함과 동시에 상기 제1반도체층을 상주면으로 노출하는 반도체 기체를 얻는 스텝과, (b) 상기 반도체 기체의 상주면상에 산화막을 형성하는 스텝과, (c) 상기 산화막상에 도전층을 형성하는 스텝과, (d) 상기 도전층을 선택적으로 제거함에 의해 복수의 제1개구를 가지는 게이트 전극층을 형성하는 스텝과, (e) 상기 게이트전극을 마스크로 사용하는 것에 의해 상기 복수의 제1개구를 통해서 상기 반도체 기체의 상주면에 제2도전형의 불순물을 선택적으로 도입하여, 상기 제1반도체층의 상면부분에 복수의 제2도전형의 제2반도체층을 선택적으로 형성하는 스텝과, (f)상기 스텝(e)에서 도입된 상기 불순물을 상기 제1반도체층으로 확산하여 상기 제2반도체층을 상기 게이트 전극의 바로 아래로 확장하는 스텝과, (g) 각 제1개구의 중앙영역을 제외한 상기 복수의 제1개구의 각각에 있는 상기 산화막을 선택적으로 제거하는 스텝과, (h) 상기 중앙영역에 남긴 상기 산화막과 상기 게이트전극을 마스크로 사용함에 의해 상기 반도체 기체의 상주면에 제1도전형의 불순물을 선택적으로 도입하여 상기 제2반도체층의 상면부분에 제1도전형의 제3반도체층을 형성하는 스텝과, (i) 상기 복수개구 중 적어도 하나의 주변에 해당하는 상기 게이트 전극층의 영역과 상기 복수의 제1개구 전체를 선택적으로 덮는 차폐막을 형성하는 스텝과, (j) 상기 차폐막을 마스크로 사용하는 것에 의해 상기 게이트 전극층에 선택적으로 제1도전형의 불순물을 도입하여 상기 차폐막을 덮는 상기 영역을 제외한 상기 게이트 전극층 부분의 전기저항을 내리는 스텝과, (k) 상기 스텝(i)후에 상기 차폐막을 제거하는 스텝과, (1) 상기 중앙영역에 남겨진 상기 산화막을 제거하는 스텝과, (m) 상기 제1개구보다 내측으로 개구함과 동시에 개구단이 상기 중앙영역보다 외측으로 위치하는 제2개구를 가지고 상기 게이트 전극층의 측면과 상면을 덮는 절연막을 형성하는 스텝과, (n) 상기 제2개구에서 노출된 상기 반도체 기체의 상주면에 전기적으로 접속되도록 제1주전극층을 형성하는 스텝과, (o) 상기 제1주전극층을 상기 스텝(i)에서 선택된 상기 제1개구 중 적어도 하나에서 상기 반도체 기체의 상주면에 접속되는 부분과 그외 부분으로 분리하는 스텝과, (p) 상기 반도체 기체 하주면에 전기적으로 접속되도록 제2주전극층을 형성하는 스텝을 구비한다.
본 발명에 따르면, 본 발명의 제조방법은 다른 게이트 저항을 가지는 2개의 전계효과형 반도체 소자가 병렬로 단일반도체 기체에 서로 접속되는 전계효과형 반도체 장치를 제조하는데 적합하다.
본 발명의 제조방법에 따르면, 상술한 바와 같이 그러한 전계효과형 반도체 장치는 쉽게 제조될 수 있다.
본 발명의 또다른 양태에서는, 전계효과형 반도체장치의 방법은 다음의 스텝(a) ∼ (b)를 포함한다.
본 발명의 제조방법은 : (a) 제1도전형의 제1반도체층을 구비함과 동시에 상기 제1반도체층을 상주면으로 노출하는 반도체 기체를 얻는 스텝과, (b) 상기 반도체 기체의 상주면상에 산화막을 형성하는 스텝과, (c) 상기 반도체 기체의 상주면상에 서로 분리된 복수의 가상영역을 정의하는 스텝과, (d) 상기 제1산화막을 선택적으로 제거하는 것에 의해 상기 복수의 가상영역중 의 적어도 하나를 제외한 다른 전체의 가상영역의 외측주변에만 상기 제1산화막을 선택적으로 남기는 스텝과, (e) 상기 반도체 기체의 상주면상에 상기 제1산화막보다 얇은 제2산화막을 형성하는 스텝과, (f) 상기 제1 및 제2산화막상에 도전층을 형성하는 스텝과, (g) 상기 도전층을 선택적으로 제거하여 상기 복수의 가상영역에 동수의 제1개구를 가지는 게이트 전극층을 형성하는 스텝과, (h) 상기 게이트전극을 마스크로 사용하는 것에 의해 상기 복수의 제1개구부를 통해서 상기 반도체 기체의 상주면에 제2도전형의 불순물을 선택적으로 도입하여, 상기 제1반도체층의 상면부분에 복수의 제2도전형의 제2반도체층을 선택적으로 형성하는 스텝과, (i)상기 스텝(h)에서 도입된 상기 불순물을 상기 제1반도체층으로 확산하여 상기 제2반도체층을 상기 게이트 전극의 바로 아래로 확장하는 스텝과, (j) 각 제1개구의 중앙영역을 제외하고는 상기 복수의 제1개구의 각각에 있는 상기 산화막을 선택적으로 제거하는 스텝과, (k) 상기 중앙영역에 남긴 상기 산화막과 상기 게이트 전극층을 마스크로 사용함에 의해 상기 반도체 기체의 상주면에 제1도전형의 불순물을 선택적으로 도입하여 상기 제2반도체층의 상면부분에 제1도전형의 제3반도체층을 형성하는 스텝과, (1) 상기 중앙영역에서 남겨진 상기 산화막을 제거하는 스텝과, (m) 상기 제1개구보다 내측으로 개구함과 동시에 개구단이 상기 중앙영역보다 외측으로 위치하는 제2개구를 가지고 상기 게이트 전극층의 측면과 상면을 덮는 절연막을 형성하는 스텝과, (n) 상기 제2개구에 노출된 상기 반도체 기체의 상주면에 전기적으로 접속되도록 제1주전극층을형성하는 스텝과, (o) 상기 제1주전극층을 상기 스텝(d)에 선택된 상기 적어도 하나의 가상영역에 해당하는 상기 제1개구에서 상기 반도체 기체의 상주면에 접속되는 부분과 그외 부분으로 분리하는 스텝과, (p) 상기 반도체 기체의 하주면에 전기적으로 접속되도록 제2주전극층을 형성하는 스텝을 구비한다.
본 발명에 따르면, 본 발명의 제조방법은 적어도 일부에 게이트 절연막의 다른 두께를 가지는 2개의 전계효과형 반도체 소자가 병렬로 단일반도체 기체 상에서 서로 접속되는 전계효과형 반도체장치를 제조하는데 적합 하다.
본 발명의 제조방법에 따르면, 상술한 바대로 그러한 전계효과형 반도체 장치는 쉽게 제조될 수 있다.
따라서, 반도체 장치의 파괴방지를 보장하고, 보호회로의 안정된 동작을 계속적으로 실현할수 있는 전계효과 반도체장치를 얻는 것과 또한, 전계효과형 반도체장치의 생산에 적합한 방법을 제공하는 것이 본 발명의 목적이다.
본 발명의 상술한 이외 목적, 특징, 형태와 잇점은 첨부도면과 관련하여 행해지는 본 발명의 상세한 설명으로부터 명확해진다.
[실시예]
본 발명의 실시예의 각각에 대한 설명을 시작하기 전에, 각 실시예에 적용되는 공통원칙에 대해 설명한다.
제2도는 그 원칙을 설명하는 타이밍차트이다.
즉, 제2도는 제44도에 나타난 대로 병렬로 접속된 같은 전류용량을 가진 센스 IGBT셀(52)와 주 IGBT셀(51)을 구비한 장치에서 주회로전류(Im)와 센스전류(IS) 사이의 관계를 나타낸다.
이 관계는 서지전류의 원인에 대해 본 발명자에 의해 상기에서 논의한 생각에 의거한 것이다.
제2도에 나타난 대로, 센스전류(IS)는 턴온시에 주회로전류(Im)보다 늦게 상승하면, 서지전류(△ISP)는 센스전류(IS)에 나타나지 않고, 그반대로, 서지전류는 주회로전류(Im)에 나타난다.
턴오프시에는 센스전류(Is)가 주회로전류(Im)보다 먼저 하강하면, 서지전류(△Isp)는 센스전류(Is)에 나타나지 않는다.
즉, 센스전류(Is)가 주회로전류(IM)보다 낮으면, 서지전류(△ISP)는 센스회로(IS)에 나타나지 않으나, 주회로전류(lm)에는 나타난다.
주 IGBT셀(51)의 수가 센스 IBGT셀(52)의 그것보다 휠씬 많은, 즉 주 IGBT셀(51)의 전류용량이 센스 IGBT셀(52)의 그것보다 휠씬 큰 실제장치에서는 제44도에 나타난 가상장치와 다르고, 주 회로전류(Im)가 센스전류(Is)보다 휠씬커서, 주회로전류(Im)에 나타난 전류는 실제로 무시할 수 있는 크기를 가질 뿐이다.
상술한 대로, 턴온시에 나타나는 서지전류(△ISP)는 특별한 문제가 있고, 턴오프시에 나타나는 서지전압(△ISP)은 실제로 문제가 되지 않는다.
그러므로, 센스전류(IS)가 적어도 턴온시에 주 회로전류(Im)보다 지연되여 상승하도록 장치를 구성하면, 본 발명의 목적이 달성되는 것이다.
예를들면, 두개의 접근방법이 있는데 주회로전류(Im)에서 지연된 센스전류를 상승시키는 것이다.
즉, 제3도에 나타난 장치의 예에서, 센스전류(IS)는 주회로전류(IM)와 같은 경사로 상승한다.
즉, 같은 상승비로 상승하나, 상승을 시작하는데에 지연되게 설정된다.
한편, 제4도에 나타난 장치의 예에서는 센스전류(IS)가 주회로전류(Im)과 같은 시간에 상승하나, 완만한 비로 상승하도록 설정된다.
어느 장치에서도, 센스전류(Is)는 주회로전류(Im)보다 뒤에 상승한다.
즉, 턴온시에서, 전류용량이 정상화되고 비교될 때, 센스전류(IS)는 항상 주회로전류(Im)보다 낮게 된다.
따라서, 서지전류(△ISP)는 센스전류(IS)에 나타나지 않는다.
아래의 제1실시예에서 제6실시예를 설명하는 장치에서는, 주회로전류(IM)와 센스전류(IS)가 제3도 및 제4도의 어느쪽에 나타난 관계를 가지게 설정되거나, 두개의 결합의 관계를 가지게 설정된다.
또한, 이들 장치를 제조하기 위한 방법예들이 제7실시예 내지 제9실시예를 통해서 설명되어 있다.
[1. 제1실시예]
먼저, 제1실시예에 따른 장치에 대해 설명한다.
[1-1. 장치의 구조]
제5도는 본 실시예에 따른 CS-IGBT(100)의 상면도이고, 후에 설명되는 에미터 전극과 층간절연막이 생략되어 나타나 있다.
제6도에 나타난 대로 직사각형 게이트패드(GP)는 반도체 기체(40)의 상주면의 한측의 중앙에 인접해서 설치되며, 일체로 형성된 게이트 배선(GL)은 또한 게이트 패드(GP)에 접속된다.
게이트 배선(GL)은 CS-IGBT(100)의 상면의 외부를 따라서 설치된다.
게이트 패드(GP)와 게이트 배선(GL)은 알루미늄과 같은 양질의 전기도체의 금속으로 형성된다.
게이트패드(GP)에 접속된 것은 제어신호의 공급로로 이용되는 외부 제어출력이다.
게이트 패드(GP)와 게이트 배선(GL)은 반도체 기체(140)와 절연되어 있다.
CS-IGBT(100)의 주회로 형성하는 주IGBT셀(101)은 게이트배선(GL)에 의해 에워싸인 영역에 스트라이프형으로 배열된다.
또, 센스패드(SP)는 게이트배선(GL)에 의해 에워싸인 영역일부에 설치된다.
센스패드(SP)는 알루미늄과 같은 양질의 전기도체의 금속으로 형성되며, 센스 IGBT셀(102)의 주전류인 센스회로(IS)의 통행로로서 기능한다.
게이트배선(GL)에 전기적으로 접속된 게이트전극(7)은 주IGBT셀(101) 및 센스 IGBT셀(102)의 모두에 설치된다.
제6도는 제5도에서 센스 IGBT셀(102)의 부근이 확대되어 나타나는 일부 확대 평면도이다.
제6도에 나타난 바와 같이, 게이트전극(7)은 주 IGBT셀(101)과 센스 IGBT셀(102)에 소속된 일부에서 모두 동등하게 설치된 것이다.
제7도는 제6도의 선 A-A를 따라서 자른 단면도이다.
층간절연막(10)은 생략되지 않고, 제7도에는 나타나 있다.
제7도에 나타난 대로, 게이트전극(7)은 반도체 기체(40)의 상주면을 따라 설치되며, 또 그 사이에 겹쳐진 게이트 절연막(6)과 반도체 기체(40)는 절연된다.
게이트 배선(GL)은 게이트 전극(7)을 덮는 층간절연막(10)에 설치되며, 층간절연막(10)에 설치된 트렌치를 통해서 게이트전극(7)의 상면에 전기적으로 접속된다.
제8도는 제5도의 선 B-B를 따라 자른 단면도이다.
제8도에서, 에미터전극과 층간절연막을 모두 생략되지 않고, 나타나있다.
그 도면에서는 제41도에 나타난 종래장치의 그것과 같은 부분이 같은 특성으로 나타내며 그 자세한 설명은 반복하지 않는다.
이 CS-IGBT(100)에서, 반도체 기체(140)와 같은 평면기체가 p콜렉터층(1)과 n반도체층(제1반도체층)(2)으로 구성된다.
반도체 기체(140)의 상주면상에, 즉 n반도체층(2)의 상면상에, p베이스층(제2반도체층)(3a)이 n형 불순물을 선택적으로 확산함에 의해 주 IGBT셀(101)의 영역에 선택적으로 형성되며, p베이스층(제2반도체층)(3b)은 센스 IGBT셀(102)의 영역에 선택적으로 형성된다.
n에미터층(제3반도체층)(5)과 p+반도체층(11)에 전기적으로 접속된 에미터전극(8)과 센스전극(9)은 예를들면 알루미늄으로 형성된다.
게이트 전극(게이트 전극층)(7)은 n반도체층(2)과 n에미터층(5a), 즉 채널영역(21a) 사이에 개재된 p베이스층(3a)의 상면과 n반도체층(2)과 p에미터층(5b), 즉 채널영역(21b)에 개재된 p베이스층(3b)의 상면에 대향하게 형성된다.
이 게이트 전극(7)은 예를들면, 다결정실리콘으로 형성된다.
게이트 전극(7)을 절연하는 층간절연막(10)과 에미터전극(제1주전극층)(8)및 센스전극(제1주전극층)(9)는 예를들면 산화막으로 형성된다.
에미터전극(8)은 모든 주 IGBT셀(101)을 통해서 일체로 형성된다.
콜렉터 전극(12)는 또한 모든 주 IGBT셀(51)과 센스 IBGT셀(52)을 통해서 일체로 형성된다.
콜렉터 전극(제2주전극층)(12)은 예를들면 Al-Mo-Ni-Au와 같은 금속으로 형성된다.
CS-IGBT(100)에서는, p베이스층(3a)과 p베이스층(3b)의 불순물 농도는 서로 다르게 설정된다.
바꾸어 말하면, p베이스층(3b)에서 불순물농도는 p베이스층(3a)에서 보다 높게 설정된다.
이것이 종래의 CS-IGBT(50)과 특징적으로 다른 점이다.
구조의 그외의 특성은, 주 IGBT셀(101)과 센스 IGBT셀(102) 사이의 다른점도 없다.
또한, 전장치에서 주 IGBT셀(101)의 수는 제5도에서 나타난 바와 같이 센스 IGBT셀(102)보다 훨씬 많다.
따라서, 전 CS-IGBT(100)에 걸쳐서 주 IGBT셀(101)의 채널폭(Wm)은 센스 IGBT셀(102)의 채널폭(WS)보다 충분히 크다.
바꾸어 말하면, CS-IGBT(100)은 WmWs이 되도록 구성된다.
[1-2. 장치의 동작특성]
상술한 바와 같이 형성된 이 CS-IGBT(100)에서는 그 동작의 특성이 다음의 점에서 종래 CS-IGBT(50)의 그것과 다르다.
바꾸어 말하면, CS-IGBT(100)에서 p베이스층(3b)의 불순물농도가 p베이스층(3a)에서 보다 높게 되도록 구성되어 있으므로 센스 IGBT셀(102)의 게이트 드레쉬 홀드전압(VGE(th))은 주 IGBT셀(101)보다 높다.
따라서, CS-IGBT(100)가 턴온될 때, 주 회로전류(Im)보다도 센스전류(IS)의 쪽의 상승이 지연된다.
제1도는 이점을 설명한 타이밍차트이다.
즉, 제1도는 게이트 전압(VGE)와 주회전류(Im)와 센스전류(IS)의 시간변화의 개요를 나타낸다.
게이트전극(7)은 모든 주 IGBT셀(101)과 센스 IGBT셀(102)을 통해 전기적으로 접속되며, 상술한 구조와 같다.
따라서, 게이트 전압(VGE)는 주 IGBT셀(101)과 센스 IGBT셀(102)사이에서 공통으로 된다.
제1도의 게이트전압에 관한 커브가 이것을 나타낸다.
즉, 제1도에서는, 게이트 전압(VGE)이 주 IGBT셀(101)에서 게이트 전압(VGE)이며, 또 센스 IGBT셀(102)에서 게이트 전압(VGE)이다.
주 IGBT셀(101)에서의 게이트 드레쉬 홀드 전압(VGE(th))(VGE(th)M로서 표시됨)보다도 센스 IGBT셀(102)에서 게이트 드레쉬 홀드전압(VGE(th))(VGE(th)S로서 표시됨)이 큰 값으로 설정 되므로서 턴온 시에 게이트 전압(VGE)이 게이트 드레쉬 홀드전압(VGE(th)M)의 값에 이르고 나서 게이트 드레쉬 홀드전압(VGE(th)S)의 값에 이를 때까지 유한시간(△t)이 요구된다.
따라서, 시간(△t)에 해당하는 시간지연이 주회로전류(Im)상승과 센스전류(IS)의 상승사이에 일어난다.
즉, 턴온시에, 센스전류(IS)의 시간변화가 주회로전류(Im)에서 시간(△t)만큼 뒤쪽으로 이동하는 커브로서 나타난다.
그러므로 센스전류(IS)의 상승은 주회로전류(Im)로부터 지연하게 된다.
바꾸어 말하면, 전류용량이 규격화되어 비교될 때, 센스전류(IS)는 주회로전류(Im)의 값보다 항상 낮은 값을 갖는다.
그래서, 서지전류(△ISP)는 센스전류(IS)내에 나타나지 않는다.
한편, 턴오프시에서는 반대로, 게이트전압(VGE)이 게이트 드레쉬 홀드전압(VGE(th)S)값에 이를 때부터 게이트 드레쉬 홀드전압(VGE(th)M)의 값에 이를 때까지 유한시간(△t)이 요구된다.
따라서, 센스회로(IS)와 주회로전류(IM)의 하강 사이의 시간(△t)에 해당하는 시간지연시 생긴다.
즉, 턴오프시에는 센스전류(IS)의 시간변화가 주회로전류(Im)에서 시간(△t)만큼 앞으로 이동된 커브로서 나타난다.
그래서, 턴오프시에서는 전류용량이 규격화되어 비교될 때, 센스전류(IS)는 항상 주 회로전류(Im)보다 낮게 값을 가져서, 서지전류(△ISP)는 센스전류(IS)에 나타나지 않는다.
바꾸어 말하면, 본 실시예의 장치(100)에서는, 센스전류(IS)상에 겹치는 서지전류(△ISP)가 턴온 및 턴오프시의 경우에 모두 억제되게 된다.
[1-3. 실증시험]
다음에 본 실시예의 장치(100)에서 상술된 특성의 동작을 확증하기 위한 실험과 그 결과가 설명되어 있다.
실험에서 p베이스층(3a)과 p베이스층(3b)에서의 불순물농도에 의한 서지전류(△ISP)의 변화가 CS-IGBT(100)에서 다양하게 일어난다.
제9도는 턴온시의 실험결과를 나타내는 그래프이다.
제9도에서, 횡좌표는 두 게이트 드레쉬 홀드전압(VGE(th))사이의 차이 즉, △Vth=VGE(th)S-VGE(th)M을 나타내고, 종좌표는 센스전류(IS)에 나타나는 서지전류(△ISP)의 크기를 나타낸다.
제9도에서 분명히 나타난 바와같이, △Vth가 포지티브로 설정될때 바꾸어 말하면, 센스 IGBT셀의 게이트 드레쉬 홀드전압(VGE(th)S)이 주 IGBT셀의 게이트 드레쉬 홀드전압(VGE(th)M)보다 높게 설정될 때, 서지전류(△ISP)가 없어진다.
같은 결과가 턴오프시에도 얻어진다.
즉, 실험결과가 상술한 CS-IGBT(100)의 동작특성을 실증한 것이다.
동시에, 또한 이것은 서지전류(△ISP)의 발생의 원인에 대한 본 발명자에 의한 생각을 지탱하는 것이다.
[2. 제2실시예]
다음에 제2실시예에 따른 장치에 대해 설명한다.
본 실시예의 장치인 CS-IGBT(200)의 상면구조는 CS-IGBT(100)와 같은 방법으로 제5 ∼제7도에 나타내었다.
제10도는 제5도에서 선 B-B를 따라 자른 CS-IGBT의 단면도이다.
제10도는 CS-IGBT(200)의 주회로를 형성하는 주 IGBT셀(201)과 센스회로를 형성하는 센스 IGBT셀(202)이 서로 인접해서 형성되는 부분을 나타낸다.
이 CS-IGBT(200)은 주 IGBT셀(201)에 속한 게이트 전극(7a)과 센스 IGBT셀(202)에 속한 게이트전극(7b)사이에서 전도율이 다른것이 종래의CS-IGBT(50)와는 특징적으로 다르다.
즉, 다결정실리콘을 형성하는 게이트전극(7a)에 도입된 불순물 농도가 동일의 다결정실리콘에 형성된 게이트전극(7b)에서 보다 높게 설정된다.
따라서, 도전율이 게이트전극(7b)에서 보다 게이트전극(7a)에서 크다.
바꾸어 말하면, 시이트저항이 게이트 전극(7a)보다 게이트 전극(7b)에서 보다 크게 설정된다.
그외의 구조에서는 주 IGBT셀(201)과 센스 IGBT셀(202)은 차이가 없다.
CS-IGBT(200)는 이러한 방법으로 형성되며 그 동작은 다음과 같은 점에서 종래 CS-IGBT(50)의 그것과 특성이 다르다.
즉, 게이트전극(7a)과 게이트전극(7b) 사이에 도전율이 다른 것을 제외하고는 주 IGBT셀(201)과 센스 IGBT셀(202)사이에 큰 차이가 없어서, 주 IGBT셀(201)과 센스 IGBT셀(202) 사이에 상승시간이 다르게 된다.
제11도는 상승시간(trise)의 규정을 나타내기 위한 그래프이다.
그래프에 나타난 대로, 상승시간(trise)는 게이트 전압(VGE)이 10% 상승할 때부터 90% 상승할 때까지 요구되는 시간을 정의한다.
즉, 상승시간(trise)는 게이트 전압(VGE)의 상승속도를 나타내는 지표이다.
이 상승시간 trise는 게이트저항(Rg)와 게이트 입력용량(Cies)를 이용해 서식(1)로 주어진다.
trise= 2.2×Rg×Cies …… (1)
게이트 입력용량(Cies)는 식(2)에 나타난 바와 같이 2개의 구성요소로 구성된다.
Cies = Cge+ Cgc…… (2)
즉, 게이트입력용량(Cies)는 에미터용량(Cge)와 게이트 콜렉터 용량(Cgc)의 합으로 나타난다.
CS-IGBT(200)에서는, 상술한 바와 같이, 시이트 저항이 게이트 전극(7a)과 게이트전극(7b)사이에 다르고 게이트전극(7b)의 시이트 저항이 더 크다.
그러므로, 주 IGBT셀(201)의 게이트 저항(Rg)(여기서, Rgm으로 표시)과 센스 IGBT셀(202)의 게이트 저항(Rg)(여기서, Rgs로 표시) 사이에는 RgmRgs의 관계가 성립된다.
주 IGBT셀(201)과 센스 IGBT셀(202) 사이는 그외에 다른 구조적 차이를 갖지 않으므로, 게이트-에미터 용량(Cge)과 게이트-콜렉터 용량(Cgc) 모두는 2종류의 IGBT셀 사이에 특별한 차이가 없다.
그러므로, 식(1)의 관계에서, 상승시간(trise)은 주 IGBT셀(201)에서 보다 센스 IGBT셀(202)에서 크다.
그 결과, 센스전류(IS)는 주 회로전류(Im)보다 더 서서히 상승한다.
제12도는 이것을 설명하는 타이밍 차트이다.
즉, 제12도는 턴온시에서 주 IGBT셀(201)게이트 전압(VGE)(VGEM으로 표시)과 센스 IGBT셀(202)의 게이트 전압(VGE)(VGES로 표시)과 주회로전류(IM) 및 센스전류(IS)의 시간변화를 개략적으로 나타낸다.
제12도에 나타난대로, 주 IGBT셀(201)의 상승시간(trise)(triseM으로 표시)과 센스 IGBT셀(202)의 상승시간(trise)(triseS)이 triseMtriseS의 관계를 갖으므로, 게이트 전압(VGES)가 게이트 드레쉬 홀드전압(VGE(th)S)를 초과할 시간이 게이트 전압(VGEM)이 게이트 드레쉬 홀드전압(VGE(th)M)을 초과할 시간보다도 지연된다.
이에 따라, 센스전류(IS)는 유한시간(△t1)에 의해 주회로전류(Im)보다 후에 상승하기 시작한다.
또, 게이트전압(VGES)의 상승속도가 게이트전압(VGEM)보다 늦기 때문에, 또 센스전류(IS)의 상승비가 주회로전류(Im)보다 늦게 된다.
따라서 센스전류(IS)는 △t2( △t1)에서 만큼 주회로전류(Im)이 지연되어서 안정된 값에 도달한다.
바꾸어 말하면, 센스전류(IS)는 주회로전류(IM)보다 지연되어서 상승한다.
즉, 턴온시에 전류용량이 규격화되어 비교될 때, 센스전류(IS)는 항상 주회로전류(Im)보다 항상 낮다.
그래서 서지전류(△ISP)는 센스전류(IS)에 나타나지 않는다.
일반적으로, 상승시간(trise)는 주 IGBT셀과 센스 IGBT셀 사이에서 약 0.5∼0.9의 범위의 비율을 갖는 것이 바람직하다.
즉, 0.5≤triseM/triseS≤ 0.9가 되도록 설정되는 것이 바람직하다.
따라서, Rgm과 Rgs의 비를 0.5≤Rgm/Rgs≤0.9가 되도록 CS-IGBT(200)내로 설정되는 것이 바람직하다.
[3. 제3실시예]
다음에, 제3실시예에 따른 장치에 대해 설명한다.
제13도는 본 실시예의 장치인 CS-IGBT(300)에서 일부확대 평면도이다.
CS-IGBT(300)에 주회로를 구성하는 주 IGBT셀(301)과 센스회로를 구성하는 센스 IGBT셀(302)이 설치되어 있다.
제13도는 확대된 센스 IGBT셀(302)의 부근을 나타내며, 에미터전극과 층간절연막이 생략되어 도시되지 않는다.
제13도에 나타난 바와 같이, 주 IGBT셀(301)에 속한 게이트전극(307a)과 센스 IGBT셀(302)에 속한 게이트 전극(307b)이 다른 특성의 형태로 설치되어 있다.
즉, 예를들면 게이트 전극(307a)은 게이트 배선(GL)와 CS-IGBT(100)에서 게이트전극(7)에 유사하게 가장 짧은 통로에서의 주IGBT셀(301)에 접속하도록 설치된다.
한편, 게이트 전극(307b)은 우회적으로 센스 IGBT셀(302)과 게이트배선(GL)사이에서 결속되도록 설치된다.
또한, 게이트전극(307b)이 게이트전극(307a)보다 폭이 좁게 한다.
즉, 게이트전극(307b)는 게이트전극(307a)와 비교해서 충분히 큰 게이트 저항(Rg)을 갖도록 설정된다.
제14도는 제13도의 선 C-C를 따라 자른 단면도이다.
제14도에서는, 층간절연막(310)이 생략되지 않고 도시되어 있다.
제14도에 나타난 바와 같이, 게이트전극(307b)은 반도체 기체(340)의 상주면을 따라 설치되며, 그사이에 개재된 게이트절연막(306)에 의해 반도체 기체(340)에서 절연된다.
게이트배선(GL)은 게이트전극(307b)을 덮는 층간절연막(310)상에 설치되며, 층간절연막(310)에 설치된 트랜치를 통해서 게이트전극(307b)의 상면에 전기적으로 접속된다.
제15도는 제4도에서 선 D-D를 따라 자른 단면도이다.
제15도에서, 에미터 전극과 층간절연막을 생략되지 않고 나타나 있다.
제15도에 나타난 대로, 주IGBT셀(301)에 속하는 에미터 전극(308)과게이트 전극(307a),및 센스 IGBT셀(302)에 속하는 센스전극(309)과 게이트 전극(307b)와의 사이는 산화물등으로 형성된 중간절연막(310)에 의해 절연된다.
상술한 바와 같이, CS-IGBT(300)에서는 게이트전극(307a)와 게이트전극(307b)의 게이트저항(Rg)이 서로 다를 때를 제외하고는 주 IGBT셀(301)과 센스 IGBT셀(302)사이에서 특성의 차이가 없다.
따라서, 식(2)에 의해 주어진 게이트입력용량(Cies)에서 두개 IGBT셀 사이에서 특별한 차이가 없다.
그러므로 식(1)에 의해 주어진 대로, 상승시간(trise)은 두개의 IGBT셀사이에서 다르다.
즉, 센스 IGBT셀(302)의 상승시간(trise)이 주 IGBT셀(301)보다 크다.
그 결과, 센스전류(IS)는 주회로전류(Im)와 비교해서 더 천천히 상승한다.
즉, 턴온시에서, 주 IGBT셀(301)의 게이트 전압(VGEM)과 센스 IGBT셀(302)의 게이트전압(VGES)과 주회로전류(Im) 및 센스전류(IS)의 시간의 변화가 제12도의 타이밍차트에 나타나 있다.
따라서, 서지전류(△ISP)는 센스전류(IS)에 나타나지 않는다.
CS-IGBT(300)에서, CS-IGBT(200)에서 설명한 것과 같은 이유에 의거해서 Rgm과 Rgs의 비율은 0.5≤Rgm/Rgs≤0.9이 되도록 설정하는 것이 바람직하다.
[제4실시예]
다음에, 제4실시예의 장치에 대해 설명한다.
본 실시예에 따른 장치인 CS-IGBT(400)의 상면구조는CS-IGBT(100)과 같은 방법으로 제5∼제7도에 의해 나타난다.
제16도는 제5도에서 선 B-B를 따라서 자른 CS-IGBT(400)의 단면도이다.
즉, 제16도는 CS-IGBT(400)에서 주회로를 구성하는 주 IGBT셀(401)과 센스회로를 구성하는 센스 IGBT셀(402)이 서로 인접해서 형성된 부분이 나타나 있다.
이 CS-IGBT(400)에서, p콜렉터층(1)과 n반도체 기체(2)이 반도체 기체(440)와 같은 평면기체를 형성한다.
반도체 기체(440)의 상주면상 즉, n반도체층(2)의 상면상에는, p형 불순물을 선택적으로 확산함에 의해 주 IGBT셀(401)의 영역에 p베이스층(403a)이 선택적으로 형성되고, 센스 IGBT셀(402)의 영역에 선택적으로 형성되는 p베이스층(403b)이 선택적으로 형성되어 있다.
p베이스층(403a)과 p베이스층(403b)은 이들 반도체층을 형성하는 p형 불순물의 확산깊이는 서로 다르다.
즉, p형 불순물이 p베이스층(403a)에서 보다 p베이스층(403b)에서 깊게 확산된다.
따라서, p베이스층(403b)에 형성되는 채널영역(421b)의 즉 센스 IGBT셀(402)에서 채널길이(Lchs)는 p베이스층(403a)에 형성되는 채널영역(421a)의 길이, 즉 주 IGBT셀(401)에서 채널길이(Lchm)보다 길게 설정된다.
그러므로, 게이트-에미터 용량(Cge)은 주 IGBT셀(401)에서 보다 센스 IGBT셀(402)에서 크다.
그외의 구조상의 특성은 예를들면 CS-IGBT(100)와 같다.
따라서, 채널길이의 차이를 제외하고는 주 IGBT셀(401)과 센스 IGBT셀(402) 사이의 구조에서 특성차이는 없다.
그러므로, 게이트-콜렉터 용량(Cgc) 및 게이트 저항(Rg)어느 쪽도 2개의 IGBT셀 사이에 특별한 차이가 없다.
그 결과, 식(2)에 의해 나타난 바와 같이, 게이트입력용량(Cies)은 주 IGBT셀(410)에서 보다 센스 IGBT셀(402)에서 크다.
그러므로, 게이트 저항(Rg)에서 차이가 없으므로, 식(1)에서 주어진 대로, 2개 IGBT셀 사이의 상승시간(trise)이 다르다.
바꾸어 말하면, 상승시간(trise)은 주 IGBT셀(410)보다 센스 IGBT셀(402)에서 크다.
그 결과, 센스전류(IS)는 주회로전류(Im)과 비교해서 천천히 상승한다.
즉, 턴온시에서, 주 IGBT셀(401)의 게이트 전압(VGEM)과 센스 IGBT셀(420)의 게이트전압(VGES)과 주회로전류(Im)와 센스전류(IS)의 시간의 변화가 제12도의 타이밍 차트에 나타난다.
따라서, 서지전류(△ISP)는 센스전류(IS)에 나타나지 않는다.
상술한 바와 같이, 상승시간(trise)는 0.5≤trise/triseS≤0.9가 되도록 설정되는 것이 바람직하다.
따라서, 주 IGBT셀(401)의 게이트 입력용량 Ciesm의 입력용량과 센스 IGBT셀(402)의 게이트 입력용량(Cies)의 비율이 0.5≤Ciesm/Ciess≤0.9가 되도록 설정되는 것이 바람직하다.
이로부터, 주 IGBT셀(401)의 게이트-에미터 용량(Cgem)과 센스 IGBT셀(402)의 게이트-에미터 용량(Cges)사이의 바람직한 비율이 0.5≤Cgem/Cges≤0.9로 결정된다.
이것은 또한 채널길이(Lchm)와 채널길이(Lchs)사이의 바람직한 비율이 0.5≤Lchm/Lchs≤0.9인 것을 의미한다.
[5. 제5실시예]
다음에, 제5실시예의 장치에 대해 설명한다.
본 실시예에 따른 장치인 CS-IGBT(500)에서 상면의 구조는 CS-IGBT(100)로서 제5∼제7도에 나타나 있다.
제17도는 제5도에서 선 B-B를 따라서 자른 CS-IGBT(500)의 단면도이다.
즉, CS-IGBT(500)에서 주회로를 구성하는 주 IGBT셀(501)과 센스회로를 구성하는 센스 IGBT셀(502)이 서로 인접해서 형성된 일부가 제17도에 나타나 있다.
제17도에 나타난 바와 같이, 주 IGBT셀(501)에 속한 게이트전극(507a)과 센스 IGBT셀(502)에 속한 게이트전극(507b)은 반도체 기체(40)의 상주면에서 다른 거리를 가진다.
즉, 게이트 전극(507b)가 게이트 전극(507a)보다 반도체 기체(40)의 상주면에 근접해서 설치된다.
바꾸어 말하면, 이들 게이트 전극과 반도체 기체(40)을 절연하는 게이트 절연막(506)은 주 IGBT셀(501)에서 두껍고, 센스 IGBT셀(502)에서 얇다.
그러므로, 게이트-에미터 용량(Cge)과 게이트-콜렉터 용량(Cgc)는 주 IGBT셀(501)에서 보다는 센스 IGBT셀(502)에서 크다.
게이트 절연막(506)은 예를들면 산화물로 형성된다.
에미터전극(508)과 게이트 전극(507a) 사이 및 센스전극(509)과 게이트 전극(507b)사이에는 산화물등으로 형성된 층간절연막(510)에 의해 모두 절연된다.
그래서 CS-IGBT(500)에서는, 반도체 기체(40)과 두종류의 게이트 전극(507a, 507b)사이의 거리가 서로 다른 것을 제외하고는 주 IGBT셀(501)과 센스 IGBT셀(502) 사이에 특별히 다른 점은 없다.
따라서, 게이트 저항(Rg)은 두개 IGBT셀에서 특별한 차이는 없다.
그 결과, 식(2)에 의해 나타난 바와 같이, 게이트입력용량(Cies)는 주 IGBT셀(501)보다 센스 IGBT셀(502)에서 크다.
그러므로, 게이트저항(Rg)에 차이가 없으므로, 식(1)에 의해 주어진 바와 같이 두개의 IGBT셀 사이에서 상승시간(trise)은 다르다.
바꾸어 말하면, 상승시간(trise)은 주 IGBT셀(501)보다도 센스 IGBT셀(502)에서 크게된다.
그 결과, 센스전류(IS)는 주회로전류(IM)와 비교해서 천천히 상승한다.
즉, 턴온시에, 주 IGBT셀(501)의 게이트 전압(VGEM), 센스 IGBT셀(502)의 게이트 전압(VGES)과 주회로전류(IM)와 센스전류(IS)의 시간변화가 제12도의 타이밍차트에 나타난다.
따라서, 서지전류(△ISP)는 센스전류(IS)에 나타나지 않는다.
상술한 바와 같이, 게이트입력용량(Ciesm)과 게이트입력용량(Ciess)의 비율이 0.5≤Ciesm/Ciess≥0.9가 되도록 설정되는 것이 바람직하다.
따라서, 주 IGBT셀(501)에서 게이트절연막(506)의 두께(tOXGM)와 센스 IGBT셀(502)에서의 두께(TOXGS)사이의 바람직한 비율이 0.5≤tOXGS/tOXGM≤0.9로 결정된다.
[6. 제6실시예]
다음에, 제 6 실시예의 장치에 대해 설명한다.
본 발명의 실시예에 따른 장치인, CS-IGBT(600)에서 상면의 구조는 CS-IGBT(100)으로서 제5∼제7도에 나타나 있다.
제18도는 제5도의 선B-B를 따라 자른 CS-IGBT(600)의 단면도이다.
즉, 제18도는 CS-IGBT(600)에서 센스회로를 구성하는 센스 IGBT셀(602)와 주회로를 구성하는 주 IGBT셀(601)이 서로 인접해서 형성된 부분이 나타나 있다.
제18도에 나타난 바와 같이, 주 IGBT셀(601)에 속한 게이트전극(607a)과 센스 IGBT셀(602)에 속한 게이트 전극(607b)는 n반도체층(2)의 상면에 대향하는 부분의 적어도 일부에서 이 상면에서의 거리가 서로 다르다.
즉, 게이트 전극(607b)는 게이트 전극(607a)보다 n반도체층(2)의 상주면에 근접 설치된다.
바꾸어 말하면, 이들 게이트 전극과 반도체 기체(40)을 절연하는 게이트 절연막(606)은 주 IGBT셀(601)에 속한 n반도체층(2)의 상면에서 두껍고, 센스 IGBT셀(602)에 속한 n반도체층(2)의 상면에서 얇다.
즉, 주 IGBT셀(601)에 속하는 게이트 절연막(606)에서 n반도체층(2)의 상면에 대향하는 부분의 두께(tOXM)와 센스 IGBT셀(602)에 속하는 게이트 절연막(606)에서 n반도체층(2)의 상면에 대향하는 부분의 두께(tOXS)는 tOXMtOXS의 관계를 갖는다.
그러므로, 게이트-콜렉터 용량(Cgc)는 주 IGBT셀(601)에서 보다 센스 IGBT셀(602)에서 크다.
게이트 절연막(606)은 예를들면, 산화물로 형성된다.
에미터전극(608)과 게이트 전극(607a) 및 센스전극(609)과 게이트 전극(607b)사이는 산화물 등으로 형성된 층간절연막(610)에 의해 모두 절연된다.
그래서, CS-IGBT(600)에서 두종류의 게이트 전극(607a,607b)과 n반도체층(2) 사이의 거리가 다른 것을 제외하고는 주 IGBT셀(601)과 센스 IGBT셀(602) 사이에 특성 차이는 없다.
따라서, 게이트-에미터전극(Cgc)과 게이트 저항(Rg)은 두개의 IGBT셀 사이에서 특별한 차이가 없다.
그 결과, 식(2)에서 나타난 바와 같이, 게이트입력용량(Cies)은 주 IGBT 셀(601)에서 보다 센스 IGBT셀(602)에서 크다.
그러므로, 게이트저항에 차이가 없으므로, 식(1)에 의해 주어진 대로 두개의 IGBT셀 사이에서 상승시간(trise)이 다르다.
바꾸어 말하면, 상승시간(trise)은 주 IGBT셀(601)에서 보다 센스 IGBT셀(602)에서 크다.
그 결과, 센스전류(Is)는 주회로전류(Im)에 비교해서 더 천천히 상승한다.
즉, 턴온시에서, 주 IGBT셀(601)의 게이트 전압(VGEM)과, 센스 IBGT셀(602)의 게이트 전압(VGEM)과 주회로전류(IM)과 센스전류(IS)의 시간에서의 변화는 제12도의 타이밍 차트에 나타나 있다.
따라서, 서지전류(△ISP)가 센스전류(IS)에 발생하지 않는다.
지금, 주 IGBT셀(601)에서 게이트-콜렉터용량(Cgcm)과 센스 IGBT셀(602)에서 게이트-콜렉터용량(Cgcs)의 비율은 0.5≤Cgcm/Cgcs≤0.9인 것이 바람직하다.
따라서, n반도체층(2)의 상면에 대향하는 부분에서 게이트절연막(606)의 두께 사이의 바람직한 비율은 0.5≤tOXS/tOXM≤0.9인 것으로 말할 수 있다.
[7. 제7실시예]
다음의 실시예에서는 상술한 실시예의 장치의 바람직한 제조방법에 대해 설명한다.
제7실시예의 제조방법은 제1실시예에 따른 장치(100)를 제조하는데 적당한 방법이다.
제19∼제35도는 본 실시예의 방법을 설명하는 제조프로세스 도면이다.
이들 도면을 참조해서 본 발명의 방법에 대해 지금부터 설명한다.
CS-IGBT(100)을 제조하는데는 먼저, 제19(a)도에 나타난 바와 같이 p콜렉터층에 해당하는 p형 실리콘 기체를 준비한다.
다음에, 제19(b)도에 나타난 대로, n반도체층(2)은 p콜렉터층(1)상에 에피텍셜 성장에 의해 형성된다.
이들 p콜렉터층(1)과 n반도체층(2)이 반도체 기체(40)을 형성한다.
다음의 제20도∼제29도에서는 n형 에피텍셜층(2)에서 상부분만이 나타나 있다.
다음에, 제20도에 나타난 바와 같이, 실리콘산화막(산화막)(751)은 n반도체층(2)상 즉, 반도체 기체(140)의 상주면상에 형성된다.
다음에, 제21도에 나타난 바와 같이, 다결정 실리콘층(도전층)(752)이 실리콘 산화막(751)에 형성되며 또 레지스트층(753)은 다결정 실리콘층(752)상 전체에 걸쳐 설치된다.
다음에, 제22도에 나타난 바와 같이, 마스크패턴(756)을 규정하는 마스크(757)를 사용해서, 레지스트층(753)의 포토리소그래피 프로세스가 마스크패턴(756)에 대응하는 레지스트 패턴(754)을 얻기 위해 행해진다.
그후, 마스크로서 레지스트 패턴(754)을 이용해서, 다결정 실리콘층(752)가 선택 에칭된다.
그래서 레지스트 패턴(754)에 해당하는 개구(제1개구)를 가지는 게이트 전극(7)이 실리콘산화막(751)상에 형성된다.
이어서, 레지스트 패턴(754)와 게이트 전극(7)을 마스크로 사용해서 붕소가 그 상면 상에서 n반도체층(2)으로 선택적으로 주입된다.
즉, 붕소는 개구를 통해서 선택적으로 도입된다.
이것이 반도체층(2)의 상면에서 p형 반도체영역(755)를 선택적으로 형성한다.
이들 p형 반도체영역(755)은 주 IGBT셀과 센스 IGBT셀 모두에 해당되는 영역에서 동시에 형성된다.
다음에, 제23도에 나타난 대로, 레지스트 패턴(754)을 남긴 그대로, 레지스트층(758)이 레지스트 패턴(754)와 반도체 기체(140)상에 설치된다.
이어서, 제24도에 나타난 바와 같이, 마스크패턴(760)을 규정하는 마스크(761)을 사용해서, 레지스트층(758)의 포토리소그래피 프로세스를 행하여, 마스크패턴(760)에 대응하는 레지스트 패턴(차폐막)(759)을 얻는다.
마스크패턴(760)이 센스 IGBT셀에 해당하는 영역에서 게이트전극(7)의 개구(제24도의 오른쪽의 개구)만을 덮도록 형성된다.
따라서, 레지스트 패턴(759)은 센스 IGBT셀에 해당하는 영역에서 게이트 전극(7)의 개구만을 개방한다.
다음에, 붕소가 마스크로 레지스트 패턴(759)을 사용하여 n반도체층(2)의 상면 상에 다시 선택적으로 도입된다.
그 결과, 붕소가 센스 IGBT셀에 해당하는 영역에서 p형 반도체 영역(755)에서만 다시 도입되므로서, p형 반도체영역(755)의 불순물 농도보다 높게 가진 p형 반도체영역(762)이 센스 IGBT셀에 해당하는 영역에만 형성된다.
다음에, 제25도에 나타난 바와 같이, 레지스트 패턴(754)과 레지스트 패턴(759)를 제거해서, 드라이브 프로세스에 의해 p형 반도체영역(755)와 p형 반도체영역(762)중에서의 붕소를 게이트 전극(7)바로 밑으로 침투하기까지 확산시키는 것에 의해 p베이스(3a)과 p베이스층(3b)을 얻는다.
다음에, 제26도에 나타난 대로, 레지스트층(764)는 게이트 전극(7)과 실리콘산화막(751)의 전면상에 설치된다.
이어서, 제27도에 나타난 대로, 마스크패턴(766)을 규정하는 마스크(767)을 사용해서 레지스트층(764)의 포토리소그래피를 행하고, 그에 의해 마스크패턴(766)에 대응하는 개구를 가지는 레지스트 패턴(768)을 얻는다.
이들 개구는 게이트전극(7)의 개구내부에 위치하게 된다.
이어서, 레지스트 패턴(768)과 게이트 전극(7)을 마스크로 사용해서, 고농도의 붕소가 p베이스층(3a)와 p베이스층(3b)의 상면에서 선택적으로 주입하고, 그것에 의해 p베이스층(3a)과 p베이스층(3b)의 상면부분으로 p+반도체층(770)을 선택적으로 형성한다.
다음에, 제28도에 나타난 바와 같이, 레지스트 패턴(768)을 제거후, p+반도체층(770)에서 붕소가 p+반도체층(11)을 얻기 위한 드라이브 프로세스에 의해 확산된다.
제29도에 나타난 바와 같이, 드라이브 프로세스의 진행이 조절되어서 p+반도체층(11)은 게이트 전극(7)의 개구외부로 확장되지 않는다.
다음에, 제29도에 나타난 바와 같이, 레지스트층(772)는 게이트전극(7)과 실리콘 산화막(751)의 전상면에 설치된다.
다음에, 제30도에 나타난 바와 같이, 레지스트층(772)의 포토리소그래피 프로세스가 마스크패턴(777)에 해당하는 레지스트 패턴(775)을 얻기 위한 마스크패턴(777)을 규정하는 마스크(778)을 사용함에 의해 행해진다.
이 레지스트 패턴(775)은 게이트전극(7)의 개구의 중앙영역에만 존재한다.
이어서, 실리콘 산화막(751)이 레지스트 패턴(775)과 게이트 전극(7)을 마스크로 사용해서 선택적으로 에칭된다.
그래서, 게이트 전극(7)의 그것과 같은 개구를 가지는 게이트 절연막(6)과 개구의 중앙영역에 위치한 산화막패턴(774)이 얻어진다.
다음에, 제31도에 나타난 바와 같이, 레지스트 패턴(775)을 제거한후, 산화막 패턴(774), 게이트 절연막(6) 및 게이트 전극(7)을 마스크로 사용해서, 비소가 p+반도체층(11)의 상면으로 선택적으로 주입된다.
이것이 p베이스층(3a,3b)의 상면에서 n에미터층(5)을 선택적으로 형성한다.
즉, n에미터층(5)이 산화막패턴(774)를 제외한 영역 내지 그보다 약간 넓은 영역을 접하도록 게이트 전극(7)의 개구에 형성된다.
다음에, 제32도에 나타난 바와 같이, 선행 프로세스후의 구조에서 비교적 두꺼운 실리콘산화막 780을 설치한다. 그후, 실리콘산화막(780)의 상면 전체에 레지스트층(781)을 설치한다.
다음에, 제33도에 나타난 바와 같이, 레지스트층(781)의 포토리소그래피 프로세스가 마스크패턴(783)에 해당하는 레지스트 패턴(786)을 얻기위한 마스크패턴(783)을 규정하는 마스크(784)를 사용해서 행해진다.
그후, 이 레지스트 패턴(786)을 마스크로 해서 에칭하는 것에 의해 실리콘산화막(780)을 선택적으로 제거함과 동시에 산화막(774)도 제거한다.
그래서 층간절연막(10)이 얻어진다.
실리콘 산화막(10)은 레지스트 패턴(786)에 해당하는 개구(제2개구)를 갖는다.
이들 개구는 게이트전극(7)의 개구보다 내측에 위치함과 동시에 그 개구단은 n에미터층(5)의 상에 위치한다.
다음에, 제34도에 나타난 바와 같이, 레지스트 패턴(786)을 제거한 후, 알루미늄층(787)이 얻어진 구조의 전상면을 덮도록, 바꾸어 말하면, 층간절연막(10)과 반도체 기체(140)의 노출면을 덮도록 형성된다.
이어서, 레지스트층(788)이 알루미늄층(787)의 상면 전체에 걸쳐 설치된다.
다음에, 제35도에 나타난 바와 같이, 레지스트층(788)의 포토리소그래피 프로세스가 마스크패턴(790)에 해당하는 레지스트 패턴(789)를 얻기 위한 마스크패턴(790)을 규정하는 마스크를 사용해서 행해진다.
알루미늄층(787)은 에미터전극(8)과 센스전극(9)를 얻기 위한 마스크로서 레지스트 패턴(789)을 이용해서 선택적으로 에칭된다.
바꾸어 말하면, 주 IGBT셀에 속한 에미터전극(8)과 센스 IGBT에 속한 센스전극(9)이 이 프로세스에서 분리된다.
에미터전극(8)과 센스전극(9) 모두는 그들 사이에 전기적으로 접속되도록 p+반도체층(11)과 n 에미터층(5)이 접촉된다.
다음에, 레지스트 패턴(789)을 제거한 후, 제8도로 돌아가서 Al-Mo-Ni-Au막이 반도체 기체(140)의 전하면 즉, 콜렉터 전극(12)을 얻기 위한 p콜렉터층(1)의 하면 전체에 걸쳐서 형성된다.
제8도에 나타난 CS-IGBT(100)은 상술의 프로세스에 의해 얻어진다.
[8. 제8실시예]
다음에, 제8실시예에 따른 제조방법에 대해 설명한다.
이 제조방법은 제2실시예의 장치(200)의 제조에 적합하다.
CS-IGBIT(200)을 제조할 때, 먼저 제19도∼제22도에 나타난 프로세스가 행해진다.
이어서, 제23도 및 제24도에 나타난 프로세스를 행하지 않고, 제25도에 나타난 프로세스로 이동한다.
즉, p베이스층(3a)과 p베이스층(3b)가 같은 구조로 p베이스층(3)으로 형성된다.
이후, 제26도∼제31도에 나타난 프로세스는 p+반도체층(11)과 n에미터층(5)을 얻기 위해 행해진다.
이어서, 제36도에 나타난 바와 같이, 레지스트층(810)이 얻어진 구조 전체에 걸쳐서 설치된다.
다음에, 제37도에 나타난 대로, 레지스트층(810)의 포토리소그래피 프로세스(810)는 마스크패턴(812)에 해당하는 레지스트 패턴(814)을 얻기 위한 마스크패턴(812)을 규정하는 마스크(813)을 사용해서 행해진다.
이 레지스트 패턴(814)은 센스 IGBT셀에 해당하는 전영역과 주 IGBT셀에 해당하는 영역에서 게이트전극(7)의 개구를 선택적으로 덮어서 형성된다.
이후, n형 불순물이 주 IGBT셀에 해당하는 영역에 속하는 게이트 전극(7)의 불순물농도를 선택적으로 증가시키는 마스크로서 레지스트 패턴(814)을 사용해서 도입된다.
이것이 주 IGBT셀에 속하는 게이트 전극(7)의 시이트 저항을 선택적으로 낮어지게 한다.
다음에, 레지스트 패턴(814)이 제거된 후 제7실시예에서 제32도 이후의 프로세스가 제10도에 나타난 CS-IGBT(200)을 얻기 위해 행해진다.
[9. 제9실시예]
다음에, 제9실시예에 따른 제조방법에 대해 설명한다.
제조방법은 제6실시예의 장치(600)를 제조하는데 적합하다.
CS-IGBT(600)를 제조할 때, 먼저, 제19도에 나타난 프로세스가 반도체 기체(40)을 얻기 위해 행해진다.
그 후, 제38도에 나타난 바와 같이, 실리콘산화막(910)이 얻어진 반도체 기체(40)의 상주면에 형성된다.
이 실시콘산화막(910)은 제20도에 나타난 실리콘산화막(751)보다 두껍게 설정된다.
이후, 레지스트층(911)이 실리콘산화막(910)의 전상면에 설치된다.
다음에, 제39도에 나타난 바와 같이, 레지스트층(911)의 포토리소그래피 프로세스가 마스크 패턴(913)에 해당하는 레지스트 패턴(차폐막)을 얻기 위한 마스크 패턴(913)을 규정하는 마스크(914)를 사용해서 행해진다.
이 레지스트 패턴(915)은 주 IGBT셀에 해당하는 영역에서 다음의 프로세스에서 p베이스층(3)이 형성되지 않는 영역을 선택적으로 덮어서 형성된다.
이어서, 에칭이 실리콘 산화막(910)을 선택적으로 제거하는 마스크로서 레지스트 패턴(915)을 사용해서 행해진다.
그래서, 실리콘 산화막(910)이 레지스트 패턴(915)의 바로 밑에 실리콘 산화막(제1산화막)으로서 선택적으로 남겨진다.
다음에, 제40도에 나타난대로, 실리콘산화막(916)보다 얇은 실리콘산화막(제2산화막)이 반도체 기체(40)의 상주면에 형성된다.
그후, 이들 실리콘 산화막(916,917)은 실리콘산화막(715)으로 취급되며, 반도체 기체(40)는 제21도 및 제22도에 나타난 프로세스를 행하는 반도체 기체(140)로 취급된다.
이어서, 제23도와 제24도에 나타난 프로세스를 행하지 않고, 제25도에 나타난 프로세스로 이동한다.
즉, p베이스층(3a)과 p베이스층(3b)은 같은 구조로 p베이스층(3)으로 형성된다.
그후, 제26도 이후 제7실시예에서의 프로세스는 제18도에 나타난 CS-IGBT(600)를 얻기 위해 행해진다.
제38도에서 나타난 스텝에서, 실리콘산화막(910)이 선택적으로 남겨진 위치가 게이트 전극(7)의 개구가 설치되도록 된 영역(가상영역)을 미리 상정하고 이 상정된 영역에 의거 결정할 수 있게 한다.
즉, 주 IGBT셀(601)에 속한 개구주변에 개구의 개구단에서의 p베이스층(3)의 확산깊이 즉 채널길이를 고려하여 적절하게 결정하면 좋다.
[10. 변경 실시예]
(1) 상기 실시예에서 n채널형의 IGBT에 대해 설명하였으나, 같은 효과를 얻기 위해 p채널형에도 유사한 방법이 행해질 수 있다.
(2) 상기 실시예에서 IGBT에 대해 설명하였으나, 다른 전계효과 반도체장치, 예를 들면 같은 효과를 얻기 위해 MOS트랜지스터, 사이리스트 등에 대해서도 같은 방법으로 행해질 수 있다.
본 발명은 자세하게 도해, 설명되었으나 이는 설명일뿐 제한되지 않는다.
그러므로, 많은 변경과 변화가 본 발명의 기술사상을 일탈하지 않고 행해질 수 있다.

Claims (13)

  1. 제1필드 효과형 반도체 소자와, 제2필드 효과형 반도체 소자를 구비하고, 상기 제1및 제2반도체 소자의 각각은, 상기 제1반도체 소자에서 상기 제2반도체 소자로 일체 연속인 반도체 기체와, 절연막을 개재해서 상기 반도체 기체에 대향하는 게이트 전극과, 주전류가 흐르는 상기 반도체 기체에 접촉되는 주전극 쌍을 구비하고, 상기 주전류는 상기 제2반도체 소자 보다 상기 제1반도체 소자에서 크며, 상기 반도체 기체는 상기 제1반도체 소자의 상기 게이트 전극의 적어도 일부와 대향하는 제1채널 영역과, 상기 제2반도체 소자의 상기 게이트 전극의 적어도 일부와 대향하는 제2채널영역을 가지며, 불순물 농도는 상기 제1채널영역보다 상기 제2채널영역에서 높게 설정되어서, 게이트 드레쉬 홀드 전압이 상기 제1반도체 영역보다 상기 제2반도체 영역에서 크므로서, 반도체 장치가 턴온될 때 상기 제2반도체 소자의 상기 주전류의 상승이 상기 제1반도체 소자의 상기 주전류의 상승으로부터 지연되는 전계효과형 반도체 장치.
  2. 제1항에 있어서, 주전류가 소정 기준값을 초과할 때 제어수단이 상기 제2전계효과형 반도체 소자의 주전류를 검출하여 상기 제1전계효과형 반도체 소자를 차단하기 위해 설치되는 전계효과형 반도체 장치.
  3. 제1필드효과형 반도체 소자와, 제2필드 효과형 반도체 소자를 구비하고, 상기 제1및 제2반도체 소자의 각각은, 상기 제1반도체 소자에서 상기 제2반도체 소자로 일체 연속인 반도체 기체와, 절연막을 개재해서 상기 반도체 기체에 대향하는 게이트 전극과, 주전류가 흐르는 상기 반도체 기체에 접촉되는 주전극 쌍을 구비하고, 상기 주전류는 상기 제2반도체 소자 보다 상기 제1반도체 소자에서 크며, 상기 제1반도체 소자의 상기 게이트 전극의 적어도 일부와 대향하는 제1채널 영역과, 상기 제2반도체 소자의 상기 게이트 전극의 적어도 일부와 대향하는 제2채널영역을 가지는 상기 반도체 기체를 구비하고, 상기 제1반도체 소자의 상기 게이트 전극과 상기 제2반도체 소자의 게이트 소자 모두는 불순물이 도입된 반도체로 거의 형성되고, 상기 불순물의 농도는 상기 제2반도체 소자의 게이트 전극보다 상기 제1반도체 소자의 게이트 전극에서 높아서, 상기 제2반도체 소자의 게이트 저항이 상기 제1반도체 소자의 게이트 저항보다 높으며, 그 결과 상승시간이 상기 제1반도체 소자의 상기 주전류보다 상기 제2반도체 소자의 주전류에서 크므로써, 상기 반도체 장치가 턴온할 때 상기 제2반도체 소자의 상기 주전류의 상승이 상기 제1반도체 소자의 상기 주전류의 상승으로부터 지연되는 전계효과형 반도체 장치.
  4. 제3항에 있어서, 상기 제2전계효과형 반도체 소자의 게이트저항에 대한 상기 제1전계효과형 반도체장치의 게이트저항의 비율이 0.5∼0.9의 범위로 설정되는 전계효과형 반도체.
  5. 제1필드효과형 반도체 소자와, 제2필드 효과형 반도체 소자를 구비하고, 상기 제1및 제2반도체 소자의 각각은, 상기 제1반도체 소자에서 상기 제2반도체 소자로 일체 연속인 반도체 기체와, 절연막을 개재해서 상기 반도체 기체에 대향하는 게이트 전극과, 주전류가 흐르는 상기 반도체 기체에 접촉되는 주전극 쌍을 구비하고, 상기 주전류는 상기 제2반도체 소자 보다 상기 제1반도체 소자에서 크며, 상기 제1반도체 소자의 상기 게이트 전극의 적어도 일부와 대향하는 제1채널 영역과, 상기 제2반도체 소자의 상기 게이트 전극의 적어도 일부와 대향하는 제2채널영역을 가지는 상기 반도체 기체를 구비하고, 상기 제2반도체 소자의 상기 게이트 전극은 S자 형태의 우회로를 따라 배열된 부분을 가져서, 상기 제2반도체 소자의 게이트 저항이 상기 제1반도체 소자의 게이트 저항보다 높고, 그 결과 상승시간이 상기 제1반도체 소자의 상기 주전류 보다 상기 제2반도체 소자의 상기 주전류에서 보다 크므로서, 상기 반도체 장치가 턴온할 때 상기 제2반도체 소자의 상기 주전류의 상승이 상기 제1반도체 소자의 상기 주전류의 상승으로부터 지연되는 필드효과형 반도체장치.
  6. 제5항에 있어서, 상기 제2전계효과형 반도체 소자의 게이트입력용량에대한 상기 제1전계효과형 반도체 소자의 게이트 입력용량의 비율이 0.5∼0.9범위로 설정되는 전계효과형 반도체.
  7. 제1필드 효과형 반도체 소자와, 제2필드 효과형 반도체 소자를 구비하고, 상기 제1및 제2반도체 소자의 각각은, 상기 제1반도체 소자에서 상기 제2반도체 소자로 일체 연속인 반도체 기체와, 절연막을 개재해서 상기 반도체 기체에 대향하는 게이트 전극과, 주전류가 흐르는 상기 반도체 기체에 접촉되는 주전극 쌍을 구비하고, 상기 주전류는 상기 제2반도체 소자 보다 상기 제1반도체 소자에서 크며, 상기 제1반도체 소자의 상기 게이트 전극의 적어도 일부와 대향하는 제1채널 영역과, 상기 제2반도체 소자의 상기 게이트 전극의 적어도 일부와 대향하는 제2채널영역을 가지는 상기 반도체 기체를 구비하고, 상기 제2채널 영역의 채널 길이는 상기 제1채널 영역의 채널 길이 보다 크게 되도록 설정되어서, 상기 제2반도체 소자의 게이트 입력 용량이 상기 제1반도체 소자의 게이트 입력 용량보다 크며, 그결과, 상승 시간이 상기 제1반도체 소자의 상기 주전류보다 상기 제2반도체 소자의 주전류에서 보다 크므로서, 상기 반도체 장치가 턴온될 때 상기 제2반도체 소자의 상기 주전류의 상승이 상기 제1반도체 소자의 상기 주전류의 상승으로부터 지연되는 전계효과형 반도체.
  8. 제7항에 있어서, 상기 제2전계효과형 반도체 소자의 채널길이에 대한 상기 제1전계효과형 반도체 소자의 채널의 길이 비율비 0.5∼0.9의 범위로 설정되는 전계효과형 반도체.
  9. 제1필드효과형 반도체 소자와, 제2필드 효과형 반도체 소자를 구비하고, 상기 제1및 제2반도체 소자의 각각은, 상기 제1반도체 소자에서 상기 제2반도체 소자로 일체 연속인 반도체 기체와, 절연막을 개재해서 상기 반도체 기체에 대향하는 게이트 전극과, 주전류가 흐르는 상기 반도체 기체에 접촉되는 주전극 쌍을 구비하고, 상기 주전류는 상기 제2 반도체 소자 보다 상기 제1반도체 소자에서 크며, 상기 제1반도체 소자의 상기 게이트 전극의 적어도 일부와 대향하는 제1채널 영역과, 상기 제2반도체 소자의 상기 게이트 전극의 적어도 일부와 대향하는 제2채널영역을 가지는 상기 반도체 기체를 구비하고, 상기 제1반도체 소자의 상기 게이트 절연막의 적어도 일부는 상기 제2반도체 소자의 상기 게이트 절연막보다 두꺼워서, 상기 제2반도체 소자의 게이트 입력 용량이 상기 제1반도체 소자의 게이트 입력 용량보다 크며, 그 결과, 상승시간이 상기 제1반도체 소자의 주전류보다 상기 제2반도체 소자의 주전류에서 크므로서, 상기 반도체 장치가 턴온될 때 상기 제2반도체 소자의 상기 주전류의 상승이 상기 제1반도체 소자의 상기 주전류의 상승으로부터 지연되는 전계효과형 반도체장치.
  10. 제9항에 있어서, 상기 제1전계효과형 반도체 소자의 게이트 전극과 상기 반도체 기체사이에 개재된 게이트절연막의 두께에 대한 상기 제2전계효과형 반도체 소자의 게이트 전극과 상기 반도체 기체 사이에 개재된 게이트 절연막의 두께의 비율이 0.5∼0.9의 범위로 설정되는 전계효과형 반도체.
  11. (a) 제1도전형의 제1반도체층을 구비함과 동시에 상기 제1반도체층을 상주면으로 노출하는 반도체 기체를 얻는 스텝과, (b) 상기 반도체 기체의 상주면상에 산화막을 형성하는 스텝과, (c) 상기 산화막상에 도전층을 형성하는 스텝과, (d) 상기 도전층을 선택적으로 제거함에 의해 복수의 제1개구를 가지는 게이트 전극층을 형성하는 스텝과, (e) 상기 게이트전극을 마스크로 사용하는 것에 의해 상기 복수의 제1개구를 통해서 상기 반도체 기체의 상주면상에 제2도전형의 불순물을 선택적으로 도입하여, 상기 제1반도체층의 상면부분에 복수의 제2도전형의 제2반도체층을 선택적으로 형성하는 스텝과, (f) 상기 복수의 제1개구 중 적어도 하나를 제외하고 상기 제1개구 전체를 덮는 차폐막을 형성하는 스텝과, (g) 상기 게이트전극과 차폐막을 마스크로 사용함에 의해 상기 반도체 기체의 상주면에서 제2도전형의 불순물을 선택적으로 도입하여 상기 복수의 제2반도체층중 적어도 하나에 불순물 농도를 강화하는 스텝과, (h) 상기 스텝(g)후 상기 차폐막을 제거하는 스텝과, (i) 상기 제1반도체층으로 상기 스텝(e,g)에서 도입된 상기 불순물을 확산하여 상기 게이트 전극층 바로 아래로 상기 제2반도체층을 확장하는 스텝과, (j) 각 제1개구의 중앙영역을 제외한 상기 복수의 제1개구의 각각에 있는 상기 산화막을 선택적으로 제거하는 스텝과, (k) 상기 중앙영역에 남긴 상기 산화막과 상기 게이트전극을 마스크로 사용함에 의해 상기 반도체 기체의 상주면상에 제1도전형의 불순물을 선택적으로 도입하여 상기 제2반도체층의 상면부분에 제1도전형의 제3반도체층을 형성하는 스텝과, (l) 상기 중앙영역에서 남겨진 상기 산화막을 제거하는 스텝과, (m) 상기 제1개구보다 내측으로 개구함과 동시에 개구단이 상기 중앙영역보다 외측으로 위치하는 제2개구를 가지고 상기 게이트 전극층의 측면과 상면을 덮는 절연막을 형성하는 스텝과, (n) 상기 제2개구에서 노출된 상기 반도체 기체의 상주면에 전기적으로 접속되도록 제1주전극층을 형성하는 스텝과, (o) 상기 제1주전극층을 상기 스텝(f)에서 선택된 상기 제1개구 중 적어도 하나에서 상기 반도체 기체의 상주면에 접속되는 부분과 그외 부분으로 분리하는 스텝과, (p) 상기 반도체 기체 하주면에 전기적으로 접속되도록 제2주전극층을 형성하는 스텝을 구비하는 전계효과형 반도체장치 제조방법.
  12. (a) 제1도전형의 제1반도체층을 구비함과 동시에 상기 제1반도체층을 상주면으로 노출하는 반도체 기체를 얻는 스텝과, (b) 상기 반도체 기체의 상주면상에 산화막을 형성하는 스텝과, (c) 상기 산화막상에 도전층을 형성하는 스텝과, (d) 상기 도전층을 선택적으로 제거함에 의해 복수의 제1개구를 가지는 게이트 전극층을 형성하는 스텝과, (e) 상기 게이트전극을 마스크로 사용하는 것에 의해 상기 복수의 제1개구를 통해서 상기 반도체 기체의 상주면에 제2도전형의 불순물을 선택적으로 도입하여, 상기 제1반도체층의 상면부분에 복수의 제2도전형의 제2반도체층을 선택적으로 형성하는 스텝과, (f)상기 스텝(e)에서 도입된 상기 불순물을 상기 제1반도체층으로 확산하여 상기 제2반도체층을 상기 게이트 전극의 바로 아래로 확장하는 스텝과, (g) 각 제1개구의 중앙영역을 제외한 상기 복수의 제1개구의 각각에 있는 상기 산화막을 선택적으로 제거하는 스텝과, (h) 상기 중앙영역에 남긴 상기 산화막과 상기 게이트전극을 마스크로 사용함에 의해 상기 반도체 기체의 상주면에 제1도전형의 불순물을 선택적으로 도입하여 상기 제2반도체층의 상면부분에 제1도전형의 제3반도체층을 형성하는 스텝과, (i) 상기 복수개구 중 적어도 하나의 주변에 해당하는 상기 게이트 전극층의 영역과 상기 복수의 제1개구 전체를 선택적으로 덮는 차폐막을 형성하는 스텝과, (i) 상기 차폐막을 마스크로 사용하는 것에 의해 상기 게이트 전극층에 선택적으로 제1도전형의 불순물을 도입하여 상기 차폐막을 덮는 상기 영역을 제외한 상기 게이트 전극층 부분의 전기저항을 내리는 스텝과, (k) 상기 스텝(i)후에 상기 차폐막을 제거하는 스텝과, (1) 상기 중앙영역에 남겨진 상기 산화막을 제거하는 스텝과, (m) 상기 제1개구보다 내측으로 개구함과 동시에 개구단이 상기 중앙영역보다 외측으로 위치하는 제2개구를 가지고 상기 게이트 전극층의 측면과 상면을 덮는 절연막을 형성하는 스텝과, (n) 상기 제2개구에서 노출된 상기 반도체 기체의 상주면에 전기적으로 접속되도록 제1주전극층을 형성하는 스텝과, (o) 상기 제1주전극층을 상기 스텝(i)에서 선택된 상기 제1개구 중 적어도 하나에서 상기 반도체 기체의 상주면에 접속되는 부분과그외 부분으로 분리하는 스텝과, (p) 상기 반도체 기체 하주면에 전기적으로 접속되도록 제2주전극층을 형성하는 스텝을 구비하는 전계효과형 반도체장치 제조방법.
  13. (a) 제1도전형의 제1반도체층을 구비함과 동시에 상기 제1반도체층을 상주면으로 노출하는 반도체 기체를 얻는 스텝과, (b) 상기 반도체 기체의 상주면상에 산화막을 형성하는 스텝과, (c) 상기 반도체 기체의 상주면상에 서로 분리된 복수의 가상영역을 정의하는 스텝과, (d) 상기 제1산화막을 선택적으로 제거하는 것에 의해 상기 복수의 가상영역중의 적어도 하나를 제외한 다른 전체의 가상영역의 외측주변에만 상기 제1산화막을 선택적으로 남기는 스텝과, (e) 상기 반도체 기체의 상주면상에 상기 제1산화막보다 얇은 제2산화막을 형성하는 스텝과, (f) 상기 제1 및 제2산화막상에 도전층을 형성하는 스텝과, (g) 상기 도전층을 선택적으로 제거하여 상기 복수의 가상영역에 동수의 제1개구를 가지는 게이트 전극층을 형성하는 스텝과, (h) 상기 게이트전극을 마스크로 사용하는 것에 의해 상기 복수의 제1개구부를 통해서 상기 반도체 기체의 상주면에 제2도전형의 불순물을 선택적으로 도입하여, 상기 제1반도체층의 상면부분에 복수의 제2도전형의 제2반도체층을 선택적으로 형성하는 스텝과, (i)상기 스텝(h)에서 도입된 상기 불순물을 상기 제1반도체층으로 확산하여 상기 제2반도체층을 상기 게이트 전극의 바로 아래로 확장하는 스텝과, (i) 각 제1개구의 중앙영역을 제외하고는 상기 복수의 제1개구의 각각에 있는 상기 산화막을 선택적으로 제거하는 스텝과, (k) 상기 중앙영역에 남긴 상기 산화막과 상기 게이트 전극층을 마스크로 사용함에 의해 상기 반도체 기체의 상주면에 제1도전형의 불순물을 선택적으로 도입하여 상기 제2반도체층의 상면부분에 제1도전형의 제3반도체층을 형성하는 스텝과, (1) 상기 중앙영역에서 남겨진 상기 산화막을 제거하는 스텝과, (m) 상기 제1개구보다 내측으로 개구함과 동시에 개구단이 상기 중앙영역보다 외측으로 위치하는 제2개구를 가지고 상기 게이트 전극층의 측면과 상면을 덮는 절연막을 형성하는 스텝과, (n) 상기 제2개구에 노출된 상기 반도체 기체의 상주면에 전기적으로 접속되도록 제1주전극층을 형성하는 스텝과, (o) 상기 제1주전극층을 상기 스텝(d)에 선택된 상기 적어도 하나의 가상영역에 해당하는 상기 제1개구에서 상기 반도체 기체의 상주면에 접속되는 부분과 그외 부분으로 분리하는 스텝과, (p) 상기 반도체 기체의 하주면에 전기적으로 접속되도록 제2주전극층을 형성하는 스텝을 구비하는 전계효과형 반도체장치의 제조방법.
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