JPH01300569A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01300569A JPH01300569A JP63130887A JP13088788A JPH01300569A JP H01300569 A JPH01300569 A JP H01300569A JP 63130887 A JP63130887 A JP 63130887A JP 13088788 A JP13088788 A JP 13088788A JP H01300569 A JPH01300569 A JP H01300569A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor
- layer
- insulating film
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 239000012535 impurity Substances 0.000 claims abstract description 20
- 230000003071 parasitic effect Effects 0.000 abstract description 18
- 230000015556 catabolic process Effects 0.000 abstract description 13
- 238000009792 diffusion process Methods 0.000 abstract description 7
- 230000003028 elevating effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 26
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000002679 ablation Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置、特にパワーＭＯ８Ｆ ＥＴや絶
縁ゲート型バイポーラトランジスタ等の破壊耐量の向上
に関するものである。
縁ゲート型バイポーラトランジスタ等の破壊耐量の向上
に関するものである。
第７図は従来半導体装置であるパワーＭＯ８ＦＥＴＩの
構造を示す断面図である。同図において、Ｎ＋半半導体
根板２一方主面上にはＮ−層３がエピタキシャル成長に
より形成されている。このＮ−層３の表面から選択的に
不純物を二段階に分けて拡散させる二重拡散法により、
Ｐ領域４が形成されている。ざらにＰｇＡｉｉｉ！４の
表面から選択的に不純物を拡散して、Ｐ領域４内に２個
のＮ＋領戚５が一定間隔をもって形成されている。そし
て、第７図に示すように、Ｎ−層３の表面からＮ＋＋域
５の表面の一部にかけて絶縁層６が形成されている。絶
縁層６の中には例えばポリシリコンから成るゲート電極
７が形成されている。また、Ｐ領域４およびＮ＋領域５
の両方に電気的に接続されるように例えばアルミなどの
金属からなるソース電極８が形成されている。また、Ｎ
＋半導体基板２裏面には金属からなるドレイン電極９が
形成されている。
構造を示す断面図である。同図において、Ｎ＋半半導体
根板２一方主面上にはＮ−層３がエピタキシャル成長に
より形成されている。このＮ−層３の表面から選択的に
不純物を二段階に分けて拡散させる二重拡散法により、
Ｐ領域４が形成されている。ざらにＰｇＡｉｉｉ！４の
表面から選択的に不純物を拡散して、Ｐ領域４内に２個
のＮ＋領戚５が一定間隔をもって形成されている。そし
て、第７図に示すように、Ｎ−層３の表面からＮ＋＋域
５の表面の一部にかけて絶縁層６が形成されている。絶
縁層６の中には例えばポリシリコンから成るゲート電極
７が形成されている。また、Ｐ領域４およびＮ＋領域５
の両方に電気的に接続されるように例えばアルミなどの
金属からなるソース電極８が形成されている。また、Ｎ
＋半導体基板２裏面には金属からなるドレイン電極９が
形成されている。
次に、このパワーＭＯ８ＦＥＴ１の動作について説明す
る。第７図に示すパワーＭＯ３ＦＥＴ１のドレイン電極
９とソース電極８間に一定のドレイン電圧Ｖ。８を印加
した状態で、ゲート電極７とソース電極８間にそのパワ
ーＭＯ８ＦＥＴ１のしきい値電圧■ 以上のゲート電圧
■。８を印加する■ と、Ｎ−層３とＮ＋領域５とに挟まれ、かつゲート電極
７に対応するＰ領域（以下「チャネル形成領域」という
）４ａにチャネルが形成されてドレイン電極９とソース
電極８間にドレイン電流が流れる。したがって、ゲート
電圧ｖＧＳを制御することによりドレイン電流を制御す
ることができる。
る。第７図に示すパワーＭＯ３ＦＥＴ１のドレイン電極
９とソース電極８間に一定のドレイン電圧Ｖ。８を印加
した状態で、ゲート電極７とソース電極８間にそのパワ
ーＭＯ８ＦＥＴ１のしきい値電圧■ 以上のゲート電圧
■。８を印加する■ と、Ｎ−層３とＮ＋領域５とに挟まれ、かつゲート電極
７に対応するＰ領域（以下「チャネル形成領域」という
）４ａにチャネルが形成されてドレイン電極９とソース
電極８間にドレイン電流が流れる。したがって、ゲート
電圧ｖＧＳを制御することによりドレイン電流を制御す
ることができる。
なお、上記しきい値電圧ｖ■は、チャネル形成領域４ａ
とゲート電極７とで挟まれた絶縁層、いわゆるゲート絶
縁膜の厚みと、チャネル形成領域４ａの不純物濃度とに
依存するものであり、これらゲート絶縁膜の厚み、チャ
ネル形成領域４ａの不純物濃度を調整することによりし
きい値電圧■１を適当に制御することができる。
とゲート電極７とで挟まれた絶縁層、いわゆるゲート絶
縁膜の厚みと、チャネル形成領域４ａの不純物濃度とに
依存するものであり、これらゲート絶縁膜の厚み、チャ
ネル形成領域４ａの不純物濃度を調整することによりし
きい値電圧■１を適当に制御することができる。
また、第７図に示すパワーＭＯ８ＦＥＴのゲート電極７
とソース電極８間に一定のゲート電圧Ｖ０、を印加した
状態で、ドレイン電極９とソース電極８間に印加するド
レイン電圧Ｖ。８をＯｖから徐々にａ電圧に変化させる
と、ドレイン電圧Ｖ。、の上昇に伴ってドレイン電流も
上界する。しかしながら、ドレイン電圧■。８が一定の
値以上になると、ドレイン電流はドレイン電圧Ｖ。８に
よらず一定の値、すなわち降伏電流Ｊ。となる。
とソース電極８間に一定のゲート電圧Ｖ０、を印加した
状態で、ドレイン電極９とソース電極８間に印加するド
レイン電圧Ｖ。８をＯｖから徐々にａ電圧に変化させる
と、ドレイン電圧Ｖ。、の上昇に伴ってドレイン電流も
上界する。しかしながら、ドレイン電圧■。８が一定の
値以上になると、ドレイン電流はドレイン電圧Ｖ。８に
よらず一定の値、すなわち降伏電流Ｊ。となる。
従来の半導体装置であるパワーＭＯ８ＦＥＴＩは以上の
ように構成されており、第８図はそのパワーＭＯ８ＦＥ
Ｔ１の等価回路である。第８図に示すように、このパワ
ーＭＯ３ＦＥＴ１には寄生バイポーラトランジスタ１０
が形成されており、この寄生バイポーラトランジスタ１
０は、Ｎ 領域５をエミッタ領域とし、Ｐ領域４をベー
ス領域とし、またＮ−層３をコレクタ領域とするｎｐｎ
トランジスタである。そして、降伏電流Ｊ。はＰ領域４
の拡散抵抗、換言すれば寄生バイポーラトランジスタ１
０のベース抵抗Ｒを介してドレイン電極９からソース電
極８に流れ込む。
ように構成されており、第８図はそのパワーＭＯ８ＦＥ
Ｔ１の等価回路である。第８図に示すように、このパワ
ーＭＯ３ＦＥＴ１には寄生バイポーラトランジスタ１０
が形成されており、この寄生バイポーラトランジスタ１
０は、Ｎ 領域５をエミッタ領域とし、Ｐ領域４をベー
ス領域とし、またＮ−層３をコレクタ領域とするｎｐｎ
トランジスタである。そして、降伏電流Ｊ。はＰ領域４
の拡散抵抗、換言すれば寄生バイポーラトランジスタ１
０のベース抵抗Ｒを介してドレイン電極９からソース電
極８に流れ込む。
第９図は上記のようすを模式的に示す図である。
上記のように、降伏電流Ｊ。がベース抵抗Ｒに流れ込み
、降伏電流Ｊ。とベース抵抗Ｒとの関係が、ＪｃＸＲ＞
０．６ ・・・（１）を満すものとな
ると、抵抗Ｒでの電圧降下が寄生バイポーラトランジス
タ１０を導通するのに必要なしきい値を越える。言い換
えれば寄生バイポーラトランジスタ１０のベース・エミ
ッタ間がその拡散電位以上に順バイアスされるので、寄
生バイポーラトランジスタ１０が導通状態となる。その
結果、パワーＭ’０８ＦＥＴ１に貫通電流が流れ、パワ
ーＭＯ８ＦＥＴ１が短時間のうちに破壊されてしまう。
、降伏電流Ｊ。とベース抵抗Ｒとの関係が、ＪｃＸＲ＞
０．６ ・・・（１）を満すものとな
ると、抵抗Ｒでの電圧降下が寄生バイポーラトランジス
タ１０を導通するのに必要なしきい値を越える。言い換
えれば寄生バイポーラトランジスタ１０のベース・エミ
ッタ間がその拡散電位以上に順バイアスされるので、寄
生バイポーラトランジスタ１０が導通状態となる。その
結果、パワーＭ’０８ＦＥＴ１に貫通電流が流れ、パワ
ーＭＯ８ＦＥＴ１が短時間のうちに破壊されてしまう。
特に近年大容量のパワーＭＯ８ＦＥＴが要望されている
が、第７図に示すような構成のものでは抵抗Ｒを小さく
することができず、比較的低い電流Ｊ。が流れた場合に
も（１）式を満足することとなり、パワーＭＯ８ＦＥＴ
が破壊するという問題があった。すなわち、従来のもの
は破壊耐量が小さいという問題があった。
が、第７図に示すような構成のものでは抵抗Ｒを小さく
することができず、比較的低い電流Ｊ。が流れた場合に
も（１）式を満足することとなり、パワーＭＯ８ＦＥＴ
が破壊するという問題があった。すなわち、従来のもの
は破壊耐量が小さいという問題があった。
この発明は上記のような問題点を一解消するためになさ
れたもので、従来の半導体装置よりもより大きな破壊耐
量を有する半導体装置を提供することを目的とする。
れたもので、従来の半導体装置よりもより大きな破壊耐
量を有する半導体装置を提供することを目的とする。
この発明は、第１導電型の半導体層と、前記半導体層の
一方の主表面より第２導電型の不純物を導入することに
より前記半導体層の上層部に形成された第２導電型のウ
ェル領域と、前記ウェル領域の上層部に部分的に形成さ
れた第１導電型の半導体領域と、前記半導体領域と前記
半導体層とで挟まれた前記ウェル領域の表面上に形成さ
れた絶縁膜と、前記半導体層の他方の主表面上に形成さ
れた第１電極と、前記絶縁膜の主表面上に形成された第
２電極と、少なくとも航記半導体領域の主表面に接する
ように形成された第３電極とを有する半導体装置であっ
て、前記ウェル領域内のうち前記半導体領域直下に位置
する第１領域の不純物濃度を前記絶縁膜直下に位置する
第２領域の不純物濃度よりも高く設定している。
一方の主表面より第２導電型の不純物を導入することに
より前記半導体層の上層部に形成された第２導電型のウ
ェル領域と、前記ウェル領域の上層部に部分的に形成さ
れた第１導電型の半導体領域と、前記半導体領域と前記
半導体層とで挟まれた前記ウェル領域の表面上に形成さ
れた絶縁膜と、前記半導体層の他方の主表面上に形成さ
れた第１電極と、前記絶縁膜の主表面上に形成された第
２電極と、少なくとも航記半導体領域の主表面に接する
ように形成された第３電極とを有する半導体装置であっ
て、前記ウェル領域内のうち前記半導体領域直下に位置
する第１領域の不純物濃度を前記絶縁膜直下に位置する
第２領域の不純物濃度よりも高く設定している。
この発明における半導体装置は、ウェル領域内のうち半
導体領域直下のＭ１領域の不純物濃度を絶ｊ１膜直下の
第２領域の不純物濃度より高めることにより、前記第１
領域の拡散抵抗が低減され、言い換えれば寄生トランジ
スタのベース抵抗が低減され、前記寄生トランジスタが
低電流で導通状態になることを防止し、破壊耐量を向上
させる。
導体領域直下のＭ１領域の不純物濃度を絶ｊ１膜直下の
第２領域の不純物濃度より高めることにより、前記第１
領域の拡散抵抗が低減され、言い換えれば寄生トランジ
スタのベース抵抗が低減され、前記寄生トランジスタが
低電流で導通状態になることを防止し、破壊耐量を向上
させる。
第１図はこの発明にかかる一実塵例であるパワーＭＯ８
ＦＥＴ１の構造を示す断面図である。同図に示す実施例
が第７図に示す従来のものと異なる点は、本実施例にお
いて寄生トランジスタのベースとなる領域にＰ型不純物
の濃度が比較的高い埋め込みＰ＋領域１１が設ｉテられ
ている点であり、本実施例におけるその他の構成は従来
のものと同じである。すなわち、Ｎ−ＪＩ３の表面から
一定深さの領域に埋め込みＰ＋領域１１が形成されてお
り、この埋め込みＰ 領域１１上にＰ領ｔ１２３が形成
されている。そして、従来と同様に、Ｐ領域２３内に２
個のＮ 領域５が一定間隔をもって形成されている。
ＦＥＴ１の構造を示す断面図である。同図に示す実施例
が第７図に示す従来のものと異なる点は、本実施例にお
いて寄生トランジスタのベースとなる領域にＰ型不純物
の濃度が比較的高い埋め込みＰ＋領域１１が設ｉテられ
ている点であり、本実施例におけるその他の構成は従来
のものと同じである。すなわち、Ｎ−ＪＩ３の表面から
一定深さの領域に埋め込みＰ＋領域１１が形成されてお
り、この埋め込みＰ 領域１１上にＰ領ｔ１２３が形成
されている。そして、従来と同様に、Ｐ領域２３内に２
個のＮ 領域５が一定間隔をもって形成されている。
第２図ないし第５図はこの発明にかかる半導体装置の製
造方法の一例を示す図である。以下、第２図ないし第５
図を参照しつつ製造行程を説明する。
造方法の一例を示す図である。以下、第２図ないし第５
図を参照しつつ製造行程を説明する。
まず、Ｎ＋半導体基板２の一方主面上にＮ−１１３をエ
ピタキシャル成長により形成する。そして、所定領域に
開口部２１ａを有する酸化膜２１をＮ−層３上に形成し
た後、酸化膜２１をマスクとしてイオン注入法によりＮ
−層３から一定深さの領域に埋め込みＰ＋領域１１を形
成する（第２図）。
ピタキシャル成長により形成する。そして、所定領域に
開口部２１ａを有する酸化膜２１をＮ−層３上に形成し
た後、酸化膜２１をマスクとしてイオン注入法によりＮ
−層３から一定深さの領域に埋め込みＰ＋領域１１を形
成する（第２図）。
次に、酸化膜２１を除去した後、所定領域に開口部２２
ａを有する酸化膜２２をＮ”層３上に形成する。そして
、酸化膜２２をマスクとしてイオン注入法あるいは拡散
法等によりＮ−１１３の上層部にＰ領域２３を形成する
（第３図）。
ａを有する酸化膜２２をＮ”層３上に形成する。そして
、酸化膜２２をマスクとしてイオン注入法あるいは拡散
法等によりＮ−１１３の上層部にＰ領域２３を形成する
（第３図）。
その後、従来と同様の工程によりパワーＭＯ８ＦＥＴＩ
を形成する。例えば、第４図に示すように、Ｐ領ｔ４２
３の表面領域の一部からＮ−Ｎ１３の表面にかけてゲー
ト絶縁ｊ！Ｊ６ａを従来より周知の写真製版法により形
成し、さらにそのゲート絶縁膜６ａ上にゲート電極７を
形成する。次に、Ｐ領域２３の表面領域の所定領域上に
酸化膜２４を形成した後、酸化膜２４およびゲート電極
７をマスクとしてイオン注入法あるいは拡散法等により
Ｐ領域２３の上層部に２個のＮ＋領域５を一定間隔をも
って形成する（第５図）。
を形成する。例えば、第４図に示すように、Ｐ領ｔ４２
３の表面領域の一部からＮ−Ｎ１３の表面にかけてゲー
ト絶縁ｊ！Ｊ６ａを従来より周知の写真製版法により形
成し、さらにそのゲート絶縁膜６ａ上にゲート電極７を
形成する。次に、Ｐ領域２３の表面領域の所定領域上に
酸化膜２４を形成した後、酸化膜２４およびゲート電極
７をマスクとしてイオン注入法あるいは拡散法等により
Ｐ領域２３の上層部に２個のＮ＋領域５を一定間隔をも
って形成する（第５図）。
そして、酸化膜２４を除去した後、Ｎ 領域５の表面領
域の一部からゲート電極７上に層間絶縁膜を形成し、こ
の層間絶縁膜とゲート絶縁膜６ａにより第１図に示すよ
うに絶縁層６を形成する。
域の一部からゲート電極７上に層間絶縁膜を形成し、こ
の層間絶縁膜とゲート絶縁膜６ａにより第１図に示すよ
うに絶縁層６を形成する。
その優、第１図に示すように、絶縁層６．Ｎ＋領域５の
表面領域の他部およびＮ＋領域５で挟まれるＰ領域２３
上にソース電極８を形成する一方、Ｎ＋半導体基板２裏
面にドレイン電極９を形成する。
表面領域の他部およびＮ＋領域５で挟まれるＰ領域２３
上にソース電極８を形成する一方、Ｎ＋半導体基板２裏
面にドレイン電極９を形成する。
上記のようにパワーＭＯ８ＦＥＴＩを構成することによ
り、寄生バイポーラトランジスタは、Ｎ１領域５をエミ
ッタ領域とし、埋め込みＰ＋領域１１をベース領域とし
、またＮ−層３をコレクタ領域とするｎｐｎ）−ランリ
スタとなり、奇生バイポーラトランジスタのベース抵抗
Ｒは従来のそれよりも低いものとなる。したがって、（
１）式かられかるように、ベース抵抗Ｒの値が低くなっ
た分だけ降伏電流Ｊ。を従来よりも高く設定することが
でき、パワーＭＯ８ＦＥＴＩの破壊耐量が向上される。
り、寄生バイポーラトランジスタは、Ｎ１領域５をエミ
ッタ領域とし、埋め込みＰ＋領域１１をベース領域とし
、またＮ−層３をコレクタ領域とするｎｐｎ）−ランリ
スタとなり、奇生バイポーラトランジスタのベース抵抗
Ｒは従来のそれよりも低いものとなる。したがって、（
１）式かられかるように、ベース抵抗Ｒの値が低くなっ
た分だけ降伏電流Ｊ。を従来よりも高く設定することが
でき、パワーＭＯ８ＦＥＴＩの破壊耐量が向上される。
なお、上記実施例では寄生バイポーラトランジスタのベ
ース抵抗Ｒの値を低下させるために、Ｐ型不純物の濃度
が比較的高い埋め込みＰ＋領域１１を設けたが、第６図
（ｂ）に示すように、寄生バイポーラトランジスタのベ
ース領域６１ｂに対応する領域のＰ型不純物の濃度が比
較的高く、チャネル形成領ｈｉ６１ａに対応する領域の
Ｐ型不純物の濃度が比較的低くなるように設定してもよ
い。
ース抵抗Ｒの値を低下させるために、Ｐ型不純物の濃度
が比較的高い埋め込みＰ＋領域１１を設けたが、第６図
（ｂ）に示すように、寄生バイポーラトランジスタのベ
ース領域６１ｂに対応する領域のＰ型不純物の濃度が比
較的高く、チャネル形成領ｈｉ６１ａに対応する領域の
Ｐ型不純物の濃度が比較的低くなるように設定してもよ
い。
要は、寄生バイポーラトランジスタのベース領域６１ｂ
の不純物濃度をチャネル形成領域６１ａのそれよりも高
く設定すればよい。
の不純物濃度をチャネル形成領域６１ａのそれよりも高
く設定すればよい。
また、上記実施例ではＮチャネルパワーＭＯ８ＦＥＴＩ
の場合について説明したが、この発明はＰチャネルパワ
ーＭＯ８ＦＥＴにも適用することができる。すなわち、
ＰチャネルパワーＭＯ３ＦＥＴの場合にも上記と同様の
問題が生じ、この問題に対して上記と同様に、寄生バイ
ポーラトランジスタのベースに対応する領域にＮ型不純
物の濃度が比較的高い埋め込みＮ＋領領域設けることに
よりそのＰチャネルパワーＭＯ８ＦＥＴの破壊耐量を向
上させることができる。
の場合について説明したが、この発明はＰチャネルパワ
ーＭＯ８ＦＥＴにも適用することができる。すなわち、
ＰチャネルパワーＭＯ３ＦＥＴの場合にも上記と同様の
問題が生じ、この問題に対して上記と同様に、寄生バイ
ポーラトランジスタのベースに対応する領域にＮ型不純
物の濃度が比較的高い埋め込みＮ＋領領域設けることに
よりそのＰチャネルパワーＭＯ８ＦＥＴの破壊耐量を向
上させることができる。
また、上記実施例ではパワーＭＯ８ＦＥＴについて説明
したが、絶縁ゲート型バイポーラトランジスタに本発明
を適用することも可能であり、上記と同様に、絶縁ゲー
ト型バイポーラトランジスタの破壊耐量を向上させるこ
とができる。
したが、絶縁ゲート型バイポーラトランジスタに本発明
を適用することも可能であり、上記と同様に、絶縁ゲー
ト型バイポーラトランジスタの破壊耐量を向上させるこ
とができる。
（発明の効果）
以上のように、この発明によれば、ウェル領域内のうち
半導体領域直下の第１領域の不純物濃度が絶縁膜直下の
第２領域の不純物濃度より高くなるように構成したので
、前記第１領域の拡散抵抗が低減され、言い換えれば寄
生トランジスタのベース抵抗が低減され、前記寄生トラ
ンジスタが低電流で導通状態になることを防止でき、破
壊′Ｍ量が向上される効果がある。
半導体領域直下の第１領域の不純物濃度が絶縁膜直下の
第２領域の不純物濃度より高くなるように構成したので
、前記第１領域の拡散抵抗が低減され、言い換えれば寄
生トランジスタのベース抵抗が低減され、前記寄生トラ
ンジスタが低電流で導通状態になることを防止でき、破
壊′Ｍ量が向上される効果がある。
第１図はこの発明にかかる一実施例であるパワーＭＯ３
ＦＥＴを示す断面図、第２図ないし第５図はこの発明に
かかる半導体装置の製造方法の一例を示す図、第６図（
ａ）はパワーＭＯ８ＦＥＴの要部を示す断面図、第６図
（ｂ）は第６図（ａ）の八−Ａ線に沿ったＰ型不純物分
布を模式的に示した図、第７図は従来半導体装置である
パワーＭＯ８ＦＥＴの断面図、第８図は第７図の等価回
路図、第９図は第７図に示すパワーＭＯ８ＦＥＴのキャ
リア（電子）の動きを示す模式図である。 図において、３はＮ−層、５はＮ＋領領域６は絶縁層、
７はゲート電極、８はソース電極、９はコレクタ電極、
１１は埋め込みＰ＋領域、２３゜６１はＰ領域、６１ａ
はチャネル形成領域、６１ｂはベース領域である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図 ３−−−− Ｎ−１ｆｔ ５−一−−Ｎ＋鍾媒６−
−−−緒緑層 ７−−−− 〃’−）を極８−−
−−ソース電ネ※ ９−一一−コレ７グ儂場１１−
−−−理め久みＰ檀訃呪２３−−−−Ｐ１牒。 第２図 第４図 第５図 第６図 （ａ） ６１−−−−ｐ ＠ｆｆｋ ６１ａ−−
−−チｖ４ルＲＡ＋ｉｊ＆５１ｂ−−−ｓ−ス価魂 １ｓ７ｒＩＡ上 第９園
ＦＥＴを示す断面図、第２図ないし第５図はこの発明に
かかる半導体装置の製造方法の一例を示す図、第６図（
ａ）はパワーＭＯ８ＦＥＴの要部を示す断面図、第６図
（ｂ）は第６図（ａ）の八−Ａ線に沿ったＰ型不純物分
布を模式的に示した図、第７図は従来半導体装置である
パワーＭＯ８ＦＥＴの断面図、第８図は第７図の等価回
路図、第９図は第７図に示すパワーＭＯ８ＦＥＴのキャ
リア（電子）の動きを示す模式図である。 図において、３はＮ−層、５はＮ＋領領域６は絶縁層、
７はゲート電極、８はソース電極、９はコレクタ電極、
１１は埋め込みＰ＋領域、２３゜６１はＰ領域、６１ａ
はチャネル形成領域、６１ｂはベース領域である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図 ３−−−− Ｎ−１ｆｔ ５−一−−Ｎ＋鍾媒６−
−−−緒緑層 ７−−−− 〃’−）を極８−−
−−ソース電ネ※ ９−一一−コレ７グ儂場１１−
−−−理め久みＰ檀訃呪２３−−−−Ｐ１牒。 第２図 第４図 第５図 第６図 （ａ） ６１−−−−ｐ ＠ｆｆｋ ６１ａ−−
−−チｖ４ルＲＡ＋ｉｊ＆５１ｂ−−−ｓ−ス価魂 １ｓ７ｒＩＡ上 第９園
Claims (1)
- （１）第１導電型の半導体層と、 前記半導体層の一方の主表面より第２導電型の不純物を
導入することにより前記半導体層の上層部に形成された
第２導電型のウェル領域と、前記ウェル領域の上層部に
部分的に形成された第１導電型の半導体領域と、 前記半導体領域と前記半導体層とで挟まれた前記ウェル
領域の表面上に形成された絶縁膜と、前記半導体層の他
方の主表面上に形成された第１電極と、 前記絶縁膜の主表面上に形成された第２電極と、少なく
とも前記半導体領域の主表面に接するように形成された
第３電極とを有する半導体装置であって、 前記ウェル領域内のうち、前記半導体領域直下に位置す
る第１領域の不純物濃度が前記絶縁膜直下に位置する第
２領域の不純物濃度よりも高いことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63130887A JPH01300569A (ja) | 1988-05-27 | 1988-05-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63130887A JPH01300569A (ja) | 1988-05-27 | 1988-05-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01300569A true JPH01300569A (ja) | 1989-12-05 |
Family
ID=15045024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63130887A Pending JPH01300569A (ja) | 1988-05-27 | 1988-05-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01300569A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321281A (en) * | 1992-03-18 | 1994-06-14 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device and method of fabricating same |
| EP0706223A1 (de) * | 1994-10-04 | 1996-04-10 | Siemens Aktiengesellschaft | Durch Feldeffekt steuerbares Halbleiterbauelement |
| JP2001135817A (ja) * | 1999-11-09 | 2001-05-18 | Toyota Motor Corp | 絶縁ゲート型半導体装置およびその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210678A (ja) * | 1982-05-20 | 1983-12-07 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | パワ−ｍｏｓｆｅｔ構成体及びその製造方法 |
| JPS60202967A (ja) * | 1984-02-22 | 1985-10-14 | ゼネラル・エレクトリック・カンパニイ | 縦型ｍｏｓｆｅｔ装置の製造方法 |
| JPS628571A (ja) * | 1985-07-04 | 1987-01-16 | Nec Corp | 半導体装置 |
| JPS62200766A (ja) * | 1986-02-28 | 1987-09-04 | Oki Electric Ind Co Ltd | 高耐圧ｄｓａｍｏｓｆｅｔ素子の製造方法 |
-
1988
- 1988-05-27 JP JP63130887A patent/JPH01300569A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210678A (ja) * | 1982-05-20 | 1983-12-07 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | パワ−ｍｏｓｆｅｔ構成体及びその製造方法 |
| JPS60202967A (ja) * | 1984-02-22 | 1985-10-14 | ゼネラル・エレクトリック・カンパニイ | 縦型ｍｏｓｆｅｔ装置の製造方法 |
| JPS628571A (ja) * | 1985-07-04 | 1987-01-16 | Nec Corp | 半導体装置 |
| JPS62200766A (ja) * | 1986-02-28 | 1987-09-04 | Oki Electric Ind Co Ltd | 高耐圧ｄｓａｍｏｓｆｅｔ素子の製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321281A (en) * | 1992-03-18 | 1994-06-14 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device and method of fabricating same |
| EP0706223A1 (de) * | 1994-10-04 | 1996-04-10 | Siemens Aktiengesellschaft | Durch Feldeffekt steuerbares Halbleiterbauelement |
| JP2001135817A (ja) * | 1999-11-09 | 2001-05-18 | Toyota Motor Corp | 絶縁ゲート型半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI383497B (zh) | 具有雙閘極之絕緣閘雙極性電晶體 | |
| JP3081739B2 (ja) | 絶縁ゲート型半導体装置及びその製造方法 | |
| JPS61156882A (ja) | 二重拡散形絶縁ゲ−ト電界効果トランジスタ及びその製造方法 | |
| JPH02275675A (ja) | Ｍｏｓ型半導体装置 | |
| US5032880A (en) | Semiconductor device having an interposing layer between an electrode and a connection electrode | |
| US10797131B2 (en) | Enhancements to cell layout and fabrication techniques for MOS-gated devices | |
| US5817546A (en) | Process of making a MOS-technology power device | |
| US5874338A (en) | MOS-technology power device and process of making same | |
| US5179034A (en) | Method for fabricating insulated gate semiconductor device | |
| US6563193B1 (en) | Semiconductor device | |
| JPH1167786A (ja) | 半導体装置及びその製造方法 | |
| JPH0786580A (ja) | 高耐圧半導体装置 | |
| JP3249891B2 (ja) | 半導体装置およびその使用方法 | |
| JPH01300569A (ja) | 半導体装置 | |
| JPH0555594A (ja) | 縦型電界効果トランジスタ | |
| JPH0693511B2 (ja) | 絶縁ゲ−ト半導体装置 | |
| US6780722B2 (en) | Field effect transistor on insulating layer and manufacturing method | |
| JP2561963B2 (ja) | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 | |
| JPS6241428B2 (ja) | ||
| JP3369862B2 (ja) | 半導体装置の製造方法 | |
| JP2526960B2 (ja) | 導電変調型ｍｏｓｆｅｔ | |
| KR20020010041A (ko) | 트렌치구조의 폴리실리콘 영역을 구비하는 고전압소자 및그 제조방법 | |
| US6727527B1 (en) | Reverse blocking IGBT | |
| JPS6241427B2 (ja) | ||
| KR100286045B1 (ko) | 버퍼층을 포함하는 반도체 장치 및 그 제조 방법 |