JPS62200766A - 高耐圧ｄｓａｍｏｓｆｅｔ素子の製造方法 - Google Patents
高耐圧ｄｓａｍｏｓｆｅｔ素子の製造方法Info
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高耐圧ＤＳＡＭＯＳＦＥＴ素子の製造方法に関
するものである。
するものである。
（従来の技術）
第２図は従来の高耐圧ＯＳＡＭＯ５ＦＥＴ素子の製造工
程断面図である。
程断面図である。
ここでＤＳＡ （Ｄｉｆｆｕｓｉｏｎ ５ｅｌｆ Ａｌ
ｉｇｎｅｄ ） ＭＯ５Ｆ［ｉＴとは、例えば、ゲート
絶縁膜及び多結晶シリコンをマスクとしてＰ型チャネル
層とソース層をセルファライン（自己整合）で拡散する
ことにより得られるＭＯＳＦＥＴである。
ｉｇｎｅｄ ） ＭＯ５Ｆ［ｉＴとは、例えば、ゲート
絶縁膜及び多結晶シリコンをマスクとしてＰ型チャネル
層とソース層をセルファライン（自己整合）で拡散する
ことにより得られるＭＯＳＦＥＴである。
以下、従来の高耐圧ＤＳＡＭＯ３Ｆｌ！Ｔ素子の製造方
法を第２図に基づいて説明する。
法を第２図に基づいて説明する。
（１）まず、第２図（ａ）に示されるように、比抵抗０
．１〜０．０■Ω・ｃｍのＮ型シリコン基板１に比抵抗
５〜１０Ω・Ｃ１ｆｉのＮ型エビタキノヤル層２を２０
〜３０μｍ形成する。次に、酸化を行い、１０００〜１
５００人の酸化膜３を形成する。この酸化膜がゲート酸
化膜となる。
．１〜０．０■Ω・ｃｍのＮ型シリコン基板１に比抵抗
５〜１０Ω・Ｃ１ｆｉのＮ型エビタキノヤル層２を２０
〜３０μｍ形成する。次に、酸化を行い、１０００〜１
５００人の酸化膜３を形成する。この酸化膜がゲート酸
化膜となる。
（２）次に、第２図（ｂ）に示されるように、ＣｖＤに
より多結晶（ポリ）シリコン４を４０００〜５０００人
形成し、ホトリソグラフィ一工程により、ソース及びチ
ャネル形成部分の多結晶シリコン及びゲート酸化膜をエ
ツチング除去し、ソース及びチャネル形成パターン５を
形成する。
より多結晶（ポリ）シリコン４を４０００〜５０００人
形成し、ホトリソグラフィ一工程により、ソース及びチ
ャネル形成部分の多結晶シリコン及びゲート酸化膜をエ
ツチング除去し、ソース及びチャネル形成パターン５を
形成する。
（３）次に、第２図（ｃ）に示されるように、イオン打
ち込みにより、ボロンをドーズ世１〜ｓｘｉｏ１３ｃｍ
−”打ち込み、１２００℃で１〜２時間の熱処理を行う
ことでｘ＝ （接合深さ）は３〜４μｍ、シート抵抗
ｌ〜２にΩ／口のＰ型チャネル層６を形成する。
ち込みにより、ボロンをドーズ世１〜ｓｘｉｏ１３ｃｍ
−”打ち込み、１２００℃で１〜２時間の熱処理を行う
ことでｘ＝ （接合深さ）は３〜４μｍ、シート抵抗
ｌ〜２にΩ／口のＰ型チャネル層６を形成する。
（４）次に、第２図（ｄ）に示されるように、ホトレジ
ストをマスクとして、砒素をドーズｆｆ１ｌｘｌＯ＋ｈ
ｃｍ −”イオン打ち込み、ホトレジストを除去した後
、１０００°Ｃで６０分程度アニールを行い、Ｘｊは０
．４〜０．８μｍ、シート抵抗１５〜３０Ω／口のＮ゛
ソース拡散層７を形成する。
ストをマスクとして、砒素をドーズｆｆ１ｌｘｌＯ＋ｈ
ｃｍ −”イオン打ち込み、ホトレジストを除去した後
、１０００°Ｃで６０分程度アニールを行い、Ｘｊは０
．４〜０．８μｍ、シート抵抗１５〜３０Ω／口のＮ゛
ソース拡散層７を形成する。
（５）次に、第２図（ｅ）に示されるように、ホトレジ
ストをマスクとしてボロンをドーズＩｌｘｌＯ１ｓｃｍ
−２イオン打ち込み、ホトレジストを除去した後、１
０００℃で６０分程度アニールを行い、Ｘ、は０．６〜
１、ａｍ、シート１氏抗１５０〜３３０ Ω／口のＰ′
層８を形成する。このＰ゛層は通常ソース拡散層７に１
７２〜１／３オーバラツプさせる。
ストをマスクとしてボロンをドーズＩｌｘｌＯ１ｓｃｍ
−２イオン打ち込み、ホトレジストを除去した後、１
０００℃で６０分程度アニールを行い、Ｘ、は０．６〜
１、ａｍ、シート１氏抗１５０〜３３０ Ω／口のＰ′
層８を形成する。このＰ゛層は通常ソース拡散層７に１
７２〜１／３オーバラツプさせる。
（発明が解決しようとする問題点）
上記したＤＳＡＭＯＳＦＥＴ素子において問題となるの
は、寄生ＮＰＮ ）ランジスタの動作である。Ｎ°ソ
ース層７をエミッタ、Ｐ型チャネル層６をベース、Ｎ型
エピタキシャル層２をコレクタとしたＮＰＮ ）ラン
ジスク（寄生バイポーラトランジスタ）の直流周波数増
幅率ｈＦＥが大きいと、２次ブレークダウンが発生し耐
圧が劣化する。
は、寄生ＮＰＮ ）ランジスタの動作である。Ｎ°ソ
ース層７をエミッタ、Ｐ型チャネル層６をベース、Ｎ型
エピタキシャル層２をコレクタとしたＮＰＮ ）ラン
ジスク（寄生バイポーラトランジスタ）の直流周波数増
幅率ｈＦＥが大きいと、２次ブレークダウンが発生し耐
圧が劣化する。
そこで、このｈ ＦＥを低くして耐圧劣化を防止する手
段としては （１）ベース領域を深くする。
段としては （１）ベース領域を深くする。
（２）エミッタ領域と接するベース領域近傍のベース濃
度を上げる。
度を上げる。
（３〉 エミッタ領域の濃度を下げる。
などが挙げられるが、本発明においては上記（１）の手
段を採用したものである。
段を採用したものである。
即ち、上記した製造方法により形成されたＤＳＡ？ｌ０
ＳＦＥＴの場合、Ｐ゛層８Ｎ゛ソー３層７オーバラップ
させた部分ｌのｈ ｒｔは、約ＩＯと十分低いが、オー
バラップさせていない部分のｈ ＦＥは１００〜１５０
と高くなっている。従って、ナヤネル領域の深さを深く
して、オーバラップさせる部分を広げることでｈ ＦＥ
が高い部分の面積を減少させることにより２次ブレーク
ダウンによる耐圧劣化を少なくすることができる。
ＳＦＥＴの場合、Ｐ゛層８Ｎ゛ソー３層７オーバラップ
させた部分ｌのｈ ｒｔは、約ＩＯと十分低いが、オー
バラップさせていない部分のｈ ＦＥは１００〜１５０
と高くなっている。従って、ナヤネル領域の深さを深く
して、オーバラップさせる部分を広げることでｈ ＦＥ
が高い部分の面積を減少させることにより２次ブレーク
ダウンによる耐圧劣化を少なくすることができる。
しかしながら、Ｎ′ソース層７全てにオーハラツブさせ
ると、闇値Ｖｔの変動などの素子特性が変動し問題があ
る。そのため、一部はオーバラップしない部分を設ける
必要があり、ＩＩ ＦＥの高い部分を全くなくすことは
不可能であった。
ると、闇値Ｖｔの変動などの素子特性が変動し問題があ
る。そのため、一部はオーバラップしない部分を設ける
必要があり、ＩＩ ＦＥの高い部分を全くなくすことは
不可能であった。
本発明は、上記した０５１ＭＯ５ＦＥＴにおいて、寄生
ＮＰＮ ｌ・ランジスタのｈＦＥの高い部分をなくし
、２次ブレークダウンが発生しにくい、耐圧劣化の発生
しない高耐圧型ＤＳＡ間５ＰＥＴ素子の製造方法を提供
することを目的としている。
ＮＰＮ ｌ・ランジスタのｈＦＥの高い部分をなくし
、２次ブレークダウンが発生しにくい、耐圧劣化の発生
しない高耐圧型ＤＳＡ間５ＰＥＴ素子の製造方法を提供
することを目的としている。
（問題点を解決するための手段）
本発明は、上記問題点を解決するために、ＤＳＡ？ｌ０
ＳＦＥＴ素子の製造方法において、Ｐ型チャネル層と同
一導電型の拡散層を予めＮ型第１エピタキシャル層とＮ
型第２エピタキシャル層の間に形成し、Ｐ型チャネル層
の形成と同時に前記拡散層の上方拡散により、この拡散
層と前記Ｐ型チャネル層とを当接させて実効ベース層を
深くするようにしたものである。
ＳＦＥＴ素子の製造方法において、Ｐ型チャネル層と同
一導電型の拡散層を予めＮ型第１エピタキシャル層とＮ
型第２エピタキシャル層の間に形成し、Ｐ型チャネル層
の形成と同時に前記拡散層の上方拡散により、この拡散
層と前記Ｐ型チャネル層とを当接させて実効ベース層を
深くするようにしたものである。
（作用）
本発明によれば、高耐圧ＯＳＡＭＯＳＦＥＴ素子の製造
方法において、Ｎ型エビクキシャル層形成工程を第１エ
ピタキシャル形成と第２エピタキシヤル形成の２工程に
分け、第１ ′１１７カへ−シャル層と第２エピタキシ
ャル層の間に予め拡散層を形成しておき、第２のエピタ
キシャル層上にＰ型チャネル層を形成すると共に前記拡
散層の上方拡散により、この拡散層と１１１記Ｐ型チャ
ネル層とを当接させて実効ベース層を深くする。従って
、寄生ＮＰＮ ）ランジスタのｈｒｔは従来のものに比
して戚少し、ごの寄生ＮＰＮ ）ランジスタの動作によ
る２次ブレークダウン及び耐圧の劣化を防くことができ
る。
方法において、Ｎ型エビクキシャル層形成工程を第１エ
ピタキシャル形成と第２エピタキシヤル形成の２工程に
分け、第１ ′１１７カへ−シャル層と第２エピタキシ
ャル層の間に予め拡散層を形成しておき、第２のエピタ
キシャル層上にＰ型チャネル層を形成すると共に前記拡
散層の上方拡散により、この拡散層と１１１記Ｐ型チャ
ネル層とを当接させて実効ベース層を深くする。従って
、寄生ＮＰＮ ）ランジスタのｈｒｔは従来のものに比
して戚少し、ごの寄生ＮＰＮ ）ランジスタの動作によ
る２次ブレークダウン及び耐圧の劣化を防くことができ
る。
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１図は本発明の一実施例を示す高耐圧ＤＳＡ？ｌ０５
ＦＩＥＴ素子の製造工程断面図である。以下、この図に
基づいて本発明に係る高耐圧ＤＳＡＭＯＳＦＥＴ素子の
製造方法について説明する。
ＦＩＥＴ素子の製造工程断面図である。以下、この図に
基づいて本発明に係る高耐圧ＤＳＡＭＯＳＦＥＴ素子の
製造方法について説明する。
（１）まず、第１図（ａ）に示されるように、比抵抗０
．１〜０．０１Ω・ωのＮ型シリコン基板１１に比抵抗
５〜ｌＯΩ・Ｃｍ０Ｎ型エピタキシヤル層１２を１５〜
２０μｍ形成する。
．１〜０．０１Ω・ωのＮ型シリコン基板１１に比抵抗
５〜ｌＯΩ・Ｃｍ０Ｎ型エピタキシヤル層１２を１５〜
２０μｍ形成する。
（２）次に、第１図（ｂ）に示されるように、イオン打
ち込みによりボロンをドーズ星としてｌＸｌ０１４ｃｍ
−２程度打ら込み、１０００℃で６０分〜１２０分の
アニールを行うことにより、Ｘｊ （接合深さ）１μ
ｍ、Ｒ，（シート抵抗）ＩＫΩ／口程度のＰ型層１３を
形成する。
ち込みによりボロンをドーズ星としてｌＸｌ０１４ｃｍ
−２程度打ら込み、１０００℃で６０分〜１２０分の
アニールを行うことにより、Ｘｊ （接合深さ）１μ
ｍ、Ｒ，（シート抵抗）ＩＫΩ／口程度のＰ型層１３を
形成する。
（３）次いで、第１図（ｃ）に示されるように、比抵抗
５〜ｌＯΩ・ＣＩＩＩのＮ型第２エピタキシャル層１４
を５〜１０μｍ形成する。次いで、酸化を行い１０００
〜１５００人の酸化膜１５を形成する。この酸化膜がゲ
ート酸化膜となる。
５〜ｌＯΩ・ＣＩＩＩのＮ型第２エピタキシャル層１４
を５〜１０μｍ形成する。次いで、酸化を行い１０００
〜１５００人の酸化膜１５を形成する。この酸化膜がゲ
ート酸化膜となる。
（４）次に、第１図（ｄ）に示されるように、ＣＶＤに
より多結晶シリコン１６を４０００〜５０００人形成し
、ホトリソグラフィ一工程により、ソース及びチャネル
形成部分の多結晶シリコン及びゲート酸化膜を除去し、
ソース及びチャネル形成パターン１７を形成する。
より多結晶シリコン１６を４０００〜５０００人形成し
、ホトリソグラフィ一工程により、ソース及びチャネル
形成部分の多結晶シリコン及びゲート酸化膜を除去し、
ソース及びチャネル形成パターン１７を形成する。
（５）次に、第１図（ｅ）に示されるように、イオン打
ち込みにより、ボロンをドーズ＠１〜５×１０１Ｊ（Ｊ
ｌｌ −２打ち込み、１２００℃で１〜２時間熱処理を
行うことにより、×１は３〜４μｍ、ソートＩｌ’Ｅ抗
１〜２にΩ／口のチャネル層１８を形成する。この工程
において、上記第１図（ｂ）に示される工程で形成した
Ｐ型層１３が上方拡散し、チャネル層１８とつながり、
全体として、１５〜２０μｍの潔さのチャネル層となる
。
ち込みにより、ボロンをドーズ＠１〜５×１０１Ｊ（Ｊ
ｌｌ −２打ち込み、１２００℃で１〜２時間熱処理を
行うことにより、×１は３〜４μｍ、ソートＩｌ’Ｅ抗
１〜２にΩ／口のチャネル層１８を形成する。この工程
において、上記第１図（ｂ）に示される工程で形成した
Ｐ型層１３が上方拡散し、チャネル層１８とつながり、
全体として、１５〜２０μｍの潔さのチャネル層となる
。
（６）次に、第１図Ｕ＞に示されるように、ホ］・レジ
ストをマスクとして、砒素をドーズ呈ｌＸ１ｏｌｌ′ｃ
ｍ −”イオン打ち込み、ホトレジストを除去した後、
１０００℃で６０分程度アニールを行い、Ｘｊは０．４
〜０．８μｍ、シー］・抵抗１５〜３０Ω／口のＮ゛ソ
ース拡散１？１ｊ１９を形成する。なお、このソース拡
散層１９は上部からみるとリング状に形成される。なお
、ここで、実効ベース層を深くするにはＰ型層１３の幅
寸法１１は、第３図に示されるように、ソース拡１１シ
層１９の幅寸法７！２と同一か、或いはより太き（なる
ように形成することが必要である。
ストをマスクとして、砒素をドーズ呈ｌＸ１ｏｌｌ′ｃ
ｍ −”イオン打ち込み、ホトレジストを除去した後、
１０００℃で６０分程度アニールを行い、Ｘｊは０．４
〜０．８μｍ、シー］・抵抗１５〜３０Ω／口のＮ゛ソ
ース拡散１？１ｊ１９を形成する。なお、このソース拡
散層１９は上部からみるとリング状に形成される。なお
、ここで、実効ベース層を深くするにはＰ型層１３の幅
寸法１１は、第３図に示されるように、ソース拡１１シ
層１９の幅寸法７！２と同一か、或いはより太き（なる
ように形成することが必要である。
（７）次に、第１図（ｇ）に示されるように、ホトレジ
ストをマスクとしてボロンをドーズ星ｌＸ１ｏ１５Ｃ，
ｍ −”イオン打ち込み、ホトレジス１−を除去した後
、１０００℃で６０分程度アニールを行い、Ｘ、は０．
６〜ｌｐｍ、シー１− Ｉｔ（抗１５０〜３００Ω／口
のＰ゛拡ＩＢ！層２０を形成する。
ストをマスクとしてボロンをドーズ星ｌＸ１ｏ１５Ｃ，
ｍ −”イオン打ち込み、ホトレジス１−を除去した後
、１０００℃で６０分程度アニールを行い、Ｘ、は０．
６〜ｌｐｍ、シー１− Ｉｔ（抗１５０〜３００Ω／口
のＰ゛拡ＩＢ！層２０を形成する。
なお、本発明は十記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
（発明の効果）
以上、詳細に説明したように、本発明によれば、半導体
基板に第１導電性を有する第１エピタキシャル層を形成
する工程と、該第１エピタキシャル層上に第２導電性を
有する第１拡散層を形成する工程と、次いで第１導電性
を有する第２エピタキシャル層を形成する工程と、次い
で該第２エピタキシャル層上に第２導電性を有するチャ
ネル層を形成すると共に前記第１拡散層を該チャネル層
まで上方拡散させた埋め込み層を形成する工程と、前記
チャネル層に第１４電性を有する第２拡散層を形成する
工程とを施すようにしたので、従来例と同様のチャネル
の形成を行っても、チャネル層の深さを５倍程度深くす
ることができる。このことにより、寄生ＮＩＩＮトラン
ジスタのｈＦＥは従来例で１００〜１５０であったもの
が１５〜２０程度に減少し、この寄生Ｎｒ’Ｎ ｌ−ラ
ンジスタの動作による２次ブレ−クダウン及び耐圧の劣
化を防ぐことができる。
基板に第１導電性を有する第１エピタキシャル層を形成
する工程と、該第１エピタキシャル層上に第２導電性を
有する第１拡散層を形成する工程と、次いで第１導電性
を有する第２エピタキシャル層を形成する工程と、次い
で該第２エピタキシャル層上に第２導電性を有するチャ
ネル層を形成すると共に前記第１拡散層を該チャネル層
まで上方拡散させた埋め込み層を形成する工程と、前記
チャネル層に第１４電性を有する第２拡散層を形成する
工程とを施すようにしたので、従来例と同様のチャネル
の形成を行っても、チャネル層の深さを５倍程度深くす
ることができる。このことにより、寄生ＮＩＩＮトラン
ジスタのｈＦＥは従来例で１００〜１５０であったもの
が１５〜２０程度に減少し、この寄生Ｎｒ’Ｎ ｌ−ラ
ンジスタの動作による２次ブレ−クダウン及び耐圧の劣
化を防ぐことができる。
第１図は本発明の一実施例を示す高耐圧ＤＳＡ間５ＦＥ
Ｔ素子の製造工程断面図、第２図は従来の高耐圧Ｏ３Ａ
？ｌ０５ＦＥＴ素子の製造工程断面図、第３図は本発明
の一実施例を示す要部拡大図である。 １１・・・Ｎ型シリコン基板、１２・・・Ｎ型（第１）
エピタキシャルＩＧ、１３・・・Ｐ型（第１）拡散層、
１４・・・Ｎ型第２エピタキシャル層、１５・・・酸化
膜、１６・・・多結晶シリコン、１８・・・チャネル層
、１９・・・ソース拡散層、２０・・・Ｐ型（第２）拡
散層。
Ｔ素子の製造工程断面図、第２図は従来の高耐圧Ｏ３Ａ
？ｌ０５ＦＥＴ素子の製造工程断面図、第３図は本発明
の一実施例を示す要部拡大図である。 １１・・・Ｎ型シリコン基板、１２・・・Ｎ型（第１）
エピタキシャルＩＧ、１３・・・Ｐ型（第１）拡散層、
１４・・・Ｎ型第２エピタキシャル層、１５・・・酸化
膜、１６・・・多結晶シリコン、１８・・・チャネル層
、１９・・・ソース拡散層、２０・・・Ｐ型（第２）拡
散層。
Claims (2)
- （１）、 （ａ）半導体基板に第１導電性を有する第１エピタキシ
ャル層を形成する工程と、 （ｂ）該第１エピタキシャル層上に第２導電性を有する
第１拡散層を形成する工程と、 （ｃ）第１導電性を有する第２エピタキシャル層を形成
する工程と、 （ｄ）該第２エピタキシャル層上に第２導電性を有する
チャネル層を形成すると共に前記第１拡散層を該チャネ
ル層まで上方拡散させた埋め込み層を形成する工程と、 （ｅ）前記チャネル層に第１導電性を有する第２拡散層
を形成する工程とを有することを特徴とする高耐圧ＤＳ
ＡＭＯＳＦＥＴ素子の製造方法。 - （２）前記埋め込み層の幅寸法を前記第２拡散層の幅寸
法以上に形成することを特徴とする特許請求の範囲第１
項記載の高耐圧ＤＳＡＭＯＳＦＥＴ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041389A JPS62200766A (ja) | 1986-02-28 | 1986-02-28 | 高耐圧ｄｓａｍｏｓｆｅｔ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041389A JPS62200766A (ja) | 1986-02-28 | 1986-02-28 | 高耐圧ｄｓａｍｏｓｆｅｔ素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62200766A true JPS62200766A (ja) | 1987-09-04 |
Family
ID=12607021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61041389A Pending JPS62200766A (ja) | 1986-02-28 | 1986-02-28 | 高耐圧ｄｓａｍｏｓｆｅｔ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62200766A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01300569A (ja) * | 1988-05-27 | 1989-12-05 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0282628A (ja) * | 1988-09-20 | 1990-03-23 | Sanyo Electric Co Ltd | 縦型ｍｏｓｆｅｔの製造方法 |
| EP1009036A1 (en) * | 1998-12-09 | 2000-06-14 | STMicroelectronics S.r.l. | High-voltage MOS-gated power device, and related manufacturing process |
-
1986
- 1986-02-28 JP JP61041389A patent/JPS62200766A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01300569A (ja) * | 1988-05-27 | 1989-12-05 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0282628A (ja) * | 1988-09-20 | 1990-03-23 | Sanyo Electric Co Ltd | 縦型ｍｏｓｆｅｔの製造方法 |
| EP1009036A1 (en) * | 1998-12-09 | 2000-06-14 | STMicroelectronics S.r.l. | High-voltage MOS-gated power device, and related manufacturing process |
| JP2000183348A (ja) * | 1998-12-09 | 2000-06-30 | Stmicroelectronics Srl | Ｍｏｓゲ―ト電力装置 |
| US6586798B1 (en) | 1998-12-09 | 2003-07-01 | Stmicroelectronics S.R.L. | High voltage MOS-gated power device |
| US7084034B2 (en) | 1998-12-09 | 2006-08-01 | Stmicroelectronics S.R.L. | High voltage MOS-gated power device and related manufacturing process |
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