JPH04176129A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH04176129A JPH04176129A JP30343790A JP30343790A JPH04176129A JP H04176129 A JPH04176129 A JP H04176129A JP 30343790 A JP30343790 A JP 30343790A JP 30343790 A JP30343790 A JP 30343790A JP H04176129 A JPH04176129 A JP H04176129A
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置の製造方法に関し、特にバ
イポーラトランジスタやショットキグイオートを含む半
導体集積回路装置の製造方法に関する。
イポーラトランジスタやショットキグイオートを含む半
導体集積回路装置の製造方法に関する。
バイポーラトランジスタやショットキダイオードは半導
体基板内に埋込高濃度領域を有している。
体基板内に埋込高濃度領域を有している。
これらの素子の電気的特性を向上させる目的で、特に素
子に寄生する直列抵抗値を低減するために、この埋込高
濃度領域からオーミックコンタクトを素子表面上にとり
出す必要がある。
子に寄生する直列抵抗値を低減するために、この埋込高
濃度領域からオーミックコンタクトを素子表面上にとり
出す必要がある。
第３図（ａ）〜（ｅ）は従来の半導体集積回路装置の製
造方法を説明するための工程順に示した半導体チップの
断面図である。
造方法を説明するための工程順に示した半導体チップの
断面図である。
第３図（ａ）に示すように、Ｐ型シリコン基板］の−主
面にＮ＋＋埋込層２ａ、２ｂ及びＰ＋型埋込層３ａ、３
ｂをそれぞれ選択的に形成する。
面にＮ＋＋埋込層２ａ、２ｂ及びＰ＋型埋込層３ａ、３
ｂをそれぞれ選択的に形成する。
次に、第３図（ｂ）に示すように、全面にＮ−型シリコ
ン層４をエピタキシャル成長した後Ｐ型ウェル５ａ及び
Ｐ型の素子分離層５ｂ及びＮ型ウェル６をイオン注入に
より形成する。
ン層４をエピタキシャル成長した後Ｐ型ウェル５ａ及び
Ｐ型の素子分離層５ｂ及びＮ型ウェル６をイオン注入に
より形成する。
次に、第３図（Ｃ）に示すように、フィールド酸化膜７
とゲート酸化膜９の形成及びＭＯＳ）ランシスタのチャ
ネルドーピング領域８．ａ、８ｂの形成を行ない、コレ
クタ引き出し領域上のゲート酸化膜９を除去する。
とゲート酸化膜９の形成及びＭＯＳ）ランシスタのチャ
ネルドーピング領域８．ａ、８ｂの形成を行ない、コレ
クタ引き出し領域上のゲート酸化膜９を除去する。
次に、第３図（ｄ）に示すように、全面に多結晶シリコ
ン層を堆積してリンを拡散し、多結晶シリコン層よりＮ
−型シリコン層４にリンを拡散してコレクタ引き出し領
域にＮ＋型領領域１３形成する。このＮ＋型領領域１３
その後の熱処理工程により更に深く形成される。次に、
リンをドープした多結晶シリコン層を選択的にエツチン
グしてＭＯＳトランジスタのゲート電極１２ａ、１２ｂ
及びコレクタ電極１．２ ｃを形成する。
ン層を堆積してリンを拡散し、多結晶シリコン層よりＮ
−型シリコン層４にリンを拡散してコレクタ引き出し領
域にＮ＋型領領域１３形成する。このＮ＋型領領域１３
その後の熱処理工程により更に深く形成される。次に、
リンをドープした多結晶シリコン層を選択的にエツチン
グしてＭＯＳトランジスタのゲート電極１２ａ、１２ｂ
及びコレクタ電極１．２ ｃを形成する。
次に、第３図（ｅ）に示すように、ゲート電極１２ａに
整合してＰ型ウェル５ａにＮ″型ソース・Ｆレイン領域
１７を設けてＮチャネルＭＯ８）ランジスタＴ１を形成
し、ゲート電極１２ｂに整合してＮ型ウェル６にＰ＋型
ソース・ドレイン領域１８ａを設けてＰチャネルＭＯ８
）ランジスタＴ２を形成し、Ｎ−型シリコン層４中にＰ
＋型のクラフトベース領域１８ｂ及びＰ型のベース領域
１６及びベース領域１６内にＮ＋型のエミッタ領域２０
を設けてＮＰＮバイポｌ−ラトランジスタＴ３を形成す
る。
整合してＰ型ウェル５ａにＮ″型ソース・Ｆレイン領域
１７を設けてＮチャネルＭＯ８）ランジスタＴ１を形成
し、ゲート電極１２ｂに整合してＮ型ウェル６にＰ＋型
ソース・ドレイン領域１８ａを設けてＰチャネルＭＯ８
）ランジスタＴ２を形成し、Ｎ−型シリコン層４中にＰ
＋型のクラフトベース領域１８ｂ及びＰ型のベース領域
１６及びベース領域１６内にＮ＋型のエミッタ領域２０
を設けてＮＰＮバイポｌ−ラトランジスタＴ３を形成す
る。
この従来の半導体集積回路装置の製造方法では、リンを
高濃度に含んだ多結晶シリコン層１２からの拡散により
形成されるＮ＋型領領域１３より、バイポーラトランジ
スタのＮ＋＋込層２ｂからのコンタクトの取り出しが行
なわれる。ＢｉＣＭＯ８集積回路の高速化、高性能化の
ためにはプロセスの低温化が不可欠となるが、これによ
り、Ｎ＋＋域１３が浅く形成されるためＮＰＮバイポー
ラトランジスタＴ３のコレクタ内部抵抗を低減スるのが
難しいという問題点がある。Ｎ型シリコン４の薄膜化や
Ｎ＋＋込層２ｂの高濃度化によりコレクタ内部抵抗の低
減化は可能であるが、コレクタベース間の容量の増加に
よるトランジスタＴ３の高周波特性の劣化や接合耐圧の
劣化をひき起こすためデメリットが太きい。
高濃度に含んだ多結晶シリコン層１２からの拡散により
形成されるＮ＋型領領域１３より、バイポーラトランジ
スタのＮ＋＋込層２ｂからのコンタクトの取り出しが行
なわれる。ＢｉＣＭＯ８集積回路の高速化、高性能化の
ためにはプロセスの低温化が不可欠となるが、これによ
り、Ｎ＋＋域１３が浅く形成されるためＮＰＮバイポー
ラトランジスタＴ３のコレクタ内部抵抗を低減スるのが
難しいという問題点がある。Ｎ型シリコン４の薄膜化や
Ｎ＋＋込層２ｂの高濃度化によりコレクタ内部抵抗の低
減化は可能であるが、コレクタベース間の容量の増加に
よるトランジスタＴ３の高周波特性の劣化や接合耐圧の
劣化をひき起こすためデメリットが太きい。
本発明の半導体集積回路装置の製造方法は、一導電型半
導体基板の一主面に逆導電型埋込層及び前記逆導電型埋
込層を取囲む一導電型埋込層を形成する工程と、前記逆
導電型及び一導電型埋込層を含む表面にエピタキシャル
成長させた逆導電型半導体層を形成する工程と、前記逆
導電型半導体層に選択的に一導電型不純物を導入して前
記一導電型押込層に達する素子分離層を形成する工程と
、前記素子分離層で取囲まれた領域内の前記逆導電型半
導体層に逆導電型不純物を導入して前記逆導電型埋込層
に達するコレクタ引出し領域を形成する工程と、前記コ
レクタ引出領域の上面に逆導電型不純物を含む多結晶シ
リコン層を形成し前記多結晶シリコン層より前記コレク
タ領域の上面に不純物を拡散して高不純物濃度の逆導電
型拡散層を形成する工程とを含んで構成される。
導体基板の一主面に逆導電型埋込層及び前記逆導電型埋
込層を取囲む一導電型埋込層を形成する工程と、前記逆
導電型及び一導電型埋込層を含む表面にエピタキシャル
成長させた逆導電型半導体層を形成する工程と、前記逆
導電型半導体層に選択的に一導電型不純物を導入して前
記一導電型押込層に達する素子分離層を形成する工程と
、前記素子分離層で取囲まれた領域内の前記逆導電型半
導体層に逆導電型不純物を導入して前記逆導電型埋込層
に達するコレクタ引出し領域を形成する工程と、前記コ
レクタ引出領域の上面に逆導電型不純物を含む多結晶シ
リコン層を形成し前記多結晶シリコン層より前記コレク
タ領域の上面に不純物を拡散して高不純物濃度の逆導電
型拡散層を形成する工程とを含んで構成される。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、不純物濃度５×１０
１４〜５×１０１５ｃｍ−３のＰ型シリコン基板１の一
主面に選択的にヒ素を拡散して最大不純物濃度１０１８
〜１０ ”ｃｍ−３のＮ＋＋埋込層２ａ、２ｂを、次に
、Ｎ＋＋埋込層２ａ、’２ｂ以外の領域に選３ａ、３ｂ
を形成する。
１４〜５×１０１５ｃｍ−３のＰ型シリコン基板１の一
主面に選択的にヒ素を拡散して最大不純物濃度１０１８
〜１０ ”ｃｍ−３のＮ＋＋埋込層２ａ、２ｂを、次に
、Ｎ＋＋埋込層２ａ、’２ｂ以外の領域に選３ａ、３ｂ
を形成する。
次に、第１図（ｂ）に示すように、不純物濃度ＩＸ １
０ ”ｃｍ−３程度のＮ−型シリコン層４を温度９００
〜１０００℃で１〜１５μｍの厚さにエビタキシャル成
長させた後、ホウ素イオンを加速エネルギー１５０ｋｅ
Ｖ、 ドーズ量１０１２〜１０１３ｃｍ−２で選択的
にイオン注入し、Ｐ＋型埋込層３ａＣ′− 欠接続するＰ型ウェル５ａ及びＰ＋型埋込層３ｂに接続
するＰ型の素子分離層５ｂを形成し、リンイオンを加速
エネルギー１５０ｋｅＶ、 ドーズ量１０１２〜１０
”ｃｍ−２で選択的にイオン注入して、Ｎ型ウェル６
を形成する。
０ ”ｃｍ−３程度のＮ−型シリコン層４を温度９００
〜１０００℃で１〜１５μｍの厚さにエビタキシャル成
長させた後、ホウ素イオンを加速エネルギー１５０ｋｅ
Ｖ、 ドーズ量１０１２〜１０１３ｃｍ−２で選択的
にイオン注入し、Ｐ＋型埋込層３ａＣ′− 欠接続するＰ型ウェル５ａ及びＰ＋型埋込層３ｂに接続
するＰ型の素子分離層５ｂを形成し、リンイオンを加速
エネルギー１５０ｋｅＶ、 ドーズ量１０１２〜１０
”ｃｍ−２で選択的にイオン注入して、Ｎ型ウェル６
を形成する。
次ニ、第１図（Ｃ）に示すように、窒化シリコン膜をマ
スクとして用いた９５０〜１０００℃の選択酸化法によ
り厚さ０．８μｍのフィールド酸化膜７を形成した後、
第１チヤネルドープ領域８ａと第２チヤネルドープ領域
８ｂをそれぞれホウ素のイオン注入により形成する。そ
の後７５０〜９００℃の熱酸化法により厚さ１０〜３Ｃ
１ｎｍのゲート酸化膜９を形成する。
スクとして用いた９５０〜１０００℃の選択酸化法によ
り厚さ０．８μｍのフィールド酸化膜７を形成した後、
第１チヤネルドープ領域８ａと第２チヤネルドープ領域
８ｂをそれぞれホウ素のイオン注入により形成する。そ
の後７５０〜９００℃の熱酸化法により厚さ１０〜３Ｃ
１ｎｍのゲート酸化膜９を形成する。
次に、全面に厚さ４μｍのフォトレジス）・膜１０を設
けてパターニングした後フォトレジストでイオン注入し
、Ｎ゛型埋込層２ｂに達する不純物濃度１０１７〜１０
”ｃｍ”のＮ型領域１１を形成する。ここで、Ｎ／型
領領域１１ＮＰＮバイポーラトランジスタのコレクタ引
き出し領域となる。
けてパターニングした後フォトレジストでイオン注入し
、Ｎ゛型埋込層２ｂに達する不純物濃度１０１７〜１０
”ｃｍ”のＮ型領域１１を形成する。ここで、Ｎ／型
領領域１１ＮＰＮバイポーラトランジスタのコレクタ引
き出し領域となる。
次に、第１図（ｄ）に示すように、フォトレジスト膜１
０をマスクとして、Ｎ型領域１１上のゲート酸化膜９を
エツチングして除去した後、フォトレジスト膜１Ｄをプ
ラズマによるトライプロセスとウェットプロセスを用い
て剥離する。次に、全面に厚さ０．４μｍの多結晶シリ
コン層を堆積してリンを拡散し、ソート抵抗２０Ω／口
程度の導電性をもたせると同時にＮ型領域１１の表面に
多結 □晶シリコン層から不純物を拡散させてＮ＋
型領領域１３形成する。次に、多結晶シリコン層をパタ
ーニングしてＭＯＳ）ランジスタのゲート電極と １０１３ｃｍ−２でイオン注入し、 ゛″Ｐ型ウ型用エ
ル５ａ面 にＮ−型ソース・ドレイン領域１４を形成する。
０をマスクとして、Ｎ型領域１１上のゲート酸化膜９を
エツチングして除去した後、フォトレジスト膜１Ｄをプ
ラズマによるトライプロセスとウェットプロセスを用い
て剥離する。次に、全面に厚さ０．４μｍの多結晶シリ
コン層を堆積してリンを拡散し、ソート抵抗２０Ω／口
程度の導電性をもたせると同時にＮ型領域１１の表面に
多結 □晶シリコン層から不純物を拡散させてＮ＋
型領領域１３形成する。次に、多結晶シリコン層をパタ
ーニングしてＭＯＳ）ランジスタのゲート電極と １０１３ｃｍ−２でイオン注入し、 ゛″Ｐ型ウ型用エ
ル５ａ面 にＮ−型ソース・ドレイン領域１４を形成する。
５ Ｘ １０ ”ｃｍ”′２でイオン注入し、Ｎ型ウェ
ルの表面にＰ−型ソース・ドレイン領域１５を形成する
。
ルの表面にＰ−型ソース・ドレイン領域１５を形成する
。
次に、第１図（ｅ）に示すように、全面に酸化シリコン
膜を０．２μｍの厚さに堆積してエッチバックし、ゲー
ト電極１２ａ、１２ｂの側面に側壁を形成する。次に、
全面に厚さ２０ｎｍの酸化シリでイオン注入し、ベース
領域１６を形成する。次に、ヒ素イオンを加速エネルギ
ー５０〜８０ｋｅつ素イオンを加速エネルギー２０〜４
０ｋｅＶ、ドーズＲ１０１５〜１０ ”ｃｍ−２でイオ
ン注入し、Ｐ＋型ソース・ドレイン領域１８ａ及びグラ
フトベース領域１８ｂを形成する。次に全面にｏ、１〜
０２μｍの厚さの酸化シリコン膜を成長後、エミッタ＝
９− 形成領域の酸化シリコン膜を選択的に除去し、厚さ０．
２μｍ多結晶シリコン層を堆積してヒ素イオンをイオン
注入し、９００℃で多結晶シリコン層よりヒ素を拡散し
てＮ＋型のエミッタ領域２０を形成し、多結晶シリコン
層をパターニングしてエミッタ電極１９を形成する。
膜を０．２μｍの厚さに堆積してエッチバックし、ゲー
ト電極１２ａ、１２ｂの側面に側壁を形成する。次に、
全面に厚さ２０ｎｍの酸化シリでイオン注入し、ベース
領域１６を形成する。次に、ヒ素イオンを加速エネルギ
ー５０〜８０ｋｅつ素イオンを加速エネルギー２０〜４
０ｋｅＶ、ドーズＲ１０１５〜１０ ”ｃｍ−２でイオ
ン注入し、Ｐ＋型ソース・ドレイン領域１８ａ及びグラ
フトベース領域１８ｂを形成する。次に全面にｏ、１〜
０２μｍの厚さの酸化シリコン膜を成長後、エミッタ＝
９− 形成領域の酸化シリコン膜を選択的に除去し、厚さ０．
２μｍ多結晶シリコン層を堆積してヒ素イオンをイオン
注入し、９００℃で多結晶シリコン層よりヒ素を拡散し
てＮ＋型のエミッタ領域２０を形成し、多結晶シリコン
層をパターニングしてエミッタ電極１９を形成する。
その後、絶縁膜の形成、コンタクト孔の形成、電極配線
の形成を行ない、ＮチャネルＭＯ８）ランジスタＴ、、
ＰチャネルＭＯ３）ランジスタＴ２１ＮＰＮバイポーラ
トランジスタＴ３を夫々形成する。
の形成を行ない、ＮチャネルＭＯ８）ランジスタＴ、、
ＰチャネルＭＯ３）ランジスタＴ２１ＮＰＮバイポーラ
トランジスタＴ３を夫々形成する。
第２図（ａ）〜（ｅ）は本発明の第２の実施例を説め
明するた鬼の工程順に示した半導体チップの断面図であ
る。
る。
第２図（ａ）に示すように、第１の実施例と同様の工程
により、Ｐ型シリコン基板１の一主面にＮ＋＋埋込層２
ａ、２ｂ及びＰ＋型埋込層３ａ、３ｂを形成した後、Ｎ
−型シリコン層４をエピタキシャル成長させ、Ｎ−型シ
リコン層４にＰ型ウェル５ａとＰ型の素子分離層５ｂ及
びＮ型ウェル６を形−１０７＝ 成する。
により、Ｐ型シリコン基板１の一主面にＮ＋＋埋込層２
ａ、２ｂ及びＰ＋型埋込層３ａ、３ｂを形成した後、Ｎ
−型シリコン層４をエピタキシャル成長させ、Ｎ−型シ
リコン層４にＰ型ウェル５ａとＰ型の素子分離層５ｂ及
びＮ型ウェル６を形−１０７＝ 成する。
次に、第２図（ｂ）に示すように、第１の実施例と同様
の工程でフィールド酸化膜７．チャネルドープ領域８ａ
、８ｂ、ゲート酸化膜９を形成する。次に、全面に厚さ
約０１μｍの多結晶シリコン層２１及び厚さ約１μｍの
アルミニウム層２２を順次堆積する。次に、アルミニウ
ム層２２の上に塗布してパターニツクした厚さ約２μｍ
のフォトレジスト膜２３をマスクとして、アルミニウム
層２２を熱リン酸溶液でウェットエツチングし、開口部
を設ける。
の工程でフィールド酸化膜７．チャネルドープ領域８ａ
、８ｂ、ゲート酸化膜９を形成する。次に、全面に厚さ
約０１μｍの多結晶シリコン層２１及び厚さ約１μｍの
アルミニウム層２２を順次堆積する。次に、アルミニウ
ム層２２の上に塗布してパターニツクした厚さ約２μｍ
のフォトレジスト膜２３をマスクとして、アルミニウム
層２２を熱リン酸溶液でウェットエツチングし、開口部
を設ける。
次に、第２図（ｃ）に示すように、開口部に露出した多
結晶シリコフ層２１をアルミニウム層２２をマスクとし
てエツチングし、除去する。次に、フォトレジスト膜２
３及びアルミニウム層２２を入し、不純物濃度１０１７
〜１０１９ｃｍ−３のＮ型領域１１を形成する。
結晶シリコフ層２１をアルミニウム層２２をマスクとし
てエツチングし、除去する。次に、フォトレジスト膜２
３及びアルミニウム層２２を入し、不純物濃度１０１７
〜１０１９ｃｍ−３のＮ型領域１１を形成する。
次に、第２図（ｄ）に示すように、フォトレジスト膜２
３を除去し、アルミニウム層２２を熱リン酸でエツチン
グして除去する。次に、多結晶シリコン層２１をマスク
としてコレクタ引き出し領域上のゲート酸化膜９をエツ
チングして除去する。
３を除去し、アルミニウム層２２を熱リン酸でエツチン
グして除去する。次に、多結晶シリコン層２１をマスク
としてコレクタ引き出し領域上のゲート酸化膜９をエツ
チングして除去する。
次に、全面に厚さ約０．２μｍの多結晶シリコン層２４
を堆積した後、リンを拡散して多結晶シリコン！２４．
２１のシート抵抗を２０Ω／口程度にすると同時にＮ型
頭域ＩＪの表面にＮ＋型領領域１３形成する。
を堆積した後、リンを拡散して多結晶シリコン！２４．
２１のシート抵抗を２０Ω／口程度にすると同時にＮ型
頭域ＩＪの表面にＮ＋型領領域１３形成する。
エツチングしてＭＯＳ）ランジスタのゲート電極とバイ
ポーラトランジスタのコレクタ引き出し電極を形成する
。
ポーラトランジスタのコレクタ引き出し電極を形成する
。
以後、第１の実施例と同様の工程でＰチャネル及びＮチ
ャネルＭＯ８＋−ランジスタとＮＰＮバイポーラトラン
ジスタを形成する。
ャネルＭＯ８＋−ランジスタとＮＰＮバイポーラトラン
ジスタを形成する。
本実施例においては、Ｎ型頭域］１を形成するためのイ
オン注入の際、フォトレジスト膜２３と、リンに対する
阻止能がシリコンと同程度に大きいアルミニウム層２２
がマスクとなる。そのため第１の実施例のようにフォト
レジスト膜２３の厚さを４μｍ程度と厚くする必要がな
く微細パターンの形成が可能となる。アルミニウムのウ
ェットエツチングの際にアルミニウム層２２のオーバー
エツチングがあっても、オーバーエツチング領域の下に
はアルミニウムよりもリンに対する阻止能が大きいフィ
ールド酸化膜７が存在するため、Ｎ型領域１１がフィー
ルド酸化膜７の下に大きく拡がり形成されることはない
。
オン注入の際、フォトレジスト膜２３と、リンに対する
阻止能がシリコンと同程度に大きいアルミニウム層２２
がマスクとなる。そのため第１の実施例のようにフォト
レジスト膜２３の厚さを４μｍ程度と厚くする必要がな
く微細パターンの形成が可能となる。アルミニウムのウ
ェットエツチングの際にアルミニウム層２２のオーバー
エツチングがあっても、オーバーエツチング領域の下に
はアルミニウムよりもリンに対する阻止能が大きいフィ
ールド酸化膜７が存在するため、Ｎ型領域１１がフィー
ルド酸化膜７の下に大きく拡がり形成されることはない
。
また、ゲート酸化膜９を形成後、直ちに多結晶シリコン
層２１を堆積するため、ＶＰＢ（フラットバンド電圧）
の小さな高品質のＭＯＳ）ランジスタが得られる利点が
ある。
層２１を堆積するため、ＶＰＢ（フラットバンド電圧）
の小さな高品質のＭＯＳ）ランジスタが得られる利点が
ある。
以」二説明したように、本発明は、リンのイオン注入に
より形成して埋込層に達するコレクタ引出領域と、コレ
クタ引出領域の上面に設けたコレクタ電極となる多結晶
シリコン層からコレクタ引出領域に不純物を拡散させて
高濃度の拡散領域を設−１，−３〜 ＮＰＮバイポーラトランジスタや低直列抵抗のショット
キパリアゲオードを製造できるという効果を有する。
より形成して埋込層に達するコレクタ引出領域と、コレ
クタ引出領域の上面に設けたコレクタ電極となる多結晶
シリコン層からコレクタ引出領域に不純物を拡散させて
高濃度の拡散領域を設−１，−３〜 ＮＰＮバイポーラトランジスタや低直列抵抗のショット
キパリアゲオードを製造できるという効果を有する。
例えば、高さ１μｍのコレクタ引出領域を有するエミッ
タザイズ１×６μｍのＮＰＮバイポーラトランジスタで
はコレクタ直列抵抗を従来の６０Ωから３５Ωまで低減
するこができた。
タザイズ１×６μｍのＮＰＮバイポーラトランジスタで
はコレクタ直列抵抗を従来の６０Ωから３５Ωまで低減
するこができた。
第１図（ａ）〜（ｅ）及び第２図（ａ）〜（ｅ）は本発
明の第１及び第２の実施例を説明するための工程順に示
した半導体チップの断面図、第３図（ａ）〜（ｅ）は従
来の半導体集積回路装置の製造方法を説明するための工
程順に示した半導体チップの断面図である。 １・・・・・Ｐ型シリコン基板、２ａ、２ｂ・・・・・
Ｎ＋＋埋込層、３ａ、３ｂ・・・・Ｐ＋型埋込層、４・
・・・・・Ｎ型シリコン層、５ａ・・・・・Ｐ型ウェル
、５ｂ・・・・・・素子分離層、６・・・Ｎ型ウェル、
７・・・・フィールド酸化膜、８ａ・・・・第１チヤネ
ルドープ領域、８ｂ・・・第２チヤネルドープ領域、９
・・・・・・ゲート酸化膜、１０・・・・・フォトレジ
スト膜、１１・・・・・・Ｎ型領域、１２ ａ、 １
２ ｂ−ゲート電極、１２ ｃ −・・コレクタ引出電
極、１３・・・・・Ｎ＋型領領域１４・・・Ｎ−型ソー
ス・ドレイン領域、１５・・・・ｐ４２ソース・ドレイ
ン領域、１６・・・・・ベース領域、１７・・・・・・
Ｎ＋＋ソース・ドレイン領域、１８ａ・・・Ｐ＋型ソー
スドレイン領域、］８ｂ・・・・・・グラフトベース領
域、１９・・・・エミッタ電Ｌ２０・・・・・エミッタ
領域、２１・・・・・・多結晶シリコン層、２２・・・
・アルミニウムＪｌ、２３・・・・・フォトレジスト膜
、２４・・・・・多結晶シリコン層、Ｔ、・・・・・・
ＮチャネルＭＯ８）ランジスタ、Ｔ２・・・・・Ｐチャ
ネルＭＯ８）ランジスタＩ Ｔ３・・・・・ＮＰＮバ
イポーラトランジスタ。 代理人 弁理士 内 原 晋 −１５，７，、、 Ｓ く
明の第１及び第２の実施例を説明するための工程順に示
した半導体チップの断面図、第３図（ａ）〜（ｅ）は従
来の半導体集積回路装置の製造方法を説明するための工
程順に示した半導体チップの断面図である。 １・・・・・Ｐ型シリコン基板、２ａ、２ｂ・・・・・
Ｎ＋＋埋込層、３ａ、３ｂ・・・・Ｐ＋型埋込層、４・
・・・・・Ｎ型シリコン層、５ａ・・・・・Ｐ型ウェル
、５ｂ・・・・・・素子分離層、６・・・Ｎ型ウェル、
７・・・・フィールド酸化膜、８ａ・・・・第１チヤネ
ルドープ領域、８ｂ・・・第２チヤネルドープ領域、９
・・・・・・ゲート酸化膜、１０・・・・・フォトレジ
スト膜、１１・・・・・・Ｎ型領域、１２ ａ、 １
２ ｂ−ゲート電極、１２ ｃ −・・コレクタ引出電
極、１３・・・・・Ｎ＋型領領域１４・・・Ｎ−型ソー
ス・ドレイン領域、１５・・・・ｐ４２ソース・ドレイ
ン領域、１６・・・・・ベース領域、１７・・・・・・
Ｎ＋＋ソース・ドレイン領域、１８ａ・・・Ｐ＋型ソー
スドレイン領域、］８ｂ・・・・・・グラフトベース領
域、１９・・・・エミッタ電Ｌ２０・・・・・エミッタ
領域、２１・・・・・・多結晶シリコン層、２２・・・
・アルミニウムＪｌ、２３・・・・・フォトレジスト膜
、２４・・・・・多結晶シリコン層、Ｔ、・・・・・・
ＮチャネルＭＯ８）ランジスタ、Ｔ２・・・・・Ｐチャ
ネルＭＯ８）ランジスタＩ Ｔ３・・・・・ＮＰＮバ
イポーラトランジスタ。 代理人 弁理士 内 原 晋 −１５，７，、、 Ｓ く
Claims (1)
- 一導電型半導体基板の一主面に逆導電型埋込層及び前記
逆導電型埋込層を取囲む一導電型埋込層を形成する工程
と、前記逆導電型及び一導電型埋込層を含む表面にエピ
タキシャル成長させた逆導電型半導体層を形成する工程
と、前記逆導電型半導体層に選択的に一導電型不純物を
導入して前記一導電型埋込層に達する素子分離層を形成
する工程と、前記素子分離層で取囲まれた領域内の前記
逆導電型半導体層に逆導電型不純物を導入して前記逆導
電型埋込層に達するコレクタ引出領域を形成する工程と
、前記コレクタ引出領域の上面に逆導電型不純物を含む
多結晶シリコン層を形成し前記多結晶シリコン層より前
記コレクタ領域の上面に不純物を拡散して高不純物濃度
の逆導電型拡散層を形成する工程とを含むことを特徴と
する半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30343790A JPH04176129A (ja) | 1990-11-08 | 1990-11-08 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30343790A JPH04176129A (ja) | 1990-11-08 | 1990-11-08 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04176129A true JPH04176129A (ja) | 1992-06-23 |
Family
ID=17920994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30343790A Pending JPH04176129A (ja) | 1990-11-08 | 1990-11-08 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04176129A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106711106A (zh) * | 2016-12-31 | 2017-05-24 | 江苏宏微科技股份有限公司 | 集成在晶体管上的温度传感二极管结构及其制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS617664A (ja) * | 1984-06-21 | 1986-01-14 | Rohm Co Ltd | 半導体装置およびその製造方法 |
-
1990
- 1990-11-08 JP JP30343790A patent/JPH04176129A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS617664A (ja) * | 1984-06-21 | 1986-01-14 | Rohm Co Ltd | 半導体装置およびその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106711106A (zh) * | 2016-12-31 | 2017-05-24 | 江苏宏微科技股份有限公司 | 集成在晶体管上的温度传感二极管结构及其制备方法 |
| CN106711106B (zh) * | 2016-12-31 | 2018-12-21 | 江苏宏微科技股份有限公司 | 集成在晶体管上的温度传感二极管结构及其制备方法 |
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