JPH08227897A - 半導体装置およびその製法 - Google Patents
半導体装置およびその製法Info
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Abstract
(57)【要約】
【目的】 耐圧向上のために設けられたＦＬＲに起因す
る半導体層とその表面の絶縁膜との界面の不連続性をな
くし、界面の連続性を維持するとともに、ＦＬＲから絶
縁膜への不純物の再分布を防止することにより耐圧特性
の向上した半導体装置およびその製法を提供する。 【構成】 第１の導電型の半導体層（ｎ- 型の半導体層
１ｂおよびエピタキシャル層１ｃ）に半導体素子（トラ
ンジスタ）形成のための第２導電型の半導体領域（ｐ型
のベース領域２）が設けられ、該半導体領域の外周側に
ＦＬＲ４ａ、４ｂが半導体層（エピタキシャル層１ｃ）
の表面に露出しない構造になっている。
る半導体層とその表面の絶縁膜との界面の不連続性をな
くし、界面の連続性を維持するとともに、ＦＬＲから絶
縁膜への不純物の再分布を防止することにより耐圧特性
の向上した半導体装置およびその製法を提供する。 【構成】 第１の導電型の半導体層（ｎ- 型の半導体層
１ｂおよびエピタキシャル層１ｃ）に半導体素子（トラ
ンジスタ）形成のための第２導電型の半導体領域（ｐ型
のベース領域２）が設けられ、該半導体領域の外周側に
ＦＬＲ４ａ、４ｂが半導体層（エピタキシャル層１ｃ）
の表面に露出しない構造になっている。
Description
【０００１】
【産業上の利用分野】本発明はダイオード、トランジス
タ、サイリスタ、絶縁ゲートバイポーラトランジスタ
（ＩＧＢＴ）、ＭＯＳＦＥＴ、ＩＣなどの耐圧を向上し
た半導体装置に関する。
タ、サイリスタ、絶縁ゲートバイポーラトランジスタ
（ＩＧＢＴ）、ＭＯＳＦＥＴ、ＩＣなどの耐圧を向上し
た半導体装置に関する。
【０００２】
【従来の技術】従来、たとえばトランジスタの高耐圧化
を図る方法として、図４に示されるように、ベース領域
２の外周側にフィールドリミティングリング（以下、Ｆ
ＬＲという）４を設けてベース領域２とコレクタ領域１
間のｐｎ接合１０に形成される空乏層１１をＦＬＲ４の
外周側に拡げる方法が用いられている。
を図る方法として、図４に示されるように、ベース領域
２の外周側にフィールドリミティングリング（以下、Ｆ
ＬＲという）４を設けてベース領域２とコレクタ領域１
間のｐｎ接合１０に形成される空乏層１１をＦＬＲ４の
外周側に拡げる方法が用いられている。
【０００３】この従来のトランジスタは、ｎ+ 型の半導
体基板１ａの上にエピタキシャル成長により形成された
ｎ- 型の低不純物濃度の半導体層１ｂからなるコレクタ
領域１と、このコレクタ領域１に拡散などにより形成さ
れたｐ型のベース領域２と、ベース領域２に拡散などに
よりｎ+ 型不純物により形成されたエミッタ領域３とか
らなっており、ベース・コレクタ間のｐｎ接合１０の外
周側にベース・コレクタ間のｐｎ接合を囲むように、ベ
ース領域と同じ導電型であるｐ型のＦＬＲ４が設けられ
ている。また５は半導体層１ｂの表面に設けられたＳｉ
Ｏ2 などからなる絶縁膜、６は素子境界のアニューラ
で、７、８、９はそれぞれコレクタ、ベース、エミッタ
の各電極である。
体基板１ａの上にエピタキシャル成長により形成された
ｎ- 型の低不純物濃度の半導体層１ｂからなるコレクタ
領域１と、このコレクタ領域１に拡散などにより形成さ
れたｐ型のベース領域２と、ベース領域２に拡散などに
よりｎ+ 型不純物により形成されたエミッタ領域３とか
らなっており、ベース・コレクタ間のｐｎ接合１０の外
周側にベース・コレクタ間のｐｎ接合を囲むように、ベ
ース領域と同じ導電型であるｐ型のＦＬＲ４が設けられ
ている。また５は半導体層１ｂの表面に設けられたＳｉ
Ｏ2 などからなる絶縁膜、６は素子境界のアニューラ
で、７、８、９はそれぞれコレクタ、ベース、エミッタ
の各電極である。
【０００４】このようなプレーナ型のトランジスタでは
酸化膜などの絶縁膜５中または、半導体層１ｂの表面と
酸化膜などの絶縁膜５との界面における電荷などの不純
物により理論耐圧がえられないため、理論値より高い比
抵抗のウェハを使用したり、図４に示されるように、Ｆ
ＬＲ４を設けてベース・コレクタ間のｐｎ接合１０の空
乏層１１をＦＬＲ４の外周にまで拡げて耐圧を高めてい
る。このＦＬＲ４はベース領域２と同じ導電型で形成さ
れるため、通常はベース領域２の形成と同じ工程で同様
に形成されている。
酸化膜などの絶縁膜５中または、半導体層１ｂの表面と
酸化膜などの絶縁膜５との界面における電荷などの不純
物により理論耐圧がえられないため、理論値より高い比
抵抗のウェハを使用したり、図４に示されるように、Ｆ
ＬＲ４を設けてベース・コレクタ間のｐｎ接合１０の空
乏層１１をＦＬＲ４の外周にまで拡げて耐圧を高めてい
る。このＦＬＲ４はベース領域２と同じ導電型で形成さ
れるため、通常はベース領域２の形成と同じ工程で同様
に形成されている。
【０００５】しかし、図５に示されるように、ベース領
域２の形成時、ベース領域２を熱拡散法により形成して
いくのと同時にエミッタ領域の形成のためのマスクを設
けるため、熱酸化法などにより半導体層１ｂの表面に酸
化膜５１およびベース領域２とＦＬＲ４の上に酸化膜５
２、５４を形成する。この際ｎ- 型の半導体層１ｂより
不純物濃度が濃いベース領域２やＦＬＲ４の部分は酸化
の際に濃度が濃いため、酸化膜５２、５４の成長が早
い。それに対し、ｎ- 型半導体層１ｂは濃度が薄いのみ
ならず、すでに酸化膜５が上部にあるために、酸化膜５
１の成長が遅い。したがって半導体層と酸化膜５を分離
する界面６２は、酸化膜５１、５２、５４の成長ととも
に半導体層の内部に進むが、酸化膜５１の部分では界面
６２は浅く、ベース領域２およびＦＬＲ４では深くなっ
ている。そのため、界面６２が半導体層の表面で不連続
となる。これと同時に半導体層１ｂと酸化膜５とのｎ型
不純物やベース領域２およびＦＬＲ４と酸化膜５２、５
４とのｐ型不純物はそれぞれ界面６２の両側での化学ポ
テンシャルが同じ高さになるまで、界面６２で再分布す
ることが一般的に知られている。そのため、不純物が酸
化膜中に再分布するという現象があらわれる。これらの
現象はエミッタ領域の形成時にも再度起こる。
域２の形成時、ベース領域２を熱拡散法により形成して
いくのと同時にエミッタ領域の形成のためのマスクを設
けるため、熱酸化法などにより半導体層１ｂの表面に酸
化膜５１およびベース領域２とＦＬＲ４の上に酸化膜５
２、５４を形成する。この際ｎ- 型の半導体層１ｂより
不純物濃度が濃いベース領域２やＦＬＲ４の部分は酸化
の際に濃度が濃いため、酸化膜５２、５４の成長が早
い。それに対し、ｎ- 型半導体層１ｂは濃度が薄いのみ
ならず、すでに酸化膜５が上部にあるために、酸化膜５
１の成長が遅い。したがって半導体層と酸化膜５を分離
する界面６２は、酸化膜５１、５２、５４の成長ととも
に半導体層の内部に進むが、酸化膜５１の部分では界面
６２は浅く、ベース領域２およびＦＬＲ４では深くなっ
ている。そのため、界面６２が半導体層の表面で不連続
となる。これと同時に半導体層１ｂと酸化膜５とのｎ型
不純物やベース領域２およびＦＬＲ４と酸化膜５２、５
４とのｐ型不純物はそれぞれ界面６２の両側での化学ポ
テンシャルが同じ高さになるまで、界面６２で再分布す
ることが一般的に知られている。そのため、不純物が酸
化膜中に再分布するという現象があらわれる。これらの
現象はエミッタ領域の形成時にも再度起こる。
【０００６】
【発明が解決しようとする課題】前述のように絶縁膜と
半導体層との界面が不連続になると、電界集中の原因と
なり、またベース領域２およびＦＬＲ４から不純物が絶
縁膜５中に再分布すると絶縁膜中に正の電荷などが存在
することになり、半導体層の表面に負の電荷を誘起し、
ともに耐圧特性を劣化させるという問題がある。
半導体層との界面が不連続になると、電界集中の原因と
なり、またベース領域２およびＦＬＲ４から不純物が絶
縁膜５中に再分布すると絶縁膜中に正の電荷などが存在
することになり、半導体層の表面に負の電荷を誘起し、
ともに耐圧特性を劣化させるという問題がある。
【０００７】本発明はこのような問題を解決するために
なされたもので、耐圧向上のために設けられたＦＬＲに
起因する半導体層とその表面の絶縁膜との界面の不連続
性をなくし、界面の連続性を維持するとともに、ＦＬＲ
から絶縁膜への不純物の再分布を防止することにより耐
圧特性の向上した半導体装置およびその製法を提供する
ことを目的とする。
なされたもので、耐圧向上のために設けられたＦＬＲに
起因する半導体層とその表面の絶縁膜との界面の不連続
性をなくし、界面の連続性を維持するとともに、ＦＬＲ
から絶縁膜への不純物の再分布を防止することにより耐
圧特性の向上した半導体装置およびその製法を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
第１導電型の半導体層に半導体素子形成のための第２導
電型の半導体領域が設けられ、該第２導電型の半導体領
域より外周側に耐圧を向上するための第２導電型のフィ
ールドリミティングリングが設けられてなる半導体装置
であって、前記フィールドリミティングリングが前記半
導体層の表面に露出しないように設けられている。
第１導電型の半導体層に半導体素子形成のための第２導
電型の半導体領域が設けられ、該第２導電型の半導体領
域より外周側に耐圧を向上するための第２導電型のフィ
ールドリミティングリングが設けられてなる半導体装置
であって、前記フィールドリミティングリングが前記半
導体層の表面に露出しないように設けられている。
【０００９】前記半導体素子形成のための第２導電型の
半導体領域がトランジスタのベース領域で、前記フィー
ルドリミティングリングが該ベース領域の外周に設けら
れていれば、高耐圧のトランジスタがえられる。
半導体領域がトランジスタのベース領域で、前記フィー
ルドリミティングリングが該ベース領域の外周に設けら
れていれば、高耐圧のトランジスタがえられる。
【００１０】本発明の半導体装置の製法は、第１導電型
の半導体層に半導体素子形成のための第２導電型の半導
体領域が設けられ、該第２導電型の半導体領域より外周
側に耐圧を向上するための第２導電型のフィールドリミ
ティングリングが設けられてなる半導体装置の製法であ
って、前記第１導電型の半導体層に前記フィールドリミ
ティングリングを形成したのち該第１導電型の半導体層
の表面に第１導電型のエピタキシャル層を成長し、該エ
ピタキシャル層の表面から前記第２導電型の半導体領域
を形成するものである。
の半導体層に半導体素子形成のための第２導電型の半導
体領域が設けられ、該第２導電型の半導体領域より外周
側に耐圧を向上するための第２導電型のフィールドリミ
ティングリングが設けられてなる半導体装置の製法であ
って、前記第１導電型の半導体層に前記フィールドリミ
ティングリングを形成したのち該第１導電型の半導体層
の表面に第１導電型のエピタキシャル層を成長し、該エ
ピタキシャル層の表面から前記第２導電型の半導体領域
を形成するものである。
【００１１】
【作用】本発明の半導体装置によれば、第１導電型の半
導体層に設けられた素子形成のための第２導電型の半導
体領域の外周側に設けられるＦＬＲが半導体層の表面に
露出しないように埋め込んで形成されているため、表面
に熱酸化法などにより絶縁膜が形成されても、ＦＬＲに
基因して絶縁膜と半導体層との界面が不連続になった
り、ＦＬＲの不純物が絶縁膜内に再拡散するということ
はない。したがって、ＦＬＲによりコレクタ・ベース間
のｐｎ接合の空乏層はＦＬＲの外周側に広がり、しかも
ＦＬＲに基因する耐圧低下の現象も発生せず高耐圧の半
導体装置がえられる。
導体層に設けられた素子形成のための第２導電型の半導
体領域の外周側に設けられるＦＬＲが半導体層の表面に
露出しないように埋め込んで形成されているため、表面
に熱酸化法などにより絶縁膜が形成されても、ＦＬＲに
基因して絶縁膜と半導体層との界面が不連続になった
り、ＦＬＲの不純物が絶縁膜内に再拡散するということ
はない。したがって、ＦＬＲによりコレクタ・ベース間
のｐｎ接合の空乏層はＦＬＲの外周側に広がり、しかも
ＦＬＲに基因する耐圧低下の現象も発生せず高耐圧の半
導体装置がえられる。
【００１２】また本発明の半導体装置の製法によれば、
半導体層の表面からＦＬＲを形成したのち、半導体層表
面の全面に該半導体層と同じ導電型で同じ不純物濃度の
エピタキシャル層をさらに成長させているため、ＦＬＲ
は同じ半導体層の中に完全に埋め込まれることになり、
該エピタキシャル層の表面から第２導電型の半導体領域
を形成することができ、前述のＦＬＲが半導体層の表面
に露出しない本発明の半導体装置が容易にえられる。
半導体層の表面からＦＬＲを形成したのち、半導体層表
面の全面に該半導体層と同じ導電型で同じ不純物濃度の
エピタキシャル層をさらに成長させているため、ＦＬＲ
は同じ半導体層の中に完全に埋め込まれることになり、
該エピタキシャル層の表面から第２導電型の半導体領域
を形成することができ、前述のＦＬＲが半導体層の表面
に露出しない本発明の半導体装置が容易にえられる。
【００１３】
【実施例】つぎに、図面を参照しながら本発明の半導体
装置およびその製法について説明する。
装置およびその製法について説明する。
【００１４】図１は本発明の半導体装置の一実施例であ
るトランジスタの断面説明図、図２はそのトランジスタ
のベース・コレクタ間耐圧の分布図、図３は図１のトラ
ンジスタの製造工程を示す図である。
るトランジスタの断面説明図、図２はそのトランジスタ
のベース・コレクタ間耐圧の分布図、図３は図１のトラ
ンジスタの製造工程を示す図である。
【００１５】本発明の半導体装置の一実施例であるトラ
ンジスタは図１に示されるように、第１導電型である、
たとえばｎ+ 型の半導体基板１ａの表面に該半導体基板
１ａと同一導電型で不純物濃度が低いｎ- 型半導体層１
ｂが形成され、さらにその上に半導体層１ｂと同一導電
型のエピタキシャル層１ｃが形成されてこれらによりト
ランジスタのコレクタ領域１（第１導電型の半導体層）
が形成されている。なお、ベース領域の横方向の周囲は
フィールド領域ともいう。エピタキシャル層１ｃの表面
から第２導電型であるｐ型不純物を導入してベース領域
２が形成され、さらにベース領域２内にｎ+ 型の不純物
を導入してエミッタ領域３が形成されている。ベース領
域２の外周側（フィールド領域）の半導体層１ｂおよび
エピタキシャル層１ｃにはＦＬＲ４ａ、４ｂが設けら
れ、本発明ではこのＦＬＲ４ａ、４ｂがエピタキシャル
層１ｃの表面に露出しないで、エピタキシャル層１ｃと
半導体層１ｂの中に埋込まれて形成されていることに特
徴がある。
ンジスタは図１に示されるように、第１導電型である、
たとえばｎ+ 型の半導体基板１ａの表面に該半導体基板
１ａと同一導電型で不純物濃度が低いｎ- 型半導体層１
ｂが形成され、さらにその上に半導体層１ｂと同一導電
型のエピタキシャル層１ｃが形成されてこれらによりト
ランジスタのコレクタ領域１（第１導電型の半導体層）
が形成されている。なお、ベース領域の横方向の周囲は
フィールド領域ともいう。エピタキシャル層１ｃの表面
から第２導電型であるｐ型不純物を導入してベース領域
２が形成され、さらにベース領域２内にｎ+ 型の不純物
を導入してエミッタ領域３が形成されている。ベース領
域２の外周側（フィールド領域）の半導体層１ｂおよび
エピタキシャル層１ｃにはＦＬＲ４ａ、４ｂが設けら
れ、本発明ではこのＦＬＲ４ａ、４ｂがエピタキシャル
層１ｃの表面に露出しないで、エピタキシャル層１ｃと
半導体層１ｂの中に埋込まれて形成されていることに特
徴がある。
【００１６】エピタキシャル層１ｃの表面にはベース領
域２やエミッタ領域３を形成するためのマスクである酸
化ケイ素などからなる絶縁膜５が設けられ、絶縁膜５に
設けられたコンタクトホールを介してアルミニウムなど
によりベース電極８、エミッタ電極９がそれぞれ設けら
れている。また半導体基板１ａの裏面側にはコレクタ電
極７が設けられている。なお、素子境界のためのアニュ
ーラリングは図１では省略してある。
域２やエミッタ領域３を形成するためのマスクである酸
化ケイ素などからなる絶縁膜５が設けられ、絶縁膜５に
設けられたコンタクトホールを介してアルミニウムなど
によりベース電極８、エミッタ電極９がそれぞれ設けら
れている。また半導体基板１ａの裏面側にはコレクタ電
極７が設けられている。なお、素子境界のためのアニュ
ーラリングは図１では省略してある。
【００１７】本実施例ではＦＬＲ４ａ、４ｂが２重に設
けられているが、ＦＬＲは数が多い程耐圧が強くなる反
面チップ面積が大きくなるという難点を有しているもの
で、１個でも耐圧が大幅に向上し、目的に応じてＦＬＲ
の個数は決定される。
けられているが、ＦＬＲは数が多い程耐圧が強くなる反
面チップ面積が大きくなるという難点を有しているもの
で、１個でも耐圧が大幅に向上し、目的に応じてＦＬＲ
の個数は決定される。
【００１８】ｎ+ 型の半導体基板１ａとｎ- 型の半導体
層１ｂは半導体基板１ａ上に半導体層１ｂをエピタキシ
ャル成長してもよいし、もともとｎ- 型の半導体基板の
裏面側にｎ型不純物を導入してｎ+ 型層を形成して１ａ
としてもよい。ｎ+ 型半導体基板の不純物濃度は、たと
えば１×１０18〜１×１０20／ｃｍ3 程度に形成され、
ｎ- 型半導体層１ｂおよびｎ- 型のエピタキシャル層１
ｃはともに１×１０13〜１×１０15／ｃｍ3 程度に形成
される。エピタキシャル層１ｃの厚さＡは５〜２０μｍ
程度に、エピタキシャル層１ｃと半導体層１ｂとの合計
の厚さＢは４０〜１２０μｍ程度に形成される。ベース
領域２のエピタキシャル層１ｃの表面からの深さＣは、
たとえば１０〜３０μｍ程度の深さに形成され、ベース
領域２の不純物濃度は５×１０16〜１×１０17／ｃｍ3
程度に、エミッタ領域３の不純物濃度は１×１０18〜１
×１０20程度に形成される。ＦＬＲ４ａ、４ｂはベース
領域２と同じ導電型で同じ不純物濃度に形成され、その
高さＤは５〜２０μｍ程度に、その幅Ｅは１５〜２０μ
ｍ程度に、またベース領域２の外周からの距離Ｆは４５
〜５５μｍ程度に、また２つのＦＬＲ４ａ、４ｂの間隔
Ｇは５０〜６０μｍ程度に形成される。
層１ｂは半導体基板１ａ上に半導体層１ｂをエピタキシ
ャル成長してもよいし、もともとｎ- 型の半導体基板の
裏面側にｎ型不純物を導入してｎ+ 型層を形成して１ａ
としてもよい。ｎ+ 型半導体基板の不純物濃度は、たと
えば１×１０18〜１×１０20／ｃｍ3 程度に形成され、
ｎ- 型半導体層１ｂおよびｎ- 型のエピタキシャル層１
ｃはともに１×１０13〜１×１０15／ｃｍ3 程度に形成
される。エピタキシャル層１ｃの厚さＡは５〜２０μｍ
程度に、エピタキシャル層１ｃと半導体層１ｂとの合計
の厚さＢは４０〜１２０μｍ程度に形成される。ベース
領域２のエピタキシャル層１ｃの表面からの深さＣは、
たとえば１０〜３０μｍ程度の深さに形成され、ベース
領域２の不純物濃度は５×１０16〜１×１０17／ｃｍ3
程度に、エミッタ領域３の不純物濃度は１×１０18〜１
×１０20程度に形成される。ＦＬＲ４ａ、４ｂはベース
領域２と同じ導電型で同じ不純物濃度に形成され、その
高さＤは５〜２０μｍ程度に、その幅Ｅは１５〜２０μ
ｍ程度に、またベース領域２の外周からの距離Ｆは４５
〜５５μｍ程度に、また２つのＦＬＲ４ａ、４ｂの間隔
Ｇは５０〜６０μｍ程度に形成される。
【００１９】本発明の半導体装置は以上のような構成に
なっており、第１の導電型の半導体層（ｎ- 型の半導体
層１ｂおよびエピタキシャル層１ｃ）に半導体素子（ト
ランジスタ）形成のための第２導電型の半導体領域（ｐ
型のベース領域２）が設けられ、該半導体領域の外周側
に設けられるＦＬＲ４ａ、４ｂが半導体層（エピタキシ
ャル層１ｃ）の表面に露出しない構造になっている。そ
のため、絶縁膜５との境界をなすベース領域２の外周側
の半導体層の表面はエピタキシャル層１ｃのみで一定で
ありＦＬＲ４ａ、４ｂなどに基づく表面の不連続が現わ
れない。またＦＬＲ４ａ、４ｂから絶縁膜５への不純物
の再分布も起らず、絶縁膜５が汚染されることがなく耐
圧を低下させることがない。
なっており、第１の導電型の半導体層（ｎ- 型の半導体
層１ｂおよびエピタキシャル層１ｃ）に半導体素子（ト
ランジスタ）形成のための第２導電型の半導体領域（ｐ
型のベース領域２）が設けられ、該半導体領域の外周側
に設けられるＦＬＲ４ａ、４ｂが半導体層（エピタキシ
ャル層１ｃ）の表面に露出しない構造になっている。そ
のため、絶縁膜５との境界をなすベース領域２の外周側
の半導体層の表面はエピタキシャル層１ｃのみで一定で
ありＦＬＲ４ａ、４ｂなどに基づく表面の不連続が現わ
れない。またＦＬＲ４ａ、４ｂから絶縁膜５への不純物
の再分布も起らず、絶縁膜５が汚染されることがなく耐
圧を低下させることがない。
【００２０】本発明によるトランジスタのベース・コレ
クタ間耐圧の分布を従来のＦＬＲが半導体層表面に露出
したトランジスタのそれと比較して図２に示す。なお、
サンプルの個数はともに２０個である。図２から明らか
なように、従来のトランジスタのベース・コレクタ間耐
圧が１０００Ｖ程度であったのに対して本発明のトラン
ジスタでは１３００Ｖ程度の耐圧がえられた。
クタ間耐圧の分布を従来のＦＬＲが半導体層表面に露出
したトランジスタのそれと比較して図２に示す。なお、
サンプルの個数はともに２０個である。図２から明らか
なように、従来のトランジスタのベース・コレクタ間耐
圧が１０００Ｖ程度であったのに対して本発明のトラン
ジスタでは１３００Ｖ程度の耐圧がえられた。
【００２１】つぎに、本発明の半導体装置の一実施例の
トランジスタの製法について図３を参照しながら説明す
る。
トランジスタの製法について図３を参照しながら説明す
る。
【００２２】まず、図３（ａ）に示されるようにｎ+ 型
半導体基板１ａを一面に有するｎ-型の半導体層１ｂの
表面に９００〜１２００℃で１２０分程度の熱酸化によ
りＳｉＯ2 膜１２を０．５〜１μｍ程度の厚さだけ形成
し、ＦＬＲ４ａ、４ｂの形成場所に第１の開口部１３を
設ける。この開口部１３は通常のレジスト塗布、露光、
エッチングのフォトリソグラフィ工程により設けられ
る。
半導体基板１ａを一面に有するｎ-型の半導体層１ｂの
表面に９００〜１２００℃で１２０分程度の熱酸化によ
りＳｉＯ2 膜１２を０．５〜１μｍ程度の厚さだけ形成
し、ＦＬＲ４ａ、４ｂの形成場所に第１の開口部１３を
設ける。この開口部１３は通常のレジスト塗布、露光、
エッチングのフォトリソグラフィ工程により設けられ
る。
【００２３】つぎに、図３（ｂ）に示されるように、Ｓ
ｉＯ2 膜１２の開口部１３からリン、ヒ素などの不純物
を導入して埋込みＦＬＲ４ａ、４ｂを形成する。
ｉＯ2 膜１２の開口部１３からリン、ヒ素などの不純物
を導入して埋込みＦＬＲ４ａ、４ｂを形成する。
【００２４】つぎに、図３（ｃ）に示されるように、Ｓ
ｉＯ2 膜１２を除去して半導体層１ｂの表面にｎ- 型の
エピタキシャル層１ｃを成長する。
ｉＯ2 膜１２を除去して半導体層１ｂの表面にｎ- 型の
エピタキシャル層１ｃを成長する。
【００２５】つぎに、図３（ｄ）に示されるように、エ
ピタキシャル層１ｃの表面にたとえば熱酸化法によりＳ
ｉＯ2 などの絶縁膜１４を形成し、前述との同様にフォ
トリソグラフィ工程によりパターニングして第２の開口
部１５を形成し、ベース領域２とするｐ型不純物を拡散
する。この際、成長したエピタキシャル層１ｃ内に埋込
みＦＬＲ４ａ、４ｂの不純物が拡散し、埋込みＦＬＲ４
ａ、４ｂの一部がエピタキシャル層１ｃ内に這い上が
る。しかしその這い上がりは非常に僅かであり、エピタ
キシャル層１ｃの表面にＦＬＲ４ａ、４ｂが露出するこ
とはない。
ピタキシャル層１ｃの表面にたとえば熱酸化法によりＳ
ｉＯ2 などの絶縁膜１４を形成し、前述との同様にフォ
トリソグラフィ工程によりパターニングして第２の開口
部１５を形成し、ベース領域２とするｐ型不純物を拡散
する。この際、成長したエピタキシャル層１ｃ内に埋込
みＦＬＲ４ａ、４ｂの不純物が拡散し、埋込みＦＬＲ４
ａ、４ｂの一部がエピタキシャル層１ｃ内に這い上が
る。しかしその這い上がりは非常に僅かであり、エピタ
キシャル層１ｃの表面にＦＬＲ４ａ、４ｂが露出するこ
とはない。
【００２６】こののちは図示されていないが、さらに表
面に絶縁膜を設けて同様にパターニングしエミッタ拡散
を行い、さらにベース電極やエミッタ電極などを形成す
ることによりトランジスタが製造される。
面に絶縁膜を設けて同様にパターニングしエミッタ拡散
を行い、さらにベース電極やエミッタ電極などを形成す
ることによりトランジスタが製造される。
【００２７】本発明の製法によれば、半導体層の表面に
ＦＬＲを設けたのちに、その表面にさらにエピタキシャ
ル層を成長しているため、ＦＬＲ４ａ、４ｂは半導体層
１ｂとエピタキシャル層１ｃの中に完全に埋め込まれ、
半導体層の表面に露出しない構造の半導体装置がえられ
る。さらにＦＬＲ４ａ、４ｂがベース領域２とは別の工
程で作製されるため、不純物濃度を希望する濃度に自由
に変化させることができ、空乏層の拡がり方を自在に調
整することができる。
ＦＬＲを設けたのちに、その表面にさらにエピタキシャ
ル層を成長しているため、ＦＬＲ４ａ、４ｂは半導体層
１ｂとエピタキシャル層１ｃの中に完全に埋め込まれ、
半導体層の表面に露出しない構造の半導体装置がえられ
る。さらにＦＬＲ４ａ、４ｂがベース領域２とは別の工
程で作製されるため、不純物濃度を希望する濃度に自由
に変化させることができ、空乏層の拡がり方を自在に調
整することができる。
【００２８】
【発明の効果】以上のように本発明の半導体装置によれ
ば、第１導電型の半導体層に設けられた半導体素子形成
のための第２導電型の半導体領域の外周側にＦＬＲが設
けられるとともに、該ＦＬＲは半導体層内に埋め込まれ
ているため、ＦＬＲにより空乏層が拡がって耐圧が高く
なるとともに、ＦＬＲに伴なう界面の不連続性や絶縁膜
への不純物の再分布がなく、界面準位が安定し耐圧特性
が向上する。そのため、高耐圧の半導体装置がえられ
る。
ば、第１導電型の半導体層に設けられた半導体素子形成
のための第２導電型の半導体領域の外周側にＦＬＲが設
けられるとともに、該ＦＬＲは半導体層内に埋め込まれ
ているため、ＦＬＲにより空乏層が拡がって耐圧が高く
なるとともに、ＦＬＲに伴なう界面の不連続性や絶縁膜
への不純物の再分布がなく、界面準位が安定し耐圧特性
が向上する。そのため、高耐圧の半導体装置がえられ
る。
【００２９】また、本発明の半導体装置の製法によれ
ば、簡単な方法でＦＬＲが半導体層内に埋込みで形成で
き、半導体層の表面に露出しないＦＬＲが形成された半
導体装置が容易にえられる。
ば、簡単な方法でＦＬＲが半導体層内に埋込みで形成で
き、半導体層の表面に露出しないＦＬＲが形成された半
導体装置が容易にえられる。
【図１】本発明の半導体装置の一実施例の断面説明図で
ある。
ある。
【図２】本発明の半導体装置の一実施例のベース・コレ
クタ間耐圧の分布図である。
クタ間耐圧の分布図である。
【図３】図１の実施例の製造工程を示す図である。
【図４】従来のトランジスタの一例の断面説明図であ
る。
る。
【図５】従来のトランジスタの一例のＦＬＲ部の部分断
面説明図である。
面説明図である。
１ｂ 第１導電型半導体層 １ｃ エピタキシャル層 ２ ベース領域 ４ａ ＦＬＲ ４ｂ ＦＬＲ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/861
Claims (3)
- 【請求項１】 第１導電型の半導体層に半導体素子形成
のための第２導電型の半導体領域が設けられ、該第２導
電型の半導体領域より外周側に耐圧を向上するための第
２導電型のフィールドリミティングリングが設けられて
なる半導体装置であって、前記フィールドリミティング
リングが前記半導体層の表面に露出しないように設けら
れてなる半導体装置。 - 【請求項２】 前記半導体素子形成のための第２導電型
の半導体領域がトランジスタのベース領域で、前記フィ
ールドリミティングリングが該ベース領域の外周に設け
られてなる請求項１記載の半導体装置。 - 【請求項３】 第１導電型の半導体層に半導体素子形成
のための第２導電型の半導体領域が設けられ、該第２導
電型の半導体領域より外周側に耐圧を向上するための第
２導電型のフィールドリミティングリングが設けられて
なる半導体装置の製法であって、前記第１導電型の半導
体層に前記フィールドリミティングリングを形成したの
ち該第１導電型の半導体層の表面に第１導電型のエピタ
キシャル層を成長し、該エピタキシャル層の表面から前
記第２導電型の半導体領域を形成する半導体装置の製
法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7031147A JP2989113B2 (ja) | 1995-02-20 | 1995-02-20 | 半導体装置およびその製法 |
| EP96902478A EP0756760B1 (en) | 1995-02-20 | 1996-02-19 | Semiconductor device with guard ring and process for its production |
| CN96190107A CN1106695C (zh) | 1995-02-20 | 1996-02-19 | 半导体器件及生产工艺 |
| DE69634585T DE69634585T2 (de) | 1995-02-20 | 1996-02-19 | Halbleiteranordnung mit schutzring und verfahren zur herstellung |
| PCT/JP1996/000367 WO1996026547A1 (en) | 1995-02-20 | 1996-02-19 | Semiconductor device with guard ring and process for its production |
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| US08/716,412 US5841181A (en) | 1995-02-20 | 1996-02-19 | Semiconductor apparatus having field limiting rings |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7031147A JP2989113B2 (ja) | 1995-02-20 | 1995-02-20 | 半導体装置およびその製法 |
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| Publication Number | Publication Date |
|---|---|
| JPH08227897A true JPH08227897A (ja) | 1996-09-03 |
| JP2989113B2 JP2989113B2 (ja) | 1999-12-13 |
Family
ID=12323331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| EP (1) | EP0756760B1 (ja) |
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| CN (1) | CN1106695C (ja) |
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|---|---|---|---|---|
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| WO1999053550A1 (de) * | 1998-04-08 | 1999-10-21 | Siemens Aktiengesellschaft | Hochvolt-randabschluss für planarstrukturen |
| DE19838108B4 (de) * | 1998-08-21 | 2005-05-25 | Infineon Technologies Ag | Randstruktur für Hochvolt-Halbleiterbauelemente |
| DE19930783A1 (de) * | 1999-07-03 | 2001-01-04 | Bosch Gmbh Robert | Halbleiterbauelement |
| WO2004066391A1 (ja) * | 2003-01-20 | 2004-08-05 | Mitsubishi Denki Kabushiki Kaisha | 半導体装置 |
| CN101752414B (zh) * | 2009-12-17 | 2015-09-23 | 上海集成电路研发中心有限公司 | 一种三极管 |
| CN106601797A (zh) * | 2016-11-04 | 2017-04-26 | 东莞市联洲知识产权运营管理有限公司 | 一种三极管及其制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3404295A (en) * | 1964-11-30 | 1968-10-01 | Motorola Inc | High frequency and voltage transistor with added region for punch-through protection |
| US4003072A (en) * | 1972-04-20 | 1977-01-11 | Sony Corporation | Semiconductor device with high voltage breakdown resistance |
| JPS524787A (en) * | 1975-07-01 | 1977-01-14 | Nec Corp | Transistor containing embedded base |
| GB1558506A (en) * | 1976-08-09 | 1980-01-03 | Mullard Ltd | Semiconductor devices having a rectifying metalto-semicondductor junction |
| US4158206A (en) * | 1977-02-07 | 1979-06-12 | Rca Corporation | Semiconductor device |
| JPS57180164A (en) * | 1981-04-30 | 1982-11-06 | Nec Corp | Semiconductor device |
| JPH01272153A (ja) * | 1988-04-25 | 1989-10-31 | Matsushita Electric Works Ltd | ガードリングの製造方法 |
| JP2597412B2 (ja) * | 1990-03-20 | 1997-04-09 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
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1995
- 1995-02-20 JP JP7031147A patent/JP2989113B2/ja not_active Expired - Lifetime
-
1996
- 1996-02-19 US US08/716,412 patent/US5841181A/en not_active Expired - Lifetime
- 1996-02-19 CN CN96190107A patent/CN1106695C/zh not_active Expired - Fee Related
- 1996-02-19 DE DE69634585T patent/DE69634585T2/de not_active Expired - Lifetime
- 1996-02-19 WO PCT/JP1996/000367 patent/WO1996026547A1/en active IP Right Grant
- 1996-02-19 EP EP96902478A patent/EP0756760B1/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
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| CN1146827A (zh) | 1997-04-02 |
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| DE69634585D1 (de) | 2005-05-19 |
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