JPH07312372A - 高電圧半導体装置のための集積エッジ構造及びその製造方法 - Google Patents
高電圧半導体装置のための集積エッジ構造及びその製造方法Info
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- JPH07312372A JPH07312372A JP6144414A JP14441494A JPH07312372A JP H07312372 A JPH07312372 A JP H07312372A JP 6144414 A JP6144414 A JP 6144414A JP 14441494 A JP14441494 A JP 14441494A JP H07312372 A JPH07312372 A JP H07312372A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
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Abstract
(57)【要約】
【目的】 高い拡散係数のドーパントも長時間の高温度
の拡散処理も必要としない高電圧半導体装置のための集
積エッジ構造を提供することにある。 【構成】 半導体装置の上表面から延在する第１導電型
の拡散領域（３、７）により形成されたＰＮ接合を具え
る高電圧半導体装置のための集積エッジ構造において、
該エッジ構造は、第２導電型の第１の低ドープエピタキ
シャル層（２）内に形成され且つ前記拡散領域（３、
７）を取り囲む第１導電型の第１の低ドープリング
（４）と、第１エピタキシャル層（２）上に成長された
第２導電型の第２の低ドープエピタキシャル層（６）内
に形成され且つ前記第１リング（４）上に重畳されこの
リングと融合した第１導電型の第２の低ドープリング
（８）とを具えることを特徴とする
の拡散処理も必要としない高電圧半導体装置のための集
積エッジ構造を提供することにある。 【構成】 半導体装置の上表面から延在する第１導電型
の拡散領域（３、７）により形成されたＰＮ接合を具え
る高電圧半導体装置のための集積エッジ構造において、
該エッジ構造は、第２導電型の第１の低ドープエピタキ
シャル層（２）内に形成され且つ前記拡散領域（３、
７）を取り囲む第１導電型の第１の低ドープリング
（４）と、第１エピタキシャル層（２）上に成長された
第２導電型の第２の低ドープエピタキシャル層（６）内
に形成され且つ前記第１リング（４）上に重畳されこの
リングと融合した第１導電型の第２の低ドープリング
（８）とを具えることを特徴とする
Description
【０００１】
【産業上の利用分野】本発明は高電圧半導体装置のため
の集積エッジ構造及びその製造方法に関するものであ
る。高電圧半導体装置はＰＮ接合を含み、この接合は高
い逆電圧に耐える必要があ−、この接合の一例はバイポ
ーラＮＰＮトランジスタのベース−コレクタ接合であ
る。
の集積エッジ構造及びその製造方法に関するものであ
る。高電圧半導体装置はＰＮ接合を含み、この接合は高
い逆電圧に耐える必要があ−、この接合の一例はバイポ
ーラＮＰＮトランジスタのベース−コレクタ接合であ
る。
【０００２】プレーナ技術により製造される殆どのＰＮ
接合は反対導電型の第２半導体領域内に拡散された一導
電型の第１半導体領域からなる。両半導体領域上に絶縁
酸化物層が被覆され、電気接点が両半導体領域の電気接
続のために設けられる。
接合は反対導電型の第２半導体領域内に拡散された一導
電型の第１半導体領域からなる。両半導体領域上に絶縁
酸化物層が被覆され、電気接点が両半導体領域の電気接
続のために設けられる。
【０００３】ＰＮ接合には空乏領域が関連する。この空
乏領域は２つの部分、即ち接合の平坦部に沿う第１部分
と、前記平坦部のエッジ部に沿う第２部分とからなるも
のとみなせる。この２つの部分では電界の振る舞いが相
違する。平坦部では等電位線が接合に平行になり、最大
電界は接合に位置し、この電界が臨界値Ｅcritに到達す
るとき降伏が生ずる。接合のエッジ部では、有限接合深
さのために、等電位線が彎曲し、平坦部よりも小間隔に
なる。その結果、電界が強くなり、エッジ部の曲率半径
が小さくなるにつれて、即ち接合が浅くなるにつれて電
界が強くなる。このように接合のエッジ部で電界が高く
なるため、拡散ＰＮ接合の降伏電圧は通常接合の平坦部
の降伏電圧より低くなる。従って、接合のエッジ部と平
坦部の降伏電圧の比は１より小さくなる。
乏領域は２つの部分、即ち接合の平坦部に沿う第１部分
と、前記平坦部のエッジ部に沿う第２部分とからなるも
のとみなせる。この２つの部分では電界の振る舞いが相
違する。平坦部では等電位線が接合に平行になり、最大
電界は接合に位置し、この電界が臨界値Ｅcritに到達す
るとき降伏が生ずる。接合のエッジ部では、有限接合深
さのために、等電位線が彎曲し、平坦部よりも小間隔に
なる。その結果、電界が強くなり、エッジ部の曲率半径
が小さくなるにつれて、即ち接合が浅くなるにつれて電
界が強くなる。このように接合のエッジ部で電界が高く
なるため、拡散ＰＮ接合の降伏電圧は通常接合の平坦部
の降伏電圧より低くなる。従って、接合のエッジ部と平
坦部の降伏電圧の比は１より小さくなる。
【０００４】
【従来の技術】早期降伏を招く電界の局部的増大を生じ
ないように空乏層の大きさを変化させることにより前記
比を増大させる幾つかの技術が開発されている。この技
術の一例では、接合の拡散領域の金属接点を絶縁酸化物
層上に延長させ、フィールドプレートを形成する。この
プレートはシールドとして作用し、等電位線を広い領域
に広げて電界を低減する。酸化物層内の高密度の等電位
線は、シリコンと比較して酸化物層の誘電率は著しく高
いために問題を生じない。しかし、フィールドプレート
のエッジ部でシールド作用が消滅するので、表面領域の
電界が増大する。表面領域の電界を低減するためにフィ
ールドプレートを酸化物層のもっと厚い部分上に延長さ
せることができるが、表面状態、固定界面電荷及び移動
電荷が表面降伏を発生しうる。
ないように空乏層の大きさを変化させることにより前記
比を増大させる幾つかの技術が開発されている。この技
術の一例では、接合の拡散領域の金属接点を絶縁酸化物
層上に延長させ、フィールドプレートを形成する。この
プレートはシールドとして作用し、等電位線を広い領域
に広げて電界を低減する。酸化物層内の高密度の等電位
線は、シリコンと比較して酸化物層の誘電率は著しく高
いために問題を生じない。しかし、フィールドプレート
のエッジ部でシールド作用が消滅するので、表面領域の
電界が増大する。表面領域の電界を低減するためにフィ
ールドプレートを酸化物層のもっと厚い部分上に延長さ
せることができるが、表面状態、固定界面電荷及び移動
電荷が表面降伏を発生しうる。
【０００５】ＧＢ−Ａ−２１６３５９７に記載されてい
る他の技術では、一以上の高抵抗率のリングを接合の横
方向エッジの周囲に設ける。このようにすると、空乏層
が広い領域に広がるため、空間電荷分布が広がり、従っ
て電界が減少する。これらのリングはドーパントの注入
及び拡散により形成され、その注入ドーズ及び拡散処理
を制御することにより所望の抵抗率を達成することがで
きる。装置を高い逆電圧に耐えるようにする必要がある
場合には、内側のものから外側のものへ抵抗率が増大す
る２以上の同心リングが必要とされる。しかし、２つの
リング間の界面及び外側リングのエッジ部に電界値のピ
ークが観測される。リングの数を増大させると空乏層の
広がりが大きくなるとともに電界値のピークが減少す
る。
る他の技術では、一以上の高抵抗率のリングを接合の横
方向エッジの周囲に設ける。このようにすると、空乏層
が広い領域に広がるため、空間電荷分布が広がり、従っ
て電界が減少する。これらのリングはドーパントの注入
及び拡散により形成され、その注入ドーズ及び拡散処理
を制御することにより所望の抵抗率を達成することがで
きる。装置を高い逆電圧に耐えるようにする必要がある
場合には、内側のものから外側のものへ抵抗率が増大す
る２以上の同心リングが必要とされる。しかし、２つの
リング間の界面及び外側リングのエッジ部に電界値のピ
ークが観測される。リングの数を増大させると空乏層の
広がりが大きくなるとともに電界値のピークが減少す
る。
【０００６】高抵抗率リングの有効性はその深さを大き
くすることにより向上させることができる。このリング
の深さ増大は特に表面電荷の存在により電界値の局部的
変化を生ずる半導体装置の表面近くの電界を減少させ
る。注入及び拡散により深い接合を得るためには、高い
拡散係数を有するドーパントを使用する必要があり、或
いは拡散処理を時間延長し且つ／又高温度で実行する必
要がある。これらの解決方法はいずれも工業用には不利
である。
くすることにより向上させることができる。このリング
の深さ増大は特に表面電荷の存在により電界値の局部的
変化を生ずる半導体装置の表面近くの電界を減少させ
る。注入及び拡散により深い接合を得るためには、高い
拡散係数を有するドーパントを使用する必要があり、或
いは拡散処理を時間延長し且つ／又高温度で実行する必
要がある。これらの解決方法はいずれも工業用には不利
である。
【０００７】
【発明が解決しようとする課題】上述した技術状態に鑑
み、本発明の目的は、深い抵抗率リングからなるが高い
拡散係数のドーパントも長時間、高温度の拡散処理も使
用する必要のない高電圧半導体装置用のための集積エッ
ジ構造を提供することにある。
み、本発明の目的は、深い抵抗率リングからなるが高い
拡散係数のドーパントも長時間、高温度の拡散処理も使
用する必要のない高電圧半導体装置用のための集積エッ
ジ構造を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、半導体装置の
上表面から延在する第１導電型の拡散領域により形成さ
れたＰＮ接合を具える高電圧半導体装置のための集積エ
ッジ構造において、該エッジ構造は、第２導電型の第１
の低ドープエピタキシャル層内に形成され且つ前記拡散
領域を取り囲む第１導電型の第１の低ドープリング
（４）を具え、更に、第１エピタキシャル層に成長され
た第２導電型の第２の低ドープエピタキシャル層内に形
成され且つ前記第１リング上に重畳されこのリングと融
合した第１導電型の第２の低ドープリングを具えること
を特徴とする。
上表面から延在する第１導電型の拡散領域により形成さ
れたＰＮ接合を具える高電圧半導体装置のための集積エ
ッジ構造において、該エッジ構造は、第２導電型の第１
の低ドープエピタキシャル層内に形成され且つ前記拡散
領域を取り囲む第１導電型の第１の低ドープリング
（４）を具え、更に、第１エピタキシャル層に成長され
た第２導電型の第２の低ドープエピタキシャル層内に形
成され且つ前記第１リング上に重畳されこのリングと融
合した第１導電型の第２の低ドープリングを具えること
を特徴とする。
【０００９】
【作用】本発明によれば、空乏層を十分広い領域に亘っ
て広げさせ電界を臨界値以下に減少させる深いエッジ構
造が重畳されたエピタキシャル層内に得られ、高い拡散
係数のドーパントも、長時間、高温度の拡散処理も必要
としない。
て広げさせ電界を臨界値以下に減少させる深いエッジ構
造が重畳されたエピタキシャル層内に得られ、高い拡散
係数のドーパントも、長時間、高温度の拡散処理も必要
としない。
【００１０】本発明はこのような集積エッジ構造を製造
する方法にも関するものであって、本発明の方法は、
（ａ）高ドープ半導体基板上に第２導電型の第１の低ド
ープエピタキシャル層を成長させる工程、（ｂ）前記第
１エピタキシャル層内へのドーパントのマスク使用注入
及び次の拡散により第１導電型の第１の低ドープリング
を形成する工程、（ｃ）前記第１エピタキシャル層上に
第２導電型の第２の低ドープエピタキシャル層を成長さ
せる工程、（ｄ）前記第２エピタキシャル層内へのドー
パントのマスク使用注入及び次の拡散により第１導電型
の拡散領域を形成する工程、及び（ｅ）前記第２エピタ
キシャル層内へのドーパントのマスク使用注入及び次の
拡散により、前記第１リング上に重畳されこのリングと
融合するとともに前記拡散領域を取り囲む第１導電型の
第２の低ドープリングを形成する工程、を順に具えるこ
とを特徴とする
する方法にも関するものであって、本発明の方法は、
（ａ）高ドープ半導体基板上に第２導電型の第１の低ド
ープエピタキシャル層を成長させる工程、（ｂ）前記第
１エピタキシャル層内へのドーパントのマスク使用注入
及び次の拡散により第１導電型の第１の低ドープリング
を形成する工程、（ｃ）前記第１エピタキシャル層上に
第２導電型の第２の低ドープエピタキシャル層を成長さ
せる工程、（ｄ）前記第２エピタキシャル層内へのドー
パントのマスク使用注入及び次の拡散により第１導電型
の拡散領域を形成する工程、及び（ｅ）前記第２エピタ
キシャル層内へのドーパントのマスク使用注入及び次の
拡散により、前記第１リング上に重畳されこのリングと
融合するとともに前記拡散領域を取り囲む第１導電型の
第２の低ドープリングを形成する工程、を順に具えるこ
とを特徴とする
【００１１】
【実施例】以下、図面を参照して本発明の幾つかの実施
例を説明する。図１は個別バイポーラＮＰＮパワートラ
ンジスタの断面図であり、このトランジスタは第１のＮ
−エピタキシャル層２が成長されたＮ＋半導体基板１内
に形成される。Ｐ型拡散領域３を第１エピタキシャル層
２内に形成し、この領域を同じく第１エピタキシャル層
２内に拡散により形成された環状のＰ−領域４からなる
第１埋込リングにより取り囲む。Ｎ＋領域５をＰ型拡散
領域３内に拡散により形成する。
例を説明する。図１は個別バイポーラＮＰＮパワートラ
ンジスタの断面図であり、このトランジスタは第１のＮ
−エピタキシャル層２が成長されたＮ＋半導体基板１内
に形成される。Ｐ型拡散領域３を第１エピタキシャル層
２内に形成し、この領域を同じく第１エピタキシャル層
２内に拡散により形成された環状のＰ−領域４からなる
第１埋込リングにより取り囲む。Ｎ＋領域５をＰ型拡散
領域３内に拡散により形成する。
【００１２】第２のＮ−エピタキシャル層６を第１エピ
タキシャル層２上に成長させ、環状Ｐ＋領域７を第２エ
ピタキシャル層６内に、Ｐ型拡散領域３に接触するまで
拡散させる。第２リングを、第２エピタキシャル層６内
に拡散により形成された、環状Ｐ＋領域７を取り囲む環
状Ｐ−領域８により構成する。Ｎ＋領域９を第２エピタ
キシャル層６内に、Ｎ＋領域５に接触するまで拡散させ
る。
タキシャル層２上に成長させ、環状Ｐ＋領域７を第２エ
ピタキシャル層６内に、Ｐ型拡散領域３に接触するまで
拡散させる。第２リングを、第２エピタキシャル層６内
に拡散により形成された、環状Ｐ＋領域７を取り囲む環
状Ｐ−領域８により構成する。Ｎ＋領域９を第２エピタ
キシャル層６内に、Ｎ＋領域５に接触するまで拡散させ
る。
【００１３】次に、全表面を絶縁酸化物層１０で被覆
し、この層に接点孔を設けて金属ストリップ１１及び１
２を環状Ｐ＋領域７及びＮ＋領域９にそれぞれ接触させ
る。基板１の底面に金属層１３を接触させる。Ｎ＋領域
９及びその下側のＮ＋領域５は個別バイポーラＮＰＮパ
ワートランジスタのエミッタ領域を構成し、この領域は
金属ストリップ１２を経て外部エミッタ端子Ｅに接続さ
れる。
し、この層に接点孔を設けて金属ストリップ１１及び１
２を環状Ｐ＋領域７及びＮ＋領域９にそれぞれ接触させ
る。基板１の底面に金属層１３を接触させる。Ｎ＋領域
９及びその下側のＮ＋領域５は個別バイポーラＮＰＮパ
ワートランジスタのエミッタ領域を構成し、この領域は
金属ストリップ１２を経て外部エミッタ端子Ｅに接続さ
れる。
【００１４】Ｐ型拡散領域３は個別バイポーラパワート
ランジスタのベース領域を構成し、この領域は環状Ｐ＋
領域７及び金属ストリップ１１を経て外部ベース端子Ｂ
に接続される。第１及び第２エピタキシャル層２及び６
及び半導体基板１は個別バイポーラパワートランジスタ
のコレクタ領域を構成し、この領域は金属ストリップ１
３を経て外部コレクタ端子Ｃに接続される。
ランジスタのベース領域を構成し、この領域は環状Ｐ＋
領域７及び金属ストリップ１１を経て外部ベース端子Ｂ
に接続される。第１及び第２エピタキシャル層２及び６
及び半導体基板１は個別バイポーラパワートランジスタ
のコレクタ領域を構成し、この領域は金属ストリップ１
３を経て外部コレクタ端子Ｃに接続される。
【００１５】環状Ｐ−領域４及び８からなる２つのリン
グはバイポーラパワートランジスタのための本発明によ
るエッジ構造を構成し、ベース−コレクタ接合を逆バイ
アス時に有限曲率半径のために生ずる早期降伏から防止
することができる。
グはバイポーラパワートランジスタのための本発明によ
るエッジ構造を構成し、ベース−コレクタ接合を逆バイ
アス時に有限曲率半径のために生ずる早期降伏から防止
することができる。
【００１６】図２は他の素子と一緒に同一のチップに集
積することができるバイポーラ低電圧トランジスタの断
面図である。この場合には、Ｎ＋領域９を環状にし、こ
の領域で第２エピタキシャル層６の一部分１４を限界
し、この部分１４内にＰ型領域１５を拡散し、次いでＮ
＋領域１６をこの領域１５内に拡散する。
積することができるバイポーラ低電圧トランジスタの断
面図である。この場合には、Ｎ＋領域９を環状にし、こ
の領域で第２エピタキシャル層６の一部分１４を限界
し、この部分１４内にＰ型領域１５を拡散し、次いでＮ
＋領域１６をこの領域１５内に拡散する。
【００１７】絶縁酸化物層１０に接点孔を設け、金属ス
トリップ１７及び１８をそれぞれＮ＋領域１６及びＰ型
領域１５に接触させるとともに、金属ストリップ１９を
Ｎ＋環状領域９を経てＮ＋領域５に接触させる。Ｎ＋領
域１６がバイポーラ低電圧トランジスタのエミッタを構
成し、Ｐ型領域１５及びＮ＋領域５がそれぞれベース領
域及びコレクタ領域を構成する。金属ストリップ１７、
１８及び１９をそれぞれ外部端子Ｅ，Ｂ及びＣに接続す
る。
トリップ１７及び１８をそれぞれＮ＋領域１６及びＰ型
領域１５に接触させるとともに、金属ストリップ１９を
Ｎ＋環状領域９を経てＮ＋領域５に接触させる。Ｎ＋領
域１６がバイポーラ低電圧トランジスタのエミッタを構
成し、Ｐ型領域１５及びＮ＋領域５がそれぞれベース領
域及びコレクタ領域を構成する。金属ストリップ１７、
１８及び１９をそれぞれ外部端子Ｅ，Ｂ及びＣに接続す
る。
【００１８】バイポーラ低電圧トランジスタを取り囲む
Ｐ型領域３及びＰ＋環状領域７はトランジスタをチップ
の基板１から絶縁分離する領域を構成し、これらのＰ型
領域は電気的分離のために基板１に対し負にバイアスさ
れる。本例でも、Ｐ−領域４及び８は本発明によるエッ
ジ構造を構成し、Ｐ型領域３とエピタキシャル層２との
間の接合の早期降伏を阻止する。
Ｐ型領域３及びＰ＋環状領域７はトランジスタをチップ
の基板１から絶縁分離する領域を構成し、これらのＰ型
領域は電気的分離のために基板１に対し負にバイアスさ
れる。本例でも、Ｐ−領域４及び８は本発明によるエッ
ジ構造を構成し、Ｐ型領域３とエピタキシャル層２との
間の接合の早期降伏を阻止する。
【００１９】本発明によるエッジ構造を有する装置、特
に図２に示す装置を得るのに好適な製造方法は、Ｎ＋半
導体基板１上の第１の低ドープＮ−エピタキシャル層２
の成長から出発する。第１エピタキシャル層２内へのド
ーパントの選択的注入及び次の拡散によりＰ型領域３を
形成し、次に次の注入及び拡散により前記領域３内に封
入されたＮ＋領域５を形成する。
に図２に示す装置を得るのに好適な製造方法は、Ｎ＋半
導体基板１上の第１の低ドープＮ−エピタキシャル層２
の成長から出発する。第１エピタキシャル層２内へのド
ーパントの選択的注入及び次の拡散によりＰ型領域３を
形成し、次に次の注入及び拡散により前記領域３内に封
入されたＮ＋領域５を形成する。
【００２０】第３のマスク使用注入及び次の拡散により
Ｐ型領域３の周囲に、第１リングを構成するＰ−環状領
域４を形成する。この工程はＮ＋領域５の形成前、又は
Ｐ型領域３の形成前に行うこともできる点に注意された
い（図３） 次に、第２の低ドープＮ−エピタキシャル層６をチップ
の全上表面上に成長させる（図４）。
Ｐ型領域３の周囲に、第１リングを構成するＰ−環状領
域４を形成する。この工程はＮ＋領域５の形成前、又は
Ｐ型領域３の形成前に行うこともできる点に注意された
い（図３） 次に、第２の低ドープＮ−エピタキシャル層６をチップ
の全上表面上に成長させる（図４）。
【００２１】次に、環状Ｐ＋領域７を第２エピタキシャ
ル層６内に、Ｐ型領域３に接触するまで拡散し、次いで
マスク使用注入及び拡散により環状Ｐ＋領域７の周囲
に、第２リングを構成するＰ−領域８を形成してエッジ
構造を完成させる。前記Ｐ−環状領域４及び８の各領域
は、表面電界を更に低減するために、当業者に既知の技
術を用いて、内側のものから外側のものへ順に減少した
ドーパント濃度を有する２以上の融合同心領域により形
成することができる。ここまでの上記の順次の工程は図
１及び図２の両構造を得るのに好適である。
ル層６内に、Ｐ型領域３に接触するまで拡散し、次いで
マスク使用注入及び拡散により環状Ｐ＋領域７の周囲
に、第２リングを構成するＰ−領域８を形成してエッジ
構造を完成させる。前記Ｐ−環状領域４及び８の各領域
は、表面電界を更に低減するために、当業者に既知の技
術を用いて、内側のものから外側のものへ順に減少した
ドーパント濃度を有する２以上の融合同心領域により形
成することができる。ここまでの上記の順次の工程は図
１及び図２の両構造を得るのに好適である。
【００２２】図２の構造の製造においては、次にＮ＋領
域９を選択的注入及び拡散により形成し（図５）、この
領域は下側のＮ＋領域５に接触するまで第２エピタキシ
ャル層６内を延在させる。本例では、この領域９を環状
にしてこの領域で第２エピタキシャル層６の一部分１４
を限界し、この部分１４内にバイポーラ低電圧トランジ
スタのベース領域を形成するＰ型領域１５を拡散し、次
いでＮ＋領域１６をＰ型領域１５内に拡散してエミッタ
領域を形成する。
域９を選択的注入及び拡散により形成し（図５）、この
領域は下側のＮ＋領域５に接触するまで第２エピタキシ
ャル層６内を延在させる。本例では、この領域９を環状
にしてこの領域で第２エピタキシャル層６の一部分１４
を限界し、この部分１４内にバイポーラ低電圧トランジ
スタのベース領域を形成するＰ型領域１５を拡散し、次
いでＮ＋領域１６をＰ型領域１５内に拡散してエミッタ
領域を形成する。
【００２３】以後の製造工程は既知の製造方法と同一で
あり、これらの工程は全表面の酸化、接点孔の形成及び
金属導電層の堆積を含み、導電層を選択的に除去して金
属ストリップ１７、１８及び１９を形成する。チップの
表面を例えばガラス層で最終的に保護し、基板１の底面
を金属導電層１３で被覆する。
あり、これらの工程は全表面の酸化、接点孔の形成及び
金属導電層の堆積を含み、導電層を選択的に除去して金
属ストリップ１７、１８及び１９を形成する。チップの
表面を例えばガラス層で最終的に保護し、基板１の底面
を金属導電層１３で被覆する。
【００２４】上述した実施例の可能な変形例では、領域
３、５及び９の形成を省略し、領域７を環状にせず、且
つ金属ストリップ１２を形成しないで、ＰＮ高電圧ダイ
オードを形成することができる（図６及び図７）。これ
は、拡散領域３を形成する第１エピタキシャル層２内へ
のドーパントの注入及び拡散、領域５及び環状領域９の
注入及び拡散のような幾つかの製造工程を行わない必要
があるだけである。この場合には、アノード領域７は領
域４及び８からなるエッジ構造より浅くなり、第１エピ
タキシャル層２内まで延在させてもよく、また第２エピ
タキシャル層６内に閉じ込めてもよい。本発明は、パワ
ーＭＯＳＦＥＴ又はＩＧＢＴ（絶縁ゲートバイポーラト
ランジスタ）を集積する必要がある場合にも、当業者に
既知の変更を用いて、ＥＰ−Ａ−４５９５７８及びＥＰ
−Ａ−４５３０２６に記載されている製造方法に使用す
ることができる。３以上のエピタキシャル層を成長する
製造方法の場合には、本発明のエッジ構造はこれらのエ
ピタキシャル層の上側の２層に形成する。
３、５及び９の形成を省略し、領域７を環状にせず、且
つ金属ストリップ１２を形成しないで、ＰＮ高電圧ダイ
オードを形成することができる（図６及び図７）。これ
は、拡散領域３を形成する第１エピタキシャル層２内へ
のドーパントの注入及び拡散、領域５及び環状領域９の
注入及び拡散のような幾つかの製造工程を行わない必要
があるだけである。この場合には、アノード領域７は領
域４及び８からなるエッジ構造より浅くなり、第１エピ
タキシャル層２内まで延在させてもよく、また第２エピ
タキシャル層６内に閉じ込めてもよい。本発明は、パワ
ーＭＯＳＦＥＴ又はＩＧＢＴ（絶縁ゲートバイポーラト
ランジスタ）を集積する必要がある場合にも、当業者に
既知の変更を用いて、ＥＰ−Ａ−４５９５７８及びＥＰ
−Ａ−４５３０２６に記載されている製造方法に使用す
ることができる。３以上のエピタキシャル層を成長する
製造方法の場合には、本発明のエッジ構造はこれらのエ
ピタキシャル層の上側の２層に形成する。
【図１】本発明の第１実施例の断面図である。
【図２】本発明の第２実施例の断面図である。
【図３】本発明の第２実施例の順次の製造工程を示す断
面図である。
面図である。
【図４】本発明の第２実施例の順次の製造工程を示す断
面図である。
面図である。
【図５】本発明の第２実施例の順次の製造工程を示す断
面図である。
面図である。
【図６】本発明の他の実施例の断面図である。
【図７】本発明の他の実施例の断面図である。
図１： １ Ｎ＋半導体基板 ２ Ｎ−第１エピタキシャル層（コレクタ領域） ３ Ｐ型拡散領域（ベース領域） ４ Ｐ−環状領域（第１リング） ５、９ Ｎ＋領域（エミッタ領域） ６ Ｎ−第２エピタキシャル層 ７ Ｐ＋環状領域 ８ Ｐ−環状領域（第２リング） １０ 絶縁酸化物層 １１、１２、１３ 金属ストリップ 図２： ３、７ 分離領域 ５、９ コレクタ領域 １５ Ｐ−領域（ベース領域） １６ Ｎ＋領域（エミッタ領域） 図６及び図７： ７ Ｐ＋拡散領域（アノード領域）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｘ (72)発明者 ラファエル ザンブラノ イタリア国 カターニア 95037 サン ジョバンニ ラ プンタ ビア デュカ ダオスタ 43ア (72)発明者 サルバトーレ レオナルディ イタリア国 カターニア 95020 スター ゾ−アチレアール ヴィア リエシ 33 (72)発明者 ジオバンナ カッシオラ イタリア国 98121 メシーナ ヴィアー レ レジナ マルガリータ パル ジオル ナリスティ（番地なし)
Claims (21)
- 【請求項１】 半導体装置の上表面から延在する第１導
電型の拡散領域（３、７）により形成されたＰＮ接合を
具える高電圧半導体装置のための集積エッジ構造におい
て、該エッジ構造は、第２導電型の第１の低ドープエピ
タキシャル層（２）内に形成され且つ前記拡散領域
（３）を取り囲む第１導電型の第１の低ドープリング
（４）と、第１エピタキシャル層（２）上に成長された
第２導電型の第２の低ドープエピタキシャル層（６）内
に形成され且つ前記第１リング（４）上に重畳されこの
リングと融合した第１導電型の第２の低ドープリング
（８）とを具えることを特徴とする集積エッジ構造。 - 【請求項２】 前記拡散領域（７）は第２エピタキシャ
ル層（６）より浅いことを特徴とする請求項１記載の集
積エッジ構造。 - 【請求項３】 前記拡散領域（３、７）は第１エピタキ
シャル層（２）内まで延在していることを特徴とする請
求項１記載の集積エッジ構造。 - 【請求項４】 前記高電圧装置はダイオードであること
を特徴とする請求項２又は３記載の集積エッジ構造。 - 【請求項５】 前記拡散領域（３、７）は第１エピタキ
シャル層（２）の上表面から延在する埋込領域（３）
と、半導体装置の上表面から前記埋込領域（３）まで延
在するとともに前記第２の低ドープリング（８）により
取り囲まれた高ドープ領域（７）とを具えることを特徴
とする請求項３記載の集積エッジ構造。 - 【請求項６】 第１導電型の前記高ドープ領域（７）は
環状領域であることを特徴とする請求項５記載の集積エ
ッジ構造。 - 【請求項７】 前記高電圧装置はパワーＭＯＳＦＥＴで
あることを特徴とする請求項５又は６記載の集積エッジ
構造。 - 【請求項８】 前記高電圧装置は絶縁ゲートバイポーラ
トランジスタであることを特徴とする請求項５又は６記
載の集積エッジ構造。 - 【請求項９】 前記高電圧装置はコレクタ及びベースが
第１エピタキシャル層（２）及び拡散領域（３、７）に
よりそれぞれ形成された個別バイポーラパワートランジ
スタであり、前記ＰＮ接合がこのバイポーラパワートラ
ンジスタのベース−コレクタ接合であることを特徴とす
る請求項６記載の集積エッジ構造。 - 【請求項１０】 第１導電型の前記高ドープ領域（７）
の内側に、半導体装置の上表面から第１導電型の前記埋
込領域（３）まで延在する第２導電型の高ドープ領域
（５、９）が形成され、該領域が前記個別バイポーラパ
ワートランジスタのエミッタ領域を形成することを特徴
とする請求項９記載の集積エッジ構造。 - 【請求項１１】 前記ＰＮ接合が半導体装置内に集積さ
れる低電圧ＭＯＳＦＥＴを第１エピタキシャル層（２）
から分離する分離領域を形成することを特徴とする請求
項５又は６記載の集積エッジ構造。 - 【請求項１２】 前記ＰＮ接合が半導体装置内に集積さ
れるバイポーラ低電圧トランジスタを第１エピタキシャ
ル層（２）から分離する分離領域を形成することを特徴
とする請求項５又は６記載の集積エッジ構造。 - 【請求項１３】 前記バイポーラ低電圧トランジスタ
は、前記埋込領域（３）内に形成された第２導電型の高
ドープ領域（５）及び半導体装置の上表面から第２エピ
タキシャル層（６）内を延在し前記高ドープ領域（５）
と融合する第２導電型の高ドープ領域（９）により形成
されたコレクタと、第２エピタキシャル層（６）の一部
分（１４）内に拡散されたベース領域を構成する第１導
電型の領域（１５）と、前記領域（１５）内に拡散され
たエミッタ領域を構成する第２導電型の高ドープ領域
（１６）とを具えることを特徴とする請求項１２記載の
集積エッジ構造。 - 【請求項１４】 第１導電型の前記領域（３、４、７、
８、１５）はＰ型半導体領域であり、第２導電型の前記
領域（２、５、６、９、１６）はＮ型半導体領域である
ことを特徴とする請求項１〜１３のいずれかに記載の集
積エッジ構造。 - 【請求項１５】 第１導電型の前記領域（３、４、７、
８、１５）はＮ型半導体領域であり、第２導電型の前記
領域（２、５、６、９、１６）はＰ型半導体領域である
ことを特徴とする請求項１〜１３のいずれかに記載の集
積エッジ構造。 - 【請求項１６】 前記第１エピタキシャル層（２）は第
２導電型の高ドープ半導体基板（１）上に成長されてい
ることを特徴とする請求項１４又は１５記載の集積エッ
ジ構造。 - 【請求項１７】 前記第１エピタキシャル層（２）は第
１導電型の高ドープ半導体基板（１）上に成長されてい
ることを特徴とする請求項１４又は１５記載の集積エッ
ジ構造。 - 【請求項１８】 高電圧モノリシック半導体装置のため
の集積エッジ構造を製造する方法であって、 （ａ）高ドープ半導体基板（１）上に第２導電型の第１
の低ドープエピタキシャル層（２）を成長させる工程、 （ｂ）前記第１エピタキシャル層（２）内へのドーパン
トのマスク使用注入及び次の拡散により第１導電型の第
１の低ドープリング（４）を形成する工程、 （ｃ）前記第１エピタキシャル層（２）上に第２導電型
の第２の低ドープエピタキシャル層（６）を成長させる
工程、 （ｄ）前記第２エピタキシャル層（６）内へのドーパン
トのマスク使用注入及び次の拡散により第１導電型の拡
散領域（７）を形成する工程、及び （ｅ）前記第２エピタキシャル層（６）内へのドーパン
トのマスク使用注入及び次の拡散により、前記第１リン
グ（４）上に重畳されこのリングと融合するとともに前
記拡散領域（７）を取り囲む第１導電型の第２の低ドー
プリング（８）を形成する工程、を順に具えることを特
徴とする集積エッジ構造の製造方法。 - 【請求項１９】 前記工程（ａ）と（ｂ）との間に、前
記第１エピタキシャル層（２）内へのドーパントのマス
ク使用注入及び次の拡散を行って、第１導電型の埋込領
域（３）を形成し、前記第１リングが前記埋込領域
（３）を取り囲み、前記拡散領域（７）が前記埋込領域
（３）上に重畳されこの領域と融合するようにすること
を特徴とする請求項１８記載の製造方法。 - 【請求項２０】 前記半導体基板（１）は第１導電型で
あることを特徴とする請求項１８記載の方法。 - 【請求項２１】 前記半導体基板（１）は第２導電型で
あることを特徴とする請求項１８記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT93830286:6 | 1993-07-01 | ||
| EP93830286A EP0632503B1 (en) | 1993-07-01 | 1993-07-01 | Integrated edge structure for high voltage semiconductor devices and related manufacturing process |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07312372A true JPH07312372A (ja) | 1995-11-28 |
Family
ID=8215196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6144414A Pending JPH07312372A (ja) | 1993-07-01 | 1994-06-27 | 高電圧半導体装置のための集積エッジ構造及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5489799A (ja) |
| EP (1) | EP0632503B1 (ja) |
| JP (1) | JPH07312372A (ja) |
| DE (1) | DE69331052T2 (ja) |
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|---|---|---|---|---|
| US5798554A (en) * | 1995-02-24 | 1998-08-25 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | MOS-technology power device integrated structure and manufacturing process thereof |
| EP0768714B1 (en) * | 1995-10-09 | 2003-09-17 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Construction method for power devices with deep edge ring |
| JP3062065B2 (ja) * | 1995-10-20 | 2000-07-10 | 日本電気株式会社 | 半導体装置の製造方法 |
| DE69533134T2 (de) * | 1995-10-30 | 2005-07-07 | Stmicroelectronics S.R.L., Agrate Brianza | Leistungsbauteil hoher Dichte in MOS-Technologie |
| EP0772242B1 (en) * | 1995-10-30 | 2006-04-05 | STMicroelectronics S.r.l. | Single feature size MOS technology power device |
| DE69515876T2 (de) * | 1995-11-06 | 2000-08-17 | St Microelectronics Srl | Leistungsbauelement in MOS-Technologie mit niedrigem Ausgangswiderstand und geringer Kapazität und dessen Herstellungsverfahren |
| US6228719B1 (en) | 1995-11-06 | 2001-05-08 | Stmicroelectronics S.R.L. | MOS technology power device with low output resistance and low capacitance, and related manufacturing process |
| DE69530216T2 (de) * | 1995-12-19 | 2004-02-12 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno - Corimme | Monolithische Halbleiteranordnung mit Randstruktur und Verfahren zur Herstellung |
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| US6373100B1 (en) | 1998-03-04 | 2002-04-16 | Semiconductor Components Industries Llc | Semiconductor device and method for fabricating the same |
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| CN110010677B (zh) * | 2019-04-25 | 2024-02-13 | 江苏新顺微电子股份有限公司 | 一种改善结终端延伸结构三极管可靠性的器件结构及其制造方法 |
| CN111554738A (zh) * | 2020-04-29 | 2020-08-18 | 杭州士兰微电子股份有限公司 | 半导体器件及其制造方法 |
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| IT1214805B (it) * | 1984-08-21 | 1990-01-18 | Ates Componenti Elettron | Spositivi a semiconduttore con giunprocesso per la fabbricazione di dizioni planari a concentrazione di carica variabile e ad altissima tensione di breakdown |
| IT1217322B (it) * | 1987-12-22 | 1990-03-22 | Sgs Microelettronica Spa | Procedimento di fabbricazione di un dispositivo nonolitico a semiconduttope comprendente almeno un transistor di un circuito integrato di comando e un transistor di rotenza in tegrato nella stessa piastrina |
| JPH0828373B2 (ja) * | 1988-12-06 | 1996-03-21 | 富士電機株式会社 | 集積回路装置用接合分離半導体領域構造 |
-
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-
1994
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- 1994-06-28 US US08/265,059 patent/US5489799A/en not_active Expired - Lifetime
-
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- 1996-02-20 US US08/604,110 patent/US5895249A/en not_active Expired - Lifetime
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