JP3730483B2 - バイポーラトランジスタ - Google Patents
バイポーラトランジスタ Download PDFInfo
- Publication number
- JP3730483B2 JP3730483B2 JP2000199841A JP2000199841A JP3730483B2 JP 3730483 B2 JP3730483 B2 JP 3730483B2 JP 2000199841 A JP2000199841 A JP 2000199841A JP 2000199841 A JP2000199841 A JP 2000199841A JP 3730483 B2 JP3730483 B2 JP 3730483B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- collector
- semiconductor region
- bipolar transistor
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 claims description 62
- 239000012535 impurity Substances 0.000 claims description 44
- 230000010355 oscillation Effects 0.000 claims description 22
- 230000003071 parasitic effect Effects 0.000 description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 238000009792 diffusion process Methods 0.000 description 12
- 230000005540 biological transmission Effects 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 238000004891 communication Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000000470 constituent Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012886 linear function Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000012887 quadratic function Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、バイポーラトランジスタに関するもので、特に縦型バイポーラトランジスタのコレクタ領域の構造に係る。
【０００２】
【従来の技術】
バイポーラトランジスタにおける耐圧、容量等の特性は、その設計パラメータに応じてトレードオフの関係にある。そのため、設計パラメータの最適化と共に、その設計パラメータに忠実に設計するための技術が重要となっている。
【０００３】
従来の縦型バイポーラトランジスタについて図７を用いて説明する。図７はｐｎｐ型のバイポーラトランジスタの断面図である。
【０００４】
図示するように、ｎ型シリコン基板１００内にコレクタ領域となるｐ＋型埋め込み層１１０が形成されている。そして、全面にｐ＋型埋め込み層１１０より低濃度のコレクタ領域となるｐ−型のエピタキシャルシリコン層１２０が形成されている。このｐ−型シリコン層１２０の表面には、ベース領域となるｎ型拡散層１３０が形成され、ｎ型拡散層１３０の表面にはエミッタ領域となるｐ＋＋型拡散層１４０が形成されている。更にｐ−型のエピタキシャルシリコン層１２０には、２カ所でｐ＋型埋め込み層１１０とコンタクトを取るｐ＋型拡散層１５０が形成されることで、バイポーラトランジスタが構成されている。
【０００５】
上記のように従来の縦型バイポーラトランジスタでは、耐圧を下げずにコレクタ・エミッタ間のサチレーション電圧を下げるため（コレクタ領域のインピーダンスを下げるため）に、コレクタ領域を比較的高濃度に不純物を導入した領域１１０と低濃度に不純物を導入した領域１２０との２層構造としている。
【０００６】
バイポーラトランジスタの通常動作時には、ベース・コレクタ間のｐｎ接合には逆バイアスが印加される。上記構成のバイポーラトランジスタにおいては、ベース領域１３０に比してコレクタ領域１２０の不純物濃度は低濃度であるので、このｐｎ接合に形成される空乏層１６０はそのほとんどがコレクタ領域１２０に幅広く形成される。そのためベース・コレクタ間の寄生容量は、コレクタ領域１２０に形成される空乏層でほぼ決定する。そしてコレクタ領域１２０の幅Ｄcは、通常動作時における印加電圧によりコレクタ領域１２０に形成される空乏層幅Ｗcよりも大きくなるよう形成されるのが通常である。
【０００７】
上記のように、従来のバイポーラトランジスタにおけるベース・コレクタ間の寄生容量は、不純物が比較的低濃度に導入されたコレクタ領域１２０に形成される空乏層によって決まり、この空乏層は幅の広い形状となる。そして寄生容量は空乏層の幅が広いことから比較的低く抑えられる。しかしコレクタ領域１２０の不純物濃度が低いために、空乏層幅の印加電圧依存性が大きくなるという問題がある。すなわち、ベース・コレクタ間に印加される電圧による空乏層幅の変化が顕著であり、そのため寄生容量も大きく変化する。
【０００８】
そして、このようなバイポーラトランジスタを用いて発振回路等を形成した場合、ベース・コレクタ間の寄生容量が印加電圧によって大きく変化するために、その発振周波数も大きく変動する（Pushing）という問題があった。
【０００９】
【発明が解決しようとする課題】
上記従来の縦型バイポーラトランジスタのコレクタ領域は、高濃度に不純物が導入された領域と、低濃度に不純物が導入され、ベース領域に接する領域との２層構造を有している。ベース領域に接する低不純物濃度のコレクタ領域は、通常動作時に印加される電圧によりコレクタ領域に発生する空乏層幅よりも大きくなるように設計され、その不純物濃度差から空乏層はそのほとんどがコレクタ領域内に形成される。すなわち、ベース・コレクタ間の寄生容量は、低不純物濃度のコレクタ領域に形成される空乏層によって決まり、この空乏層は幅の広い形状となる。そのため寄生容量は比較的低く抑えられる。しかし、逆にベース・コレクタ間に印加される電圧による空乏層幅の変化が顕著であり、そのため寄生容量が大きく変化するという問題があった。
【００１０】
また、上記従来のバイポーラトランジスタを用いて発振回路を構成すると、ベース・コレクタ間の寄生容量が印加電圧によって大きく変化するために、その発振周波数が大きく変動するという問題があった。
【００１１】
この発明は、上記事情に鑑みてなされたもので、その目的は、ｐｎ接合における寄生容量を低く抑えつつ、印加電圧による空乏層幅の変化を抑制できるバイポーラトランジスタを提供することにある。
【００１２】
【課題を解決するための手段】
この発明の第１の態様に係るバイポーラトランジスタは、発振回路に用いられるバイポーラトランジスタであって、コレクタ領域となる第１導電型の第１半導体領域と、前記第１半導体領域上に設けられ、前記第１半導体領域よりも低不純物濃度のコレクタ領域となる第１導電型の第２半導体領域と、前記第２半導体領域の表面領域内に設けられ、ベース領域となる第２導電型の第３半導体領域と、前記第３半導体領域の表面領域内に設けられ、エミッタ領域となる第１導電型の第４半導体領域とを具備し、前記第２半導体領域の膜厚は、前記ベース領域と前記エミッタ領域との間の電位差が、前記コレクタ領域と前記エミッタ領域との間の電位差に実質的に等しい場合に前記コレクタ領域に形成される空乏層の幅よりも小さいことを特徴としている。
【００１３】
また、この発明の第２の態様に係るバイポーラトランジスタは、発振回路に用いられるバイポーラトランジスタであって、コレクタ領域となる第１導電型の第１半導体領域と、前記第１半導体領域上に設けられ、前記第１半導体領域よりも低不純物濃度のコレクタ領域となる第１導電型の第２半導体領域と、前記第２半導体領域の表面領域内に設けられ、ベース領域となる第２導電型の第３半導体領域と、前記第３半導体領域の表面領域内に設けられ、エミッタ領域となる第１導電型の第４半導体領域とを具備し、前記第１、第２半導体領域は、前記ベース領域と前記エミッタ領域との間の電位差が、前記コレクタ領域と前記エミッタ領域との間の電位差に実質的に等しい場合にコレクタ領域に形成される空乏層が前記第２半導体領域に達するような不純物濃度プロファイルを有することを特徴としている。
【００１４】
更にこの発明の第３の態様に係るバイポーラトランジスタは、発振回路に用いられるバイポーラトランジスタであって、コレクタ領域となる第１導電型の第１半導体領域と、前記第１半導体領域上に設けられ、前記第１半導体領域よりも低不純物濃度のコレクタ領域となる第１導電型の第２半導体領域と、前記第２半導体領域の表面領域内に設けられ、ベース領域となる第２導電型の第３半導体領域と、前記第３半導体領域の表面領域内に設けられ、エミッタ領域となる第１導電型の第４半導体領域とを具備し、前記第２半導体領域は、前記ベース領域と前記エミッタ領域との間の電位差が、前記コレクタ領域と前記エミッタ領域との間の電位差に実質的に等しい場合に前記コレクタ領域に形成される空乏層の幅よりも小さい膜厚を有し、深さ方向に１次またはそれ以上の高次の関数に従って増加する不純物濃度プロファイルを有することを特徴としている。
【００１５】
請求項１に記載した構成の半導体装置によれば、コレクタ領域に高不純物濃度領域と、ベース領域に接する低不純物濃度領域とを有するバイポーラトランジスタにおいて、ベース・エミッタ間電圧Ｖbeがコレクタ・エミッタ間電圧Ｖceにほぼ等しい場合、すなわち、ベース・コレクタ間電圧Ｖbcがほぼ０Ｖである場合にコレクタ領域に形成される空乏層幅よりも、前記低不純物濃度領域の膜厚を小さく設定している。そのため、Ｖbcがほぼ０Ｖを動作条件とするバイポーラトランジスタにおいて、通常動作時のベース・コレクタ間に発生する寄生容量を従来と同レベルに維持しつつ、ベース・コレクタ間に逆バイアスが印加された際の空乏層の変化量を小さくでき、寄生容量の変化を抑制できる。また、このようなバイポーラトランジスタを用いて発振回路を構成すれば、発振回路の発振周波数の変動を抑制でき、発振回路の動作信頼性を向上できる。
【００１６】
また、請求項２に記載した構成の半導体装置によれば、コレクタ領域に高不純物濃度領域と、ベース領域に接する低不純物濃度領域とを有するバイポーラトランジスタにおいて、ベース・エミッタ間電圧Ｖbeがコレクタ・エミッタ間電圧Ｖceにほぼ等しい場合、すなわち、ベース・コレクタ間電圧Ｖbcがほぼ０Ｖである場合にコレクタ領域に形成される空乏層が高不純物濃度領域に達するように不純物濃度プロファイルを設定している。このような構成によっても請求項１と全く同様の効果が得られる。
【００１７】
更に、請求項３に記載したように、バイポーラトランジスタのコレクタ低濃度不純物領域を、１次またはそれ以上の高次の関数に従って不純物濃度が増加する不純物濃度プロファイルに設定することにより、上記請求項１、２と同様の効果が得られる。
【００１８】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１９】
この発明の第１の実施形態に係る半導体装置について、図１を用いて説明する。図１はｐｎｐ型のバイポーラトランジスタの断面図である。
【００２０】
図示するように、ｎ型シリコン基板１０内にコレクタ領域となるｐ＋型埋め込み層１１が形成されている。そして、全面にｐ＋型埋め込み層１１より低濃度のコレクタ領域となるｐ−型のエピタキシャルシリコン層１２が形成されている。このｐ−型シリコン層１２の表面には、ベース領域となるｎ型拡散層１３が形成され、ｎ型拡散層１３の表面にはエミッタ領域となるｐ＋＋型拡散層１４が形成されている。更にｐ−型のエピタキシャルシリコン層１２には、２カ所でｐ＋型埋め込み層１１とコンタクトを取るｐ＋型拡散層１５が形成されることで、バイポーラトランジスタが構成されている。
【００２１】
なおｐ−型のエピタキシャルシリコン層１２の膜厚Ｄcは、通常動作時にｐ−型エピタキシャルシリコン層１２とｎ型拡散層１３とのｐｎ接合によりｐ−型エピタキシャルシリコン層１２に発生する空乏層幅Ｗcより小さく設定されている。
【００２２】
次に縦型バイポーラトランジスタにおけるベース・コレクタ間の寄生容量について説明する。
【００２３】
バイポーラトランジスタの通常動作時には、ベース・コレクタ間のｐｎ接合には逆バイアス、またはｐｎ接合がオンしない程度の順バイアスが印加される。この際のベース・コレクタ間の寄生容量Ｃbcは次式で近似できる。
【００２４】
【数１】
【００２５】
ここでＶdはベース・コレクタ間電圧、Ｃbc０はＶd＝０Ｖ時の容量、φ０はビルトインポテンシャルである。
【００２６】
上記構成のバイポーラトランジスタにおいては、ベース領域１３に比してコレクタ領域１２の不純物濃度は低濃度であるので、このｐｎ接合に形成される空乏層１５はそのほとんどがコレクタ領域１２に幅広く形成される。そのためベース・コレクタ間の寄生容量は、コレクタ領域１２に形成される空乏層でほぼ決定する。
【００２７】
寄生容量は次のようにして考えることが出来る。すなわち、寄生容量はベース・コレクタ間に発生する空乏層の両端を平行平板電極としたコンデンサであるという考え方である。従ってベース・コレクタ間の印加電圧が増大すると空乏層は拡がっていき、容量値は下がる。この考え方により寄生容量の算出式を考える。
【００２８】
ベース・コレクタ間に電圧Ｖdを印加した際の空乏層幅をｄ（Ｖd）、ベースとコレクトの接触面の面積をＳ、シリコンの誘電率をεとすると、寄生容量Ｃbcは以下の式で表現できる。
【００２９】
【数２】
【００３０】
空乏層幅は、印加電圧（逆バイアス）に比例し、不純物濃度に逆比例する関係にある。そのためコレクタ領域の不純物濃度を高く設定すると、印加電圧による空乏層の変動量は減少するが、空乏層幅ｄ（Ｖd）は狭まるため容量値とその変動は大きくなる。
【００３１】
従って、本実施形態のバイポーラトランジスタは、空乏層がコレクタ領域の低濃度層と高濃度層とに跨るように濃度設定を行っている。これにより、寄生容量の大きさを低濃度のみで構成したものとほぼ同じレベルに抑えつつ、空乏層の変動量は高濃度と同じレベルの変動量に抑えることが可能となる。
【００３２】
この点について図２（ａ）、（ｂ）及び図３（ａ）、（ｂ）を用いて説明する。図２、図３はそれぞれ従来の構造、及び本実施形態の構造を有するバイポーラトランジスタのベース・コレクタ間に発生する空乏層の様子を示しており、（ａ）図は通常動作時すなわちベース・コレクタ間のｐｎ接合がオフの状態、（ｂ）図はｐｎ接合に更に逆バイアスが印加された状態である。
【００３３】
まず従来構造のバイポーラトランジスタは図２（ａ）に示すように、通常動作に必要なバイアスがコレクタ・エミッタ間に印加された際にコレクタ領域に形成される空乏層幅をＷcとする。勿論、この空乏層はコレクタ領域内の低不純物濃度層内に全て形成されている。
【００３４】
それに対して本実施形態に係るバイポーラトランジスタでは図３（ａ）に示すように、コレクタ領域に形成される空乏層は、従来構造で形成される空乏層幅Ｗcとほぼ同じである。但し、空乏層の全てが低濃度領域に形成されるのではなく、その一部は高濃度層にも掛かっており、空乏層端部は高濃度層内に形成される。しかし、その空乏層の殆どは低濃度層に形成されているために、ベース・コレクタ間の寄生容量は従来構造とほぼ同じである。
【００３５】
そしてコレクタ・エミッタ間電圧が上昇し、ベース・コレクタ間に大きな逆バイアスが印加された場合を考える。従来構造では、図２（ｂ）に示すようにコレクタ領域にはΔｄ１だけ拡がった幅Ｗc’を有する空乏層が形成される。この空乏層は低濃度領域内にのみ形成されるように設計されている。そのため印加バイアスによる空乏層幅の変化量Δｄ１は比較的大きい。
【００３６】
それに対して本実施形態に係るバイポーラトランジスタでは、図３（ｂ）に示すように、空乏層が拡がるのは高濃度領域内である。そのため印加バイアスによる空乏層幅の変化量Δｄ２は従来構造のΔｄ１に比べて小さくなる。
【００３７】
以上の原理により、通常動作時における寄生容量を従来通りに抑えつつ、印加電圧による容量変動を従来に比べて大幅に低減できる。
【００３８】
なお、本実施形態ではｐｎｐ型バイポーラトランジスタを例に挙げて説明したが、勿論ｎｐｎ型に適用できることは言うまでもない。また、上記バイポーラトランジスタにおいて、埋め込みにより形成したベース、エミッタ領域を例に挙げたが、勿論エピタキシャル成長層であってもかまわない。
【００３９】
次にこの発明の第２の実施形態に係る半導体装置について図４（ａ）乃至（ｃ）を用いて説明する。図４（ａ）乃至（ｃ）は、バイポーラトランジスタにおける深さ方向の濃度プロファイルである。
【００４０】
図示するように、本実施形態は、上記第１の実施形態で説明したバイポーラトランジスタにおいて不純物濃度プロファイルを工夫したものである。図４（ａ）は、コレクタ領域の不純物濃度が深さ方向に従って１次関数に従って増加するもの、図４（ｂ）は略２次関数に従って増加するもの、図４（ｃ）は第１の実施形態より細かいステップで不純物濃度が階段状に増加するものである。
【００４１】
上記のように、深さ方向に従って不純物濃度が大きくなる不純物濃度プロファイルに設定することにより、ベース・コレクタ間に印加する逆バイアスが大きくなるにつれて空乏層幅の変化量は小さくできる。すなわち、ベース・コレクタ間の寄生容量を従来レベルに維持しつつ、印加バイアスによる寄生容量の変動を抑制できる。
【００４２】
なお、濃度プロファイルは上記のものに限られるものではなく、深さ方向に従って濃度が増加するものであれば、２次以上の高次の関数や、指数関数的に増加するものなどを用いてもかまわない。また、空乏層が拡がる領域以外では不純物の濃度分布は寄生容量に影響を与えないので、例えばインピーダンスが問題とならない範囲で不純物濃度が低下するような領域を設けてもかまわない。また、上記不純物濃度プロファイルは、段階的に不純物濃度を変化させたイオン注入やエピタキシャル成長等により形成できる。
【００４３】
次にこの発明の第３の実施形態に係る半導体装置について、ＰＨＳ（Personal Handyphone System）端末を例に挙げて図５を用いて説明する。本実施形態は、上記第１、第２の実施形態に係るバイポーラトランジスタを、ＰＨＳ端末に用いられる基準発振器に適用したものであり、図５はＰＨＳ端末の一部の構成を示すブロック図である。
【００４４】
図示するように、ＰＨＳ端末は、無線ユニット２０と、モデムユニット３０とを備えており、無線ユニット２０はアンテナ２１、高周波スイッチ２２、受信部２３、送信部２４、シンセサイザ２５、及び温度センサ２６とを備えている。
【００４５】
すなわち、図示せぬ基地局から到来した無線搬送波信号は、アンテナ２１で受信された後、無線ユニット３０の高周波スイッチ２２を介して受信部２３に入力される。この受信部２３では、受信された無線搬送波信号がシンセサイザ２５から発生された基準発振信号とミキシングされて受信中間周波信号にダウンコンバートされる。
【００４６】
上記受信部２３から出力された受信中間周波信号は、モデムユニット３０の復調部３１に入力される。復調部では上記受信中間周波信号のディジタル復調が行われ、これによりディジタル復調信号が再生される。
【００４７】
その後、このディジタル復調信号は各受信タイムスロット毎に分離され、その分離データがパケットデータや制御データであった場合は、図示せぬデータ通信部で解析制御が成されて、例えばＰＨＳの表示部に表示する。データが音声データであった場合は、図示せぬ通話ユニットにより音声データを復号してアナログ信号に変換し、スピーカから出力する。
【００４８】
一方、マイクロホンから入力されたＰＨＳ端末ユーザの音声信号は、図示せぬ通話ユニットにてＰＣＭ（Pulse Code Modulation）符号化及び圧縮符号化される。この符号化音声データ、及びデータ通信部から入力された制御データ、パケットデータが多重化されて、モデムユニット３０の変調部３２へ入力される。
【００４９】
変調部３２は、入力された多重化ディジタル通信信号により送信中間周波信号をディジタル変調し、この変調した送信中間周波信号を送信部２４へ出力する。
【００５０】
送信部２４は、上記変調した送信中間周波信号をシンセサイザ２５から発生された基準発振信号とミキシングして無線搬送波周波数にアップコンバートし、更に所定の送信電力レベルに増幅する。この送信部２４から出力された無線搬送波信号は、高周波スイッチ２２を介してアンテナ２１から図示せぬ基地局に向けて送信される。
【００５１】
上記ＰＨＳ端末は、無線ユニット２０内に温度センサ２６を備えている。この温度センサ２６は、シンセサイザ２５内に設けられた基準発振器（ＲＥＦ）４０の発振周波数を周囲温度に応じて補正するものである。
【００５２】
図６は上記基準発振器４０の回路構成の一例を示したものである。
【００５３】
図示するように、電源電位Ｖccと接地電位ＧＮＤ間に、抵抗素子ＲＣ、ｎｐｎ型バイポーラトランジスタＴｒ１、Ｔｒ２、及び抵抗素子ＲＥが直列に接続されている。また、トランジスタＴｒ１及びＴｒ２のバイアス抵抗となる抵抗素子Ｒ１〜Ｒ３が、抵抗素子ＲＣ、Ｔｒ１とＴｒ２のベース間、及び抵抗素子ＲＥと並列に接続されている。そしてトランジスタＴｒ２のベースにはＬＣ発振回路が接続されている。図示するようにＬＣ発振回路は、直列接続されたコンデンサＣ１、インダクタＬと、コンデンサＣ２、Ｃ３を備えており、コンデンサＣ３、Ｃ２の接続ノードは、トランジスタＴｒ２のエミッタと抵抗素子ＲＥとの接続ノード、及び抵抗素子Ｒ１、Ｒ２の接続ノードにコンデンサＣ４を介して接続されている。そしてＴｒ１のエミッタとＴｒ２のコレクタとの接続ノードが出力端子となっており、並列にコンデンサＣ５が挿入されている。
【００５４】
上記構成の基準発振器が、無線搬送波信号をダウンコンバートして受信中間周波信号を生成する際、または送信中間周波信号をアップコンバートして無線搬送発信号を生成する際に必要となる基準発振信号を発生する。そのためこの基準発振器には厳密な発振周波数及び高い信頼性が要求される。この際に重要となるのがバイポーラトランジスタＴｒ２におけるベース・コレクタ間寄生容量である。電源電位Ｖccを供給する電源は主にバッテリーである。そのため通話やデータ通信により基準電位Ｖccは降下する。この基準電位Ｖccの変化によってバイポーラトランジスタＴｒ２のベース・コレクタ間容量が変動すると、すなわち発振周波数の変動の原因となる。
【００５５】
そこで本実施形態では、上記基準発振器を構成するバイポーラトランジスタＴｒ２に、前記第１または第２の実施形態で述べた構造を適用する。
【００５６】
ＰＨＳは近年の低電圧駆動の要請により、基準電位Ｖccの電位自体が低く設定されている。そのためバイポーラトランジスタＴｒ２の通常動作条件は、ほぼＶbc＝０Ｖ、すなわちＶbe＝Ｖceの関係にある。そのため、Ｖbc＝０Ｖの際に形成される空乏層幅よりも低濃度層を小さくすればよい。具体的には、ＰＨＳ端末で使用される高周波基準発振器において、コレクタ低濃度領域の不純物濃度を１．５×１０１６ｃｍ−２、Ｖbc＝０Ｖの条件下でコレクタ領域に形成される空乏層幅は約３００Åである。よって、コレクタ低濃度領域の膜厚を３００Å以下に設定すればよい。これにより、ベース・コレクタ間の寄生容量を従来レベルに維持しつつ、電源電位Ｖccの低下に伴う寄生容量の変動を抑制でき、基準発振器の動作信頼性、ひいてはＰＨＳ端末の動作信頼性を向上できる。
【００５７】
なお、本願発明は上記実施形態に限定されるものではなく、ｐｎ接合間に発生する空乏層による寄生容量が問題となる素子において広く適用できるものである。また、実施形態で説明したバイポーラトランジスタは、ＰＨＳ端末に使用されるものだけでなく、バイポーラトランジスタを用いて構成される発振回路全般において適用できるものである。また、上記実施形態における実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００５８】
【発明の効果】
以上説明したように、この発明によれば、ｐｎ接合における寄生容量を低く抑えつつ、印加電圧による空乏層幅の変化を抑制できるバイポーラトランジスタを提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るバイポーラトランジスタの断面図。
【図２】従来のバイポーラトランジスタのベース・コレクタ間に発生する空乏層の様子を示す図であり、（ａ）図は通常動作時、（ｂ）図は大きな逆バイアスが印加された際の様子。
【図３】この発明の第１の実施形態に係るバイポーラトランジスタのベース・コレクタ間に発生する空乏層の様子を示す図であり、（ａ）図は通常動作時、（ｂ）図は大きな逆バイアスが印加された際の様子。
【図４】この発明の第２の実施形態に係るバイポーラトランジスタの、ベース領域及びコレクタ領域における深さ方向に沿った不純物濃度プロファイルであり、（ａ）図は直線的に増加する濃度プロファイル、（ｂ）図は２次以上の高次の関数に従って増加する濃度プロファイル、（ｃ）図はステップ的に増加する濃度プロファイル。
【図５】この発明の第３の実施形態に係るＰＨＳ端末の一部構成のブロック図。
【図６】この発明の第３の実施形態に係るＰＨＳ端末における基準発振器の回路図。
【図７】従来のバイポーラトランジスタの断面図。
【符号の説明】
１０、１００…シリコン基板
１１、１１０…ｐ＋型埋め込み層
１２、１２０…ｐ−型エピタキシャルシリコン層
１３、１３０…ｎ型拡散層
１４、１４０…ｐ＋＋型拡散層
１５、１５０…ｐ＋型拡散層
１６、１６０…空乏層
２０…無線ユニット
２１…アンテナ
２２…高周波スイッチ
２３…受信部
２４…送信部
２５…シンセサイザ
２６…温度センサ
３０…モデムユニット
３１…復調部
３２…変調部
４０…基準発振器
【発明の属する技術分野】
この発明は、バイポーラトランジスタに関するもので、特に縦型バイポーラトランジスタのコレクタ領域の構造に係る。
【０００２】
【従来の技術】
バイポーラトランジスタにおける耐圧、容量等の特性は、その設計パラメータに応じてトレードオフの関係にある。そのため、設計パラメータの最適化と共に、その設計パラメータに忠実に設計するための技術が重要となっている。
【０００３】
従来の縦型バイポーラトランジスタについて図７を用いて説明する。図７はｐｎｐ型のバイポーラトランジスタの断面図である。
【０００４】
図示するように、ｎ型シリコン基板１００内にコレクタ領域となるｐ＋型埋め込み層１１０が形成されている。そして、全面にｐ＋型埋め込み層１１０より低濃度のコレクタ領域となるｐ−型のエピタキシャルシリコン層１２０が形成されている。このｐ−型シリコン層１２０の表面には、ベース領域となるｎ型拡散層１３０が形成され、ｎ型拡散層１３０の表面にはエミッタ領域となるｐ＋＋型拡散層１４０が形成されている。更にｐ−型のエピタキシャルシリコン層１２０には、２カ所でｐ＋型埋め込み層１１０とコンタクトを取るｐ＋型拡散層１５０が形成されることで、バイポーラトランジスタが構成されている。
【０００５】
上記のように従来の縦型バイポーラトランジスタでは、耐圧を下げずにコレクタ・エミッタ間のサチレーション電圧を下げるため（コレクタ領域のインピーダンスを下げるため）に、コレクタ領域を比較的高濃度に不純物を導入した領域１１０と低濃度に不純物を導入した領域１２０との２層構造としている。
【０００６】
バイポーラトランジスタの通常動作時には、ベース・コレクタ間のｐｎ接合には逆バイアスが印加される。上記構成のバイポーラトランジスタにおいては、ベース領域１３０に比してコレクタ領域１２０の不純物濃度は低濃度であるので、このｐｎ接合に形成される空乏層１６０はそのほとんどがコレクタ領域１２０に幅広く形成される。そのためベース・コレクタ間の寄生容量は、コレクタ領域１２０に形成される空乏層でほぼ決定する。そしてコレクタ領域１２０の幅Ｄcは、通常動作時における印加電圧によりコレクタ領域１２０に形成される空乏層幅Ｗcよりも大きくなるよう形成されるのが通常である。
【０００７】
上記のように、従来のバイポーラトランジスタにおけるベース・コレクタ間の寄生容量は、不純物が比較的低濃度に導入されたコレクタ領域１２０に形成される空乏層によって決まり、この空乏層は幅の広い形状となる。そして寄生容量は空乏層の幅が広いことから比較的低く抑えられる。しかしコレクタ領域１２０の不純物濃度が低いために、空乏層幅の印加電圧依存性が大きくなるという問題がある。すなわち、ベース・コレクタ間に印加される電圧による空乏層幅の変化が顕著であり、そのため寄生容量も大きく変化する。
【０００８】
そして、このようなバイポーラトランジスタを用いて発振回路等を形成した場合、ベース・コレクタ間の寄生容量が印加電圧によって大きく変化するために、その発振周波数も大きく変動する（Pushing）という問題があった。
【０００９】
【発明が解決しようとする課題】
上記従来の縦型バイポーラトランジスタのコレクタ領域は、高濃度に不純物が導入された領域と、低濃度に不純物が導入され、ベース領域に接する領域との２層構造を有している。ベース領域に接する低不純物濃度のコレクタ領域は、通常動作時に印加される電圧によりコレクタ領域に発生する空乏層幅よりも大きくなるように設計され、その不純物濃度差から空乏層はそのほとんどがコレクタ領域内に形成される。すなわち、ベース・コレクタ間の寄生容量は、低不純物濃度のコレクタ領域に形成される空乏層によって決まり、この空乏層は幅の広い形状となる。そのため寄生容量は比較的低く抑えられる。しかし、逆にベース・コレクタ間に印加される電圧による空乏層幅の変化が顕著であり、そのため寄生容量が大きく変化するという問題があった。
【００１０】
また、上記従来のバイポーラトランジスタを用いて発振回路を構成すると、ベース・コレクタ間の寄生容量が印加電圧によって大きく変化するために、その発振周波数が大きく変動するという問題があった。
【００１１】
この発明は、上記事情に鑑みてなされたもので、その目的は、ｐｎ接合における寄生容量を低く抑えつつ、印加電圧による空乏層幅の変化を抑制できるバイポーラトランジスタを提供することにある。
【００１２】
【課題を解決するための手段】
この発明の第１の態様に係るバイポーラトランジスタは、発振回路に用いられるバイポーラトランジスタであって、コレクタ領域となる第１導電型の第１半導体領域と、前記第１半導体領域上に設けられ、前記第１半導体領域よりも低不純物濃度のコレクタ領域となる第１導電型の第２半導体領域と、前記第２半導体領域の表面領域内に設けられ、ベース領域となる第２導電型の第３半導体領域と、前記第３半導体領域の表面領域内に設けられ、エミッタ領域となる第１導電型の第４半導体領域とを具備し、前記第２半導体領域の膜厚は、前記ベース領域と前記エミッタ領域との間の電位差が、前記コレクタ領域と前記エミッタ領域との間の電位差に実質的に等しい場合に前記コレクタ領域に形成される空乏層の幅よりも小さいことを特徴としている。
【００１３】
また、この発明の第２の態様に係るバイポーラトランジスタは、発振回路に用いられるバイポーラトランジスタであって、コレクタ領域となる第１導電型の第１半導体領域と、前記第１半導体領域上に設けられ、前記第１半導体領域よりも低不純物濃度のコレクタ領域となる第１導電型の第２半導体領域と、前記第２半導体領域の表面領域内に設けられ、ベース領域となる第２導電型の第３半導体領域と、前記第３半導体領域の表面領域内に設けられ、エミッタ領域となる第１導電型の第４半導体領域とを具備し、前記第１、第２半導体領域は、前記ベース領域と前記エミッタ領域との間の電位差が、前記コレクタ領域と前記エミッタ領域との間の電位差に実質的に等しい場合にコレクタ領域に形成される空乏層が前記第２半導体領域に達するような不純物濃度プロファイルを有することを特徴としている。
【００１４】
更にこの発明の第３の態様に係るバイポーラトランジスタは、発振回路に用いられるバイポーラトランジスタであって、コレクタ領域となる第１導電型の第１半導体領域と、前記第１半導体領域上に設けられ、前記第１半導体領域よりも低不純物濃度のコレクタ領域となる第１導電型の第２半導体領域と、前記第２半導体領域の表面領域内に設けられ、ベース領域となる第２導電型の第３半導体領域と、前記第３半導体領域の表面領域内に設けられ、エミッタ領域となる第１導電型の第４半導体領域とを具備し、前記第２半導体領域は、前記ベース領域と前記エミッタ領域との間の電位差が、前記コレクタ領域と前記エミッタ領域との間の電位差に実質的に等しい場合に前記コレクタ領域に形成される空乏層の幅よりも小さい膜厚を有し、深さ方向に１次またはそれ以上の高次の関数に従って増加する不純物濃度プロファイルを有することを特徴としている。
【００１５】
請求項１に記載した構成の半導体装置によれば、コレクタ領域に高不純物濃度領域と、ベース領域に接する低不純物濃度領域とを有するバイポーラトランジスタにおいて、ベース・エミッタ間電圧Ｖbeがコレクタ・エミッタ間電圧Ｖceにほぼ等しい場合、すなわち、ベース・コレクタ間電圧Ｖbcがほぼ０Ｖである場合にコレクタ領域に形成される空乏層幅よりも、前記低不純物濃度領域の膜厚を小さく設定している。そのため、Ｖbcがほぼ０Ｖを動作条件とするバイポーラトランジスタにおいて、通常動作時のベース・コレクタ間に発生する寄生容量を従来と同レベルに維持しつつ、ベース・コレクタ間に逆バイアスが印加された際の空乏層の変化量を小さくでき、寄生容量の変化を抑制できる。また、このようなバイポーラトランジスタを用いて発振回路を構成すれば、発振回路の発振周波数の変動を抑制でき、発振回路の動作信頼性を向上できる。
【００１６】
また、請求項２に記載した構成の半導体装置によれば、コレクタ領域に高不純物濃度領域と、ベース領域に接する低不純物濃度領域とを有するバイポーラトランジスタにおいて、ベース・エミッタ間電圧Ｖbeがコレクタ・エミッタ間電圧Ｖceにほぼ等しい場合、すなわち、ベース・コレクタ間電圧Ｖbcがほぼ０Ｖである場合にコレクタ領域に形成される空乏層が高不純物濃度領域に達するように不純物濃度プロファイルを設定している。このような構成によっても請求項１と全く同様の効果が得られる。
【００１７】
更に、請求項３に記載したように、バイポーラトランジスタのコレクタ低濃度不純物領域を、１次またはそれ以上の高次の関数に従って不純物濃度が増加する不純物濃度プロファイルに設定することにより、上記請求項１、２と同様の効果が得られる。
【００１８】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１９】
この発明の第１の実施形態に係る半導体装置について、図１を用いて説明する。図１はｐｎｐ型のバイポーラトランジスタの断面図である。
【００２０】
図示するように、ｎ型シリコン基板１０内にコレクタ領域となるｐ＋型埋め込み層１１が形成されている。そして、全面にｐ＋型埋め込み層１１より低濃度のコレクタ領域となるｐ−型のエピタキシャルシリコン層１２が形成されている。このｐ−型シリコン層１２の表面には、ベース領域となるｎ型拡散層１３が形成され、ｎ型拡散層１３の表面にはエミッタ領域となるｐ＋＋型拡散層１４が形成されている。更にｐ−型のエピタキシャルシリコン層１２には、２カ所でｐ＋型埋め込み層１１とコンタクトを取るｐ＋型拡散層１５が形成されることで、バイポーラトランジスタが構成されている。
【００２１】
なおｐ−型のエピタキシャルシリコン層１２の膜厚Ｄcは、通常動作時にｐ−型エピタキシャルシリコン層１２とｎ型拡散層１３とのｐｎ接合によりｐ−型エピタキシャルシリコン層１２に発生する空乏層幅Ｗcより小さく設定されている。
【００２２】
次に縦型バイポーラトランジスタにおけるベース・コレクタ間の寄生容量について説明する。
【００２３】
バイポーラトランジスタの通常動作時には、ベース・コレクタ間のｐｎ接合には逆バイアス、またはｐｎ接合がオンしない程度の順バイアスが印加される。この際のベース・コレクタ間の寄生容量Ｃbcは次式で近似できる。
【００２４】
【数１】
ここでＶdはベース・コレクタ間電圧、Ｃbc０はＶd＝０Ｖ時の容量、φ０はビルトインポテンシャルである。
【００２６】
上記構成のバイポーラトランジスタにおいては、ベース領域１３に比してコレクタ領域１２の不純物濃度は低濃度であるので、このｐｎ接合に形成される空乏層１５はそのほとんどがコレクタ領域１２に幅広く形成される。そのためベース・コレクタ間の寄生容量は、コレクタ領域１２に形成される空乏層でほぼ決定する。
【００２７】
寄生容量は次のようにして考えることが出来る。すなわち、寄生容量はベース・コレクタ間に発生する空乏層の両端を平行平板電極としたコンデンサであるという考え方である。従ってベース・コレクタ間の印加電圧が増大すると空乏層は拡がっていき、容量値は下がる。この考え方により寄生容量の算出式を考える。
【００２８】
ベース・コレクタ間に電圧Ｖdを印加した際の空乏層幅をｄ（Ｖd）、ベースとコレクトの接触面の面積をＳ、シリコンの誘電率をεとすると、寄生容量Ｃbcは以下の式で表現できる。
【００２９】
【数２】
空乏層幅は、印加電圧（逆バイアス）に比例し、不純物濃度に逆比例する関係にある。そのためコレクタ領域の不純物濃度を高く設定すると、印加電圧による空乏層の変動量は減少するが、空乏層幅ｄ（Ｖd）は狭まるため容量値とその変動は大きくなる。
【００３１】
従って、本実施形態のバイポーラトランジスタは、空乏層がコレクタ領域の低濃度層と高濃度層とに跨るように濃度設定を行っている。これにより、寄生容量の大きさを低濃度のみで構成したものとほぼ同じレベルに抑えつつ、空乏層の変動量は高濃度と同じレベルの変動量に抑えることが可能となる。
【００３２】
この点について図２（ａ）、（ｂ）及び図３（ａ）、（ｂ）を用いて説明する。図２、図３はそれぞれ従来の構造、及び本実施形態の構造を有するバイポーラトランジスタのベース・コレクタ間に発生する空乏層の様子を示しており、（ａ）図は通常動作時すなわちベース・コレクタ間のｐｎ接合がオフの状態、（ｂ）図はｐｎ接合に更に逆バイアスが印加された状態である。
【００３３】
まず従来構造のバイポーラトランジスタは図２（ａ）に示すように、通常動作に必要なバイアスがコレクタ・エミッタ間に印加された際にコレクタ領域に形成される空乏層幅をＷcとする。勿論、この空乏層はコレクタ領域内の低不純物濃度層内に全て形成されている。
【００３４】
それに対して本実施形態に係るバイポーラトランジスタでは図３（ａ）に示すように、コレクタ領域に形成される空乏層は、従来構造で形成される空乏層幅Ｗcとほぼ同じである。但し、空乏層の全てが低濃度領域に形成されるのではなく、その一部は高濃度層にも掛かっており、空乏層端部は高濃度層内に形成される。しかし、その空乏層の殆どは低濃度層に形成されているために、ベース・コレクタ間の寄生容量は従来構造とほぼ同じである。
【００３５】
そしてコレクタ・エミッタ間電圧が上昇し、ベース・コレクタ間に大きな逆バイアスが印加された場合を考える。従来構造では、図２（ｂ）に示すようにコレクタ領域にはΔｄ１だけ拡がった幅Ｗc’を有する空乏層が形成される。この空乏層は低濃度領域内にのみ形成されるように設計されている。そのため印加バイアスによる空乏層幅の変化量Δｄ１は比較的大きい。
【００３６】
それに対して本実施形態に係るバイポーラトランジスタでは、図３（ｂ）に示すように、空乏層が拡がるのは高濃度領域内である。そのため印加バイアスによる空乏層幅の変化量Δｄ２は従来構造のΔｄ１に比べて小さくなる。
【００３７】
以上の原理により、通常動作時における寄生容量を従来通りに抑えつつ、印加電圧による容量変動を従来に比べて大幅に低減できる。
【００３８】
なお、本実施形態ではｐｎｐ型バイポーラトランジスタを例に挙げて説明したが、勿論ｎｐｎ型に適用できることは言うまでもない。また、上記バイポーラトランジスタにおいて、埋め込みにより形成したベース、エミッタ領域を例に挙げたが、勿論エピタキシャル成長層であってもかまわない。
【００３９】
次にこの発明の第２の実施形態に係る半導体装置について図４（ａ）乃至（ｃ）を用いて説明する。図４（ａ）乃至（ｃ）は、バイポーラトランジスタにおける深さ方向の濃度プロファイルである。
【００４０】
図示するように、本実施形態は、上記第１の実施形態で説明したバイポーラトランジスタにおいて不純物濃度プロファイルを工夫したものである。図４（ａ）は、コレクタ領域の不純物濃度が深さ方向に従って１次関数に従って増加するもの、図４（ｂ）は略２次関数に従って増加するもの、図４（ｃ）は第１の実施形態より細かいステップで不純物濃度が階段状に増加するものである。
【００４１】
上記のように、深さ方向に従って不純物濃度が大きくなる不純物濃度プロファイルに設定することにより、ベース・コレクタ間に印加する逆バイアスが大きくなるにつれて空乏層幅の変化量は小さくできる。すなわち、ベース・コレクタ間の寄生容量を従来レベルに維持しつつ、印加バイアスによる寄生容量の変動を抑制できる。
【００４２】
なお、濃度プロファイルは上記のものに限られるものではなく、深さ方向に従って濃度が増加するものであれば、２次以上の高次の関数や、指数関数的に増加するものなどを用いてもかまわない。また、空乏層が拡がる領域以外では不純物の濃度分布は寄生容量に影響を与えないので、例えばインピーダンスが問題とならない範囲で不純物濃度が低下するような領域を設けてもかまわない。また、上記不純物濃度プロファイルは、段階的に不純物濃度を変化させたイオン注入やエピタキシャル成長等により形成できる。
【００４３】
次にこの発明の第３の実施形態に係る半導体装置について、ＰＨＳ（Personal Handyphone System）端末を例に挙げて図５を用いて説明する。本実施形態は、上記第１、第２の実施形態に係るバイポーラトランジスタを、ＰＨＳ端末に用いられる基準発振器に適用したものであり、図５はＰＨＳ端末の一部の構成を示すブロック図である。
【００４４】
図示するように、ＰＨＳ端末は、無線ユニット２０と、モデムユニット３０とを備えており、無線ユニット２０はアンテナ２１、高周波スイッチ２２、受信部２３、送信部２４、シンセサイザ２５、及び温度センサ２６とを備えている。
【００４５】
すなわち、図示せぬ基地局から到来した無線搬送波信号は、アンテナ２１で受信された後、無線ユニット３０の高周波スイッチ２２を介して受信部２３に入力される。この受信部２３では、受信された無線搬送波信号がシンセサイザ２５から発生された基準発振信号とミキシングされて受信中間周波信号にダウンコンバートされる。
【００４６】
上記受信部２３から出力された受信中間周波信号は、モデムユニット３０の復調部３１に入力される。復調部では上記受信中間周波信号のディジタル復調が行われ、これによりディジタル復調信号が再生される。
【００４７】
その後、このディジタル復調信号は各受信タイムスロット毎に分離され、その分離データがパケットデータや制御データであった場合は、図示せぬデータ通信部で解析制御が成されて、例えばＰＨＳの表示部に表示する。データが音声データであった場合は、図示せぬ通話ユニットにより音声データを復号してアナログ信号に変換し、スピーカから出力する。
【００４８】
一方、マイクロホンから入力されたＰＨＳ端末ユーザの音声信号は、図示せぬ通話ユニットにてＰＣＭ（Pulse Code Modulation）符号化及び圧縮符号化される。この符号化音声データ、及びデータ通信部から入力された制御データ、パケットデータが多重化されて、モデムユニット３０の変調部３２へ入力される。
【００４９】
変調部３２は、入力された多重化ディジタル通信信号により送信中間周波信号をディジタル変調し、この変調した送信中間周波信号を送信部２４へ出力する。
【００５０】
送信部２４は、上記変調した送信中間周波信号をシンセサイザ２５から発生された基準発振信号とミキシングして無線搬送波周波数にアップコンバートし、更に所定の送信電力レベルに増幅する。この送信部２４から出力された無線搬送波信号は、高周波スイッチ２２を介してアンテナ２１から図示せぬ基地局に向けて送信される。
【００５１】
上記ＰＨＳ端末は、無線ユニット２０内に温度センサ２６を備えている。この温度センサ２６は、シンセサイザ２５内に設けられた基準発振器（ＲＥＦ）４０の発振周波数を周囲温度に応じて補正するものである。
【００５２】
図６は上記基準発振器４０の回路構成の一例を示したものである。
【００５３】
図示するように、電源電位Ｖccと接地電位ＧＮＤ間に、抵抗素子ＲＣ、ｎｐｎ型バイポーラトランジスタＴｒ１、Ｔｒ２、及び抵抗素子ＲＥが直列に接続されている。また、トランジスタＴｒ１及びＴｒ２のバイアス抵抗となる抵抗素子Ｒ１〜Ｒ３が、抵抗素子ＲＣ、Ｔｒ１とＴｒ２のベース間、及び抵抗素子ＲＥと並列に接続されている。そしてトランジスタＴｒ２のベースにはＬＣ発振回路が接続されている。図示するようにＬＣ発振回路は、直列接続されたコンデンサＣ１、インダクタＬと、コンデンサＣ２、Ｃ３を備えており、コンデンサＣ３、Ｃ２の接続ノードは、トランジスタＴｒ２のエミッタと抵抗素子ＲＥとの接続ノード、及び抵抗素子Ｒ１、Ｒ２の接続ノードにコンデンサＣ４を介して接続されている。そしてＴｒ１のエミッタとＴｒ２のコレクタとの接続ノードが出力端子となっており、並列にコンデンサＣ５が挿入されている。
【００５４】
上記構成の基準発振器が、無線搬送波信号をダウンコンバートして受信中間周波信号を生成する際、または送信中間周波信号をアップコンバートして無線搬送発信号を生成する際に必要となる基準発振信号を発生する。そのためこの基準発振器には厳密な発振周波数及び高い信頼性が要求される。この際に重要となるのがバイポーラトランジスタＴｒ２におけるベース・コレクタ間寄生容量である。電源電位Ｖccを供給する電源は主にバッテリーである。そのため通話やデータ通信により基準電位Ｖccは降下する。この基準電位Ｖccの変化によってバイポーラトランジスタＴｒ２のベース・コレクタ間容量が変動すると、すなわち発振周波数の変動の原因となる。
【００５５】
そこで本実施形態では、上記基準発振器を構成するバイポーラトランジスタＴｒ２に、前記第１または第２の実施形態で述べた構造を適用する。
【００５６】
ＰＨＳは近年の低電圧駆動の要請により、基準電位Ｖccの電位自体が低く設定されている。そのためバイポーラトランジスタＴｒ２の通常動作条件は、ほぼＶbc＝０Ｖ、すなわちＶbe＝Ｖceの関係にある。そのため、Ｖbc＝０Ｖの際に形成される空乏層幅よりも低濃度層を小さくすればよい。具体的には、ＰＨＳ端末で使用される高周波基準発振器において、コレクタ低濃度領域の不純物濃度を１．５×１０１６ｃｍ−２、Ｖbc＝０Ｖの条件下でコレクタ領域に形成される空乏層幅は約３００Åである。よって、コレクタ低濃度領域の膜厚を３００Å以下に設定すればよい。これにより、ベース・コレクタ間の寄生容量を従来レベルに維持しつつ、電源電位Ｖccの低下に伴う寄生容量の変動を抑制でき、基準発振器の動作信頼性、ひいてはＰＨＳ端末の動作信頼性を向上できる。
【００５７】
なお、本願発明は上記実施形態に限定されるものではなく、ｐｎ接合間に発生する空乏層による寄生容量が問題となる素子において広く適用できるものである。また、実施形態で説明したバイポーラトランジスタは、ＰＨＳ端末に使用されるものだけでなく、バイポーラトランジスタを用いて構成される発振回路全般において適用できるものである。また、上記実施形態における実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００５８】
【発明の効果】
以上説明したように、この発明によれば、ｐｎ接合における寄生容量を低く抑えつつ、印加電圧による空乏層幅の変化を抑制できるバイポーラトランジスタを提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るバイポーラトランジスタの断面図。
【図２】従来のバイポーラトランジスタのベース・コレクタ間に発生する空乏層の様子を示す図であり、（ａ）図は通常動作時、（ｂ）図は大きな逆バイアスが印加された際の様子。
【図３】この発明の第１の実施形態に係るバイポーラトランジスタのベース・コレクタ間に発生する空乏層の様子を示す図であり、（ａ）図は通常動作時、（ｂ）図は大きな逆バイアスが印加された際の様子。
【図４】この発明の第２の実施形態に係るバイポーラトランジスタの、ベース領域及びコレクタ領域における深さ方向に沿った不純物濃度プロファイルであり、（ａ）図は直線的に増加する濃度プロファイル、（ｂ）図は２次以上の高次の関数に従って増加する濃度プロファイル、（ｃ）図はステップ的に増加する濃度プロファイル。
【図５】この発明の第３の実施形態に係るＰＨＳ端末の一部構成のブロック図。
【図６】この発明の第３の実施形態に係るＰＨＳ端末における基準発振器の回路図。
【図７】従来のバイポーラトランジスタの断面図。
【符号の説明】
１０、１００…シリコン基板
１１、１１０…ｐ＋型埋め込み層
１２、１２０…ｐ−型エピタキシャルシリコン層
１３、１３０…ｎ型拡散層
１４、１４０…ｐ＋＋型拡散層
１５、１５０…ｐ＋型拡散層
１６、１６０…空乏層
２０…無線ユニット
２１…アンテナ
２２…高周波スイッチ
２３…受信部
２４…送信部
２５…シンセサイザ
２６…温度センサ
３０…モデムユニット
３１…復調部
３２…変調部
４０…基準発振器
Claims (3)
- 発振回路に用いられるバイポーラトランジスタであって、コレクタ領域となる第１導電型の第１半導体領域と、
前記第１半導体領域上に設けられ、前記第１半導体領域よりも低不純物濃度のコレクタ領域となる第１導電型の第２半導体領域と、
前記第２半導体領域の表面領域内に設けられ、ベース領域となる第２導電型の第３半導体領域と、
前記第３半導体領域の表面領域内に設けられ、エミッタ領域となる第１導電型の第４半導体領域と
を具備し、前記第２半導体領域の膜厚は、
前記ベース領域と前記エミッタ領域との間の電位差が、前記コレクタ領域と前記エミッタ領域との間の電位差に実質的に等しい場合に前記コレクタ領域に形成される空乏層の幅よりも小さい
ことを特徴とするバイポーラトランジスタ。 - 発振回路に用いられるバイポーラトランジスタであって、コレクタ領域となる第１導電型の第１半導体領域と、
前記第１半導体領域上に設けられ、前記第１半導体領域よりも低不純物濃度のコレクタ領域となる第１導電型の第２半導体領域と、
前記第２半導体領域の表面領域内に設けられ、ベース領域となる第２導電型の第３半導体領域と、
前記第３半導体領域の表面領域内に設けられ、エミッタ領域となる第１導電型の第４半導体領域と
を具備し、前記第１、第２半導体領域は、
前記ベース領域と前記エミッタ領域との間の電位差が、前記コレクタ領域と前記エミッタ領域との間の電位差に実質的に等しい場合にコレクタ領域に形成される空乏層が前記第２半導体領域に達するような不純物濃度プロファイルを有する
ことを特徴とするバイポーラトランジスタ。 - 発振回路に用いられるバイポーラトランジスタであって、コレクタ領域となる第１導電型の第１半導体領域と、
前記第１半導体領域上に設けられ、前記第１半導体領域よりも低不純物濃度のコレクタ領域となる第１導電型の第２半導体領域と、
前記第２半導体領域の表面領域内に設けられ、ベース領域となる第２導電型の第３半導体領域と、
前記第３半導体領域の表面領域内に設けられ、エミッタ領域となる第１導電型の第４半導体領域と
を具備し、前記第２半導体領域は、
前記ベース領域と前記エミッタ領域との間の電位差が、前記コレクタ領域と前記エミッタ領域との間の電位差に実質的に等しい場合に前記コレクタ領域に形成される空乏層の幅よりも小さい膜厚を有し、
深さ方向に１次またはそれ以上の高次の関数に従って増加する不純物濃度プロファイルを有する
ことを特徴とするバイポーラトランジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000199841A JP3730483B2 (ja) | 2000-06-30 | 2000-06-30 | バイポーラトランジスタ |
| KR1020010037536A KR20020002274A (ko) | 2000-06-30 | 2001-06-28 | 반도체장치 |
| US09/892,447 US6472713B2 (en) | 2000-06-30 | 2001-06-28 | Semiconductor device having vertical bipolar transistor |
| EP20010114890 EP1168452A3 (en) | 2000-06-30 | 2001-06-29 | Semiconductor device having vertical bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000199841A JP3730483B2 (ja) | 2000-06-30 | 2000-06-30 | バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002026028A JP2002026028A (ja) | 2002-01-25 |
| JP3730483B2 true JP3730483B2 (ja) | 2006-01-05 |
Family
ID=18697790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000199841A Expired - Fee Related JP3730483B2 (ja) | 2000-06-30 | 2000-06-30 | バイポーラトランジスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6472713B2 (ja) |
| EP (1) | EP1168452A3 (ja) |
| JP (1) | JP3730483B2 (ja) |
| KR (1) | KR20020002274A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210172811A1 (en) * | 2019-12-10 | 2021-06-10 | Wiliot, LTD. | Single layer lc oscillator |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004016992B4 (de) | 2004-04-02 | 2009-02-05 | Prema Semiconductor Gmbh | Verfahren zur Herstellung eines Bipolar-Transistors |
| JP2007173624A (ja) | 2005-12-22 | 2007-07-05 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
| US8928142B2 (en) * | 2013-02-22 | 2015-01-06 | Fairchild Semiconductor Corporation | Apparatus related to capacitance reduction of a signal port |
| NL2018115B1 (en) * | 2017-01-03 | 2018-07-25 | Univ Delft Tech | Active semiconductor device with linearized depletion capacitance |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3341755A (en) * | 1964-03-20 | 1967-09-12 | Westinghouse Electric Corp | Switching transistor structure and method of making the same |
| US3964089A (en) * | 1972-09-21 | 1976-06-15 | Bell Telephone Laboratories, Incorporated | Junction transistor with linearly graded impurity concentration in the high resistivity portion of its collector zone |
| US4266238A (en) * | 1977-03-11 | 1981-05-05 | Zaidan Hojin Handotai Kenkyu Shinkokai | Semiconductor device having high-speed operation and integrated circuit using same |
| US4593305A (en) | 1983-05-17 | 1986-06-03 | Kabushiki Kaisha Toshiba | Heterostructure bipolar transistor |
| ES2152919T3 (es) * | 1990-01-08 | 2001-02-16 | Harris Corp | Procedimiento de utilizacion de un dispositivo semiconductor que comprende un sustrato que tiene un islote semiconductor dielectricamente aislado. |
| DE69331052T2 (de) * | 1993-07-01 | 2002-06-06 | Cons Ric Microelettronica | Integrierte Randstruktur für Hochspannung-Halbleiteranordnungen und dazugehöriger Herstellungsprozess |
| EP0974165B1 (en) * | 1998-02-09 | 2009-03-25 | Nxp B.V. | Semiconductor device with a bipolar transistor, and method of manufacturing such a device |
-
2000
- 2000-06-30 JP JP2000199841A patent/JP3730483B2/ja not_active Expired - Fee Related
-
2001
- 2001-06-28 KR KR1020010037536A patent/KR20020002274A/ko not_active Application Discontinuation
- 2001-06-28 US US09/892,447 patent/US6472713B2/en not_active Expired - Fee Related
- 2001-06-29 EP EP20010114890 patent/EP1168452A3/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210172811A1 (en) * | 2019-12-10 | 2021-06-10 | Wiliot, LTD. | Single layer lc oscillator |
| US11609128B2 (en) * | 2019-12-10 | 2023-03-21 | Wiliot, LTD. | Single layer LC oscillator |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020002274A (ko) | 2002-01-09 |
| EP1168452A3 (en) | 2004-10-06 |
| US6472713B2 (en) | 2002-10-29 |
| EP1168452A2 (en) | 2002-01-02 |
| JP2002026028A (ja) | 2002-01-25 |
| US20020000574A1 (en) | 2002-01-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100557945C (zh) | 电器件及其制造方法 | |
| Gotzfried et al. | RFIC's for mobile communication systems using SiGe bipolar technology | |
| US20090002084A1 (en) | Oscillator | |
| US6384676B2 (en) | Signal processing semiconductor integrated circuit device | |
| JP2001244416A5 (ja) | ||
| USRE42232E1 (en) | RF chipset architecture | |
| JP3730483B2 (ja) | バイポーラトランジスタ | |
| US8766735B2 (en) | Low power voltage controlled oscillator | |
| Abbasi et al. | Characterization of a silicon carbide BCD process for 300° C circuits | |
| Schüppen et al. | Mesa and planar SiGe-HBTs on MBE-wafers | |
| Gotzfried et al. | Design of RF integrated circuits using SiGe bipolar technology | |
| GB2071953A (en) | Current stabiliser comprising field-effect transistors | |
| JP3534576B2 (ja) | バイポーラトランジスタおよびそれを用いた光受信システム | |
| KR100492280B1 (ko) | 표준 3중 웰 씨모스 공정에서 구현된 수직형 바이폴라정션 트랜지스터를 전류 소오스로 사용하는 회로 | |
| KR100925128B1 (ko) | 씨모스 제조공정으로 구현되는 병합형 바이폴라트랜지스터와 이를 사용하는 전자회로 | |
| JP2009141589A (ja) | 電力増幅回路と検波回路とを具備した半導体集積回路およびそれを用いた送受信機 | |
| US7205837B2 (en) | Body effect amplifier | |
| WO2001095396A3 (en) | Double-implant high performance varactor and method for manufacturing same | |
| Berntgen et al. | SiGe technology bears fruits | |
| JP2000058663A (ja) | 集積型バイアス回路素子 | |
| US6137154A (en) | Bipolar transistor with increased early voltage | |
| CN117856750A (zh) | 功率放大器 | |
| KR20000062604A (ko) | 바이폴라 트랜지스터를 포함하는 반도체장치 | |
| SU673086A1 (ru) | Интегральна схема генератора стабильного тока | |
| JPH1027883A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040615 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040813 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041102 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051004 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051006 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081014 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091014 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101014 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |