JP2002026028A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2002026028A JP2002026028A JP2000199841A JP2000199841A JP2002026028A JP 2002026028 A JP2002026028 A JP 2002026028A JP 2000199841 A JP2000199841 A JP 2000199841A JP 2000199841 A JP2000199841 A JP 2000199841A JP 2002026028 A JP2002026028 A JP 2002026028A
- Authority
- JP
- Japan
- Prior art keywords
- region
- collector
- semiconductor
- semiconductor region
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 77
- 239000012535 impurity Substances 0.000 claims description 47
- 230000003071 parasitic effect Effects 0.000 abstract description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 15
- 229910052710 silicon Inorganic materials 0.000 abstract description 15
- 239000010703 silicon Substances 0.000 abstract description 15
- 239000000758 substrate Substances 0.000 abstract description 4
- 230000010355 oscillation Effects 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 11
- 230000005540 biological transmission Effects 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 238000004891 communication Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 101100321670 Fagopyrum esculentum FA18 gene Proteins 0.000 description 1
- 101100219325 Phaseolus vulgaris BA13 gene Proteins 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012886 linear function Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000012887 quadratic function Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Abstract
印加電圧による空乏層幅の変化を抑制できる半導体装置
を提供すること。 【解決手段】 n型シリコン基板10内に高濃度のコレ
クタ領域11が形成され、全面に低濃度のコレクタ領域
12が形成されている。この表面にはベース領域13が
形成され、ベース領域13の表面にはエミッタ領域14
が形成されている。そして低濃度のコレクタ領域12の
膜厚Dcは、通常動作時にコレクト領域12とベース領
域13とのpn接合によりコレクタ領域12に発生する
空乏層幅Wcより小さく設定されていることを特徴とし
ている。
Description
するもので、特に縦型バイポーラトランジスタのコレク
タ領域の構造に係る。
容量等の特性は、その設計パラメータに応じてトレード
オフの関係にある。そのため、設計パラメータの最適化
と共に、その設計パラメータに忠実に設計するための技
術が重要となっている。
て図7を用いて説明する。図7はpnp型のバイポーラ
トランジスタの断面図である。
内にコレクタ領域となるp+型埋め込み層110が形成
されている。そして、全面にp+型埋め込み層110よ
り低濃度のコレクタ領域となるp−型のエピタキシャル
シリコン層120が形成されている。このp−型シリコ
ン層120の表面には、ベース領域となるn型拡散層1
30が形成され、n型拡散層130の表面にはエミッタ
領域となるp++型拡散層140が形成されている。更
にp−型のエピタキシャルシリコン層120には、2カ
所でp+型埋め込み層110とコンタクトを取るp+型
拡散層150が形成されることで、バイポーラトランジ
スタが構成されている。
ジスタでは、耐圧を下げずにコレクタ・エミッタ間のサ
チレーション電圧を下げるため(コレクタ領域のインピ
ーダンスを下げるため)に、コレクタ領域を比較的高濃
度に不純物を導入した領域110と低濃度に不純物を導
入した領域120との2層構造としている。
は、ベース・コレクタ間のpn接合には逆バイアスが印
加される。上記構成のバイポーラトランジスタにおいて
は、ベース領域130に比してコレクタ領域120の不
純物濃度は低濃度であるので、このpn接合に形成され
る空乏層160はそのほとんどがコレクタ領域120に
幅広く形成される。そのためベース・コレクタ間の寄生
容量は、コレクタ領域120に形成される空乏層でほぼ
決定する。そしてコレクタ領域120の幅Dcは、通常
動作時における印加電圧によりコレクタ領域120に形
成される空乏層幅Wcよりも大きくなるよう形成される
のが通常である。
スタにおけるベース・コレクタ間の寄生容量は、不純物
が比較的低濃度に導入されたコレクタ領域120に形成
される空乏層によって決まり、この空乏層は幅の広い形
状となる。そして寄生容量は空乏層の幅が広いことから
比較的低く抑えられる。しかしコレクタ領域120の不
純物濃度が低いために、空乏層幅の印加電圧依存性が大
きくなるという問題がある。すなわち、ベース・コレク
タ間に印加される電圧による空乏層幅の変化が顕著であ
り、そのため寄生容量も大きく変化する。
タを用いて発振回路等を形成した場合、ベース・コレク
タ間の寄生容量が印加電圧によって大きく変化するため
に、その発振周波数も大きく変動する(Pushing)とい
う問題があった。
ーラトランジスタのコレクタ領域は、高濃度に不純物が
導入された領域と、低濃度に不純物が導入され、ベース
領域に接する領域との2層構造を有している。ベース領
域に接する低不純物濃度のコレクタ領域は、通常動作時
に印加される電圧によりコレクタ領域に発生する空乏層
幅よりも大きくなるように設計され、その不純物濃度差
から空乏層はそのほとんどがコレクタ領域内に形成され
る。すなわち、ベース・コレクタ間の寄生容量は、低不
純物濃度のコレクタ領域に形成される空乏層によって決
まり、この空乏層は幅の広い形状となる。そのため寄生
容量は比較的低く抑えられる。しかし、逆にベース・コ
レクタ間に印加される電圧による空乏層幅の変化が顕著
であり、そのため寄生容量が大きく変化するという問題
があった。
を用いて発振回路を構成すると、ベース・コレクタ間の
寄生容量が印加電圧によって大きく変化するために、そ
の発振周波数が大きく変動するという問題があった。
ので、その目的は、pn接合における寄生容量を低く抑
えつつ、印加電圧による空乏層幅の変化を抑制できる半
導体装置を提供することにある。
載した半導体装置は、コレクタ領域となる第1導電型の
第1半導体領域と、前記第1半導体領域上に設けられ、
前記第1半導体領域よりも低不純物濃度のコレクタ領域
となる第1導電型の第2半導体領域と、前記第2半導体
領域の表面領域内に設けられ、ベース領域となる第2導
電型の第3半導体領域と、前記第3半導体領域の表面領
域内に設けられ、エミッタ領域となる第1導電型の第4
半導体領域とを具備し、前記第2半導体領域の膜厚は、
前記ベース領域と前記エミッタ領域との間の電位差が、
前記コレクタ領域と前記エミッタ領域との間の電位差に
実質的に等しい場合に前記コレクタ領域に形成される空
乏層の幅よりも小さいことを特徴としている。
体装置は、コレクタ領域となる第1導電型の第1半導体
領域と、前記第1半導体領域上に設けられ、前記第1半
導体領域よりも低不純物濃度のコレクタ領域となる第1
導電型の第2半導体領域と、前記第2半導体領域の表面
領域内に設けられ、ベース領域となる第2導電型の第3
半導体領域と、前記第3半導体領域の表面領域内に設け
られ、エミッタ領域となる第1導電型の第4半導体領域
とを具備し、前記第1、第2半導体領域は、前記ベース
領域と前記エミッタ領域との間の電位差が、前記コレク
タ領域と前記エミッタ領域との間の電位差に実質的に等
しい場合にコレクタ領域に形成される空乏層が前記第2
半導体領域に達するような不純物濃度プロファイルを有
することを特徴としている。
装置は、コレクタ領域となる第1導電型の第1半導体領
域と、前記第1半導体領域上に設けられ、前記第1半導
体領域よりも低不純物濃度のコレクタ領域となる第1導
電型の第2半導体領域と、前記第2半導体領域の表面領
域内に設けられ、ベース領域となる第2導電型の第3半
導体領域と、前記第3半導体領域の表面領域内に設けら
れ、エミッタ領域となる第1導電型の第4半導体領域と
を具備し、前記第2半導体領域は、前記ベース領域と前
記エミッタ領域との間の電位差が、前記コレクタ領域と
前記エミッタ領域との間の電位差に実質的に等しい場合
に前記コレクタ領域に形成される空乏層の幅よりも小さ
い膜厚を有し、深さ方向に1次またはそれ以上の高次の
関数に従って増加する不純物濃度プロファイルを有する
ことを特徴としている。
れば、コレクタ領域に高不純物濃度領域と、ベース領域
に接する低不純物濃度領域とを有するバイポーラトラン
ジスタにおいて、ベース・エミッタ間電圧Vbeがコレク
タ・エミッタ間電圧Vceにほぼ等しい場合、すなわち、
ベース・コレクタ間電圧Vbcがほぼ0Vである場合にコ
レクタ領域に形成される空乏層幅よりも、前記低不純物
濃度領域の膜厚を小さく設定している。そのため、Vbc
がほぼ0Vを動作条件とするバイポーラトランジスタに
おいて、通常動作時のベース・コレクタ間に発生する寄
生容量を従来と同レベルに維持しつつ、ベース・コレク
タ間に逆バイアスが印加された際の空乏層の変化量を小
さくでき、寄生容量の変化を抑制できる。また、このよ
うなバイポーラトランジスタを用いて発振回路を構成す
れば、発振回路の発振周波数の変動を抑制でき、発振回
路の動作信頼性を向上できる。
置によれば、コレクタ領域に高不純物濃度領域と、ベー
ス領域に接する低不純物濃度領域とを有するバイポーラ
トランジスタにおいて、ベース・エミッタ間電圧Vbeが
コレクタ・エミッタ間電圧Vceにほぼ等しい場合、すな
わち、ベース・コレクタ間電圧Vbcがほぼ0Vである場
合にコレクタ領域に形成される空乏層が高不純物濃度領
域に達するように不純物濃度プロファイルを設定してい
る。このような構成によっても請求項1と全く同様の効
果が得られる。
ーラトランジスタのコレクタ低濃度不純物領域を、1次
またはそれ以上の高次の関数に従って不純物濃度が増加
する不純物濃度プロファイルに設定することにより、上
記請求項1、2と同様の効果が得られる。
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。
置について、図1を用いて説明する。図1はpnp型の
バイポーラトランジスタの断面図である。
にコレクタ領域となるp+型埋め込み層11が形成され
ている。そして、全面にp+型埋め込み層11より低濃
度のコレクタ領域となるp−型のエピタキシャルシリコ
ン層12が形成されている。このp−型シリコン層12
の表面には、ベース領域となるn型拡散層13が形成さ
れ、n型拡散層13の表面にはエミッタ領域となるp
++型拡散層14が形成されている。更にp−型のエピ
タキシャルシリコン層12には、2カ所でp+型埋め込
み層11とコンタクトを取るp+型拡散層15が形成さ
れることで、バイポーラトランジスタが構成されてい
る。
2の膜厚Dcは、通常動作時にp−型エピタキシャルシ
リコン層12とn型拡散層13とのpn接合によりp−
型エピタキシャルシリコン層12に発生する空乏層幅W
cより小さく設定されている。
ベース・コレクタ間の寄生容量について説明する。
は、ベース・コレクタ間のpn接合には逆バイアス、ま
たはpn接合がオンしない程度の順バイアスが印加され
る。この際のベース・コレクタ間の寄生容量Cbcは次式
で近似できる。
c0はVd=0V時の容量、φ0はビルトインポテンシャ
ルである。
ては、ベース領域13に比してコレクタ領域12の不純
物濃度は低濃度であるので、このpn接合に形成される
空乏層15はそのほとんどがコレクタ領域12に幅広く
形成される。そのためベース・コレクタ間の寄生容量
は、コレクタ領域12に形成される空乏層でほぼ決定す
る。
来る。すなわち、寄生容量はベース・コレクタ間に発生
する空乏層の両端を平行平板電極としたコンデンサであ
るという考え方である。従ってベース・コレクタ間の印
加電圧が増大すると空乏層は拡がっていき、容量値は下
がる。この考え方により寄生容量の算出式を考える。
際の空乏層幅をd(Vd)、ベースとコレクトの接触面
の面積をS、シリコンの誘電率をεとすると、寄生容量
Cbcは以下の式で表現できる。
例し、不純物濃度に逆比例する関係にある。そのためコ
レクタ領域の不純物濃度を高く設定すると、印加電圧に
よる空乏層の変動量は減少するが、空乏層幅d(Vd)
は狭まるため容量値とその変動は大きくなる。
スタは、空乏層がコレクタ領域の低濃度層と高濃度層と
に跨るように濃度設定を行っている。これにより、寄生
容量の大きさを低濃度のみで構成したものとほぼ同じレ
ベルに抑えつつ、空乏層の変動量は高濃度と同じレベル
の変動量に抑えることが可能となる。
3(a)、(b)を用いて説明する。図2、図3はそれ
ぞれ従来の構造、及び本実施形態の構造を有するバイポ
ーラトランジスタのベース・コレクタ間に発生する空乏
層の様子を示しており、(a)図は通常動作時すなわち
ベース・コレクタ間のpn接合がオフの状態、(b)図
はpn接合に更に逆バイアスが印加された状態である。
図2(a)に示すように、通常動作に必要なバイアスが
コレクタ・エミッタ間に印加された際にコレクタ領域に
形成される空乏層幅をWcとする。勿論、この空乏層は
コレクタ領域内の低不純物濃度層内に全て形成されてい
る。
トランジスタでは図3(a)に示すように、コレクタ領
域に形成される空乏層は、従来構造で形成される空乏層
幅Wcとほぼ同じである。但し、空乏層の全てが低濃度
領域に形成されるのではなく、その一部は高濃度層にも
掛かっており、空乏層端部は高濃度層内に形成される。
しかし、その空乏層の殆どは低濃度層に形成されている
ために、ベース・コレクタ間の寄生容量は従来構造とほ
ぼ同じである。
し、ベース・コレクタ間に大きな逆バイアスが印加され
た場合を考える。従来構造では、図2(b)に示すよう
にコレクタ領域にはΔd1だけ拡がった幅Wc’を有す
る空乏層が形成される。この空乏層は低濃度領域内にの
み形成されるように設計されている。そのため印加バイ
アスによる空乏層幅の変化量Δd1は比較的大きい。
トランジスタでは、図3(b)に示すように、空乏層が
拡がるのは高濃度領域内である。そのため印加バイアス
による空乏層幅の変化量Δd2は従来構造のΔd1に比
べて小さくなる。
生容量を従来通りに抑えつつ、印加電圧による容量変動
を従来に比べて大幅に低減できる。
トランジスタを例に挙げて説明したが、勿論npn型に
適用できることは言うまでもない。また、上記バイポー
ラトランジスタにおいて、埋め込みにより形成したベー
ス、エミッタ領域を例に挙げたが、勿論エピタキシャル
成長層であってもかまわない。
体装置について図4(a)乃至(c)を用いて説明す
る。図4(a)乃至(c)は、バイポーラトランジスタ
における深さ方向の濃度プロファイルである。
の実施形態で説明したバイポーラトランジスタにおいて
不純物濃度プロファイルを工夫したものである。図4
(a)は、コレクタ領域の不純物濃度が深さ方向に従っ
て1次関数に従って増加するもの、図4(b)は略2次
関数に従って増加するもの、図4(c)は第1の実施形
態より細かいステップで不純物濃度が階段状に増加する
ものである。
度が大きくなる不純物濃度プロファイルに設定すること
により、ベース・コレクタ間に印加する逆バイアスが大
きくなるにつれて空乏層幅の変化量は小さくできる。す
なわち、ベース・コレクタ間の寄生容量を従来レベルに
維持しつつ、印加バイアスによる寄生容量の変動を抑制
できる。
られるものではなく、深さ方向に従って濃度が増加する
ものであれば、2次以上の高次の関数や、指数関数的に
増加するものなどを用いてもかまわない。また、空乏層
が拡がる領域以外では不純物の濃度分布は寄生容量に影
響を与えないので、例えばインピーダンスが問題となら
ない範囲で不純物濃度が低下するような領域を設けても
かまわない。また、上記不純物濃度プロファイルは、段
階的に不純物濃度を変化させたイオン注入やエピタキシ
ャル成長等により形成できる。
体装置について、PHS(PersonalHandyphone Syste
m)端末を例に挙げて図5を用いて説明する。本実施形
態は、上記第1、第2の実施形態に係るバイポーラトラ
ンジスタを、PHS端末に用いられる基準発振器に適用
したものであり、図5はPHS端末の一部の構成を示す
ブロック図である。
ット20と、モデムユニット30とを備えており、無線
ユニット20はアンテナ21、高周波スイッチ22、受
信部23、送信部24、シンセサイザ25、及び温度セ
ンサ26とを備えている。
線搬送波信号は、アンテナ21で受信された後、無線ユ
ニット30の高周波スイッチ22を介して受信部23に
入力される。この受信部23では、受信された無線搬送
波信号がシンセサイザ25から発生された基準発振信号
とミキシングされて受信中間周波信号にダウンコンバー
トされる。
波信号は、モデムユニット30の復調部31に入力され
る。復調部では上記受信中間周波信号のディジタル復調
が行われ、これによりディジタル復調信号が再生され
る。
タイムスロット毎に分離され、その分離データがパケッ
トデータや制御データであった場合は、図示せぬデータ
通信部で解析制御が成されて、例えばPHSの表示部に
表示する。データが音声データであった場合は、図示せ
ぬ通話ユニットにより音声データを復号してアナログ信
号に変換し、スピーカから出力する。
端末ユーザの音声信号は、図示せぬ通話ユニットにてP
CM(Pulse Code Modulation)符号化及び圧縮符号化
される。この符号化音声データ、及びデータ通信部から
入力された制御データ、パケットデータが多重化され
て、モデムユニット30の変調部32へ入力される。
ル通信信号により送信中間周波信号をディジタル変調
し、この変調した送信中間周波信号を送信部24へ出力
する。
信号をシンセサイザ25から発生された基準発振信号と
ミキシングして無線搬送波周波数にアップコンバート
し、更に所定の送信電力レベルに増幅する。この送信部
24から出力された無線搬送波信号は、高周波スイッチ
22を介してアンテナ21から図示せぬ基地局に向けて
送信される。
温度センサ26を備えている。この温度センサ26は、
シンセサイザ25内に設けられた基準発振器(REF)
40の発振周波数を周囲温度に応じて補正するものであ
る。
例を示したものである。
GND間に、抵抗素子RC、npn型バイポーラトラン
ジスタTr1、Tr2、及び抵抗素子REが直列に接続
されている。また、トランジスタTr1及びTr2のバ
イアス抵抗となる抵抗素子R1〜R3が、抵抗素子
RC、Tr1とTr2のベース間、及び抵抗素子REと
並列に接続されている。そしてトランジスタTr2のベ
ースにはLC発振回路が接続されている。図示するよう
にLC発振回路は、直列接続されたコンデンサC1、イ
ンダクタLと、コンデンサC2、C3を備えており、コ
ンデンサC3、C2の接続ノードは、トランジスタTr
2のエミッタと抵抗素子REとの接続ノード、及び抵抗
素子R1、R2の接続ノードにコンデンサC4を介して
接続されている。そしてTr1のエミッタとTr2のコ
レクタとの接続ノードが出力端子となっており、並列に
コンデンサC5が挿入されている。
をダウンコンバートして受信中間周波信号を生成する
際、または送信中間周波信号をアップコンバートして無
線搬送発信号を生成する際に必要となる基準発振信号を
発生する。そのためこの基準発振器には厳密な発振周波
数及び高い信頼性が要求される。この際に重要となるの
がバイポーラトランジスタTr2におけるベース・コレ
クタ間寄生容量である。電源電位Vccを供給する電源は
主にバッテリーである。そのため通話やデータ通信によ
り基準電位Vccは降下する。この基準電位Vccの変化に
よってバイポーラトランジスタTr2のベース・コレク
タ間容量が変動すると、すなわち発振周波数の変動の原
因となる。
構成するバイポーラトランジスタTr2に、前記第1ま
たは第2の実施形態で述べた構造を適用する。
基準電位Vccの電位自体が低く設定されている。そのた
めバイポーラトランジスタTr2の通常動作条件は、ほ
ぼVbc=0V、すなわちVbe=Vceの関係にある。その
ため、Vbc=0Vの際に形成される空乏層幅よりも低濃
度層を小さくすればよい。具体的には、PHS端末で使
用される高周波基準発振器において、コレクタ低濃度領
域の不純物濃度を1.5×1016cm−2、Vbc=0
Vの条件下でコレクタ領域に形成される空乏層幅は約3
00Åである。よって、コレクタ低濃度領域の膜厚を3
00Å以下に設定すればよい。これにより、ベース・コ
レクタ間の寄生容量を従来レベルに維持しつつ、電源電
位Vccの低下に伴う寄生容量の変動を抑制でき、基準発
振器の動作信頼性、ひいてはPHS端末の動作信頼性を
向上できる。
るものではなく、pn接合間に発生する空乏層による寄
生容量が問題となる素子において広く適用できるもので
ある。また、実施形態で説明したバイポーラトランジス
タは、PHS端末に使用されるものだけでなく、バイポ
ーラトランジスタを用いて構成される発振回路全般にお
いて適用できるものである。また、上記実施形態におけ
る実施段階ではその要旨を逸脱しない範囲で種々に変形
することが可能である。更に、上記実施形態には種々の
段階の発明が含まれており、開示される複数の構成要件
における適宜な組み合わせにより種々の発明が抽出され
うる。例えば、実施形態に示される全構成要件からいく
つかの構成要件が削除されても、発明が解決しようとす
る課題の欄で述べた課題が解決でき、発明の効果の欄で
述べられている効果が得られる場合には、この構成要件
が削除された構成が発明として抽出されうる。
ば、pn接合における寄生容量を低く抑えつつ、印加電
圧による空乏層幅の変化を抑制できる半導体装置を提供
できる。
ランジスタの断面図。
クタ間に発生する空乏層の様子を示す図であり、(a)
図は通常動作時、(b)図は大きな逆バイアスが印加さ
れた際の様子。
ランジスタのベース・コレクタ間に発生する空乏層の様
子を示す図であり、(a)図は通常動作時、(b)図は
大きな逆バイアスが印加された際の様子。
ランジスタの、ベース領域及びコレクタ領域における深
さ方向に沿った不純物濃度プロファイルであり、(a)
図は直線的に増加する濃度プロファイル、(b)図は2
次以上の高次の関数に従って増加する濃度プロファイ
ル、(c)図はステップ的に増加する濃度プロファイ
ル。
一部構成のブロック図。
おける基準発振器の回路図。
Claims (3)
- 【請求項1】 コレクタ領域となる第1導電型の第1半
導体領域と、 前記第1半導体領域上に設けられ、前記第1半導体領域
よりも低不純物濃度のコレクタ領域となる第1導電型の
第2半導体領域と、 前記第2半導体領域の表面領域内に設けられ、ベース領
域となる第2導電型の第3半導体領域と、 前記第3半導体領域の表面領域内に設けられ、エミッタ
領域となる第1導電型の第4半導体領域とを具備し、前
記第2半導体領域の膜厚は、 前記ベース領域と前記エミッタ領域との間の電位差が、
前記コレクタ領域と前記エミッタ領域との間の電位差に
実質的に等しい場合に前記コレクタ領域に形成される空
乏層の幅よりも小さいことを特徴とする半導体装置。 - 【請求項2】 コレクタ領域となる第1導電型の第1半
導体領域と、 前記第1半導体領域上に設けられ、前記第1半導体領域
よりも低不純物濃度のコレクタ領域となる第1導電型の
第2半導体領域と、 前記第2半導体領域の表面領域内に設けられ、ベース領
域となる第2導電型の第3半導体領域と、 前記第3半導体領域の表面領域内に設けられ、エミッタ
領域となる第1導電型の第4半導体領域とを具備し、前
記第1、第2半導体領域は、 前記ベース領域と前記エミッタ領域との間の電位差が、
前記コレクタ領域と前記エミッタ領域との間の電位差に
実質的に等しい場合にコレクタ領域に形成される空乏層
が前記第2半導体領域に達するような不純物濃度プロフ
ァイルを有することを特徴とする半導体装置。 - 【請求項3】 コレクタ領域となる第1導電型の第1半
導体領域と、 前記第1半導体領域上に設けられ、前記第1半導体領域
よりも低不純物濃度のコレクタ領域となる第1導電型の
第2半導体領域と、 前記第2半導体領域の表面領域内に設けられ、ベース領
域となる第2導電型の第3半導体領域と、 前記第3半導体領域の表面領域内に設けられ、エミッタ
領域となる第1導電型の第4半導体領域とを具備し、前
記第2半導体領域は、 前記ベース領域と前記エミッタ領域との間の電位差が、
前記コレクタ領域と前記エミッタ領域との間の電位差に
実質的に等しい場合に前記コレクタ領域に形成される空
乏層の幅よりも小さい膜厚を有し、 深さ方向に1次またはそれ以上の高次の関数に従って増
加する不純物濃度プロファイルを有することを特徴とす
る半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000199841A JP3730483B2 (ja) | 2000-06-30 | 2000-06-30 | バイポーラトランジスタ |
US09/892,447 US6472713B2 (en) | 2000-06-30 | 2001-06-28 | Semiconductor device having vertical bipolar transistor |
KR1020010037536A KR20020002274A (ko) | 2000-06-30 | 2001-06-28 | 반도체장치 |
EP20010114890 EP1168452A3 (en) | 2000-06-30 | 2001-06-29 | Semiconductor device having vertical bipolar transistor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000199841A JP3730483B2 (ja) | 2000-06-30 | 2000-06-30 | バイポーラトランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002026028A true JP2002026028A (ja) | 2002-01-25 |
JP3730483B2 JP3730483B2 (ja) | 2006-01-05 |
Family
ID=18697790
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000199841A Expired - Fee Related JP3730483B2 (ja) | 2000-06-30 | 2000-06-30 | バイポーラトランジスタ |
Country Status (4)
Country | Link |
---|---|
US (1) | US6472713B2 (ja) |
EP (1) | EP1168452A3 (ja) |
JP (1) | JP3730483B2 (ja) |
KR (1) | KR20020002274A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007531292A (ja) * | 2004-04-02 | 2007-11-01 | プレマ セミコンダクター ゲーエムベーハー | バイポーラトランジスタおよびバイポーラトランジスタの製造方法 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007173624A (ja) | 2005-12-22 | 2007-07-05 | Matsushita Electric Ind Co Ltd | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
US8928142B2 (en) * | 2013-02-22 | 2015-01-06 | Fairchild Semiconductor Corporation | Apparatus related to capacitance reduction of a signal port |
NL2018115B1 (en) * | 2017-01-03 | 2018-07-25 | Univ Delft Tech | Active semiconductor device with linearized depletion capacitance |
US11609128B2 (en) * | 2019-12-10 | 2023-03-21 | Wiliot, LTD. | Single layer LC oscillator |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3341755A (en) * | 1964-03-20 | 1967-09-12 | Westinghouse Electric Corp | Switching transistor structure and method of making the same |
US3964089A (en) * | 1972-09-21 | 1976-06-15 | Bell Telephone Laboratories, Incorporated | Junction transistor with linearly graded impurity concentration in the high resistivity portion of its collector zone |
US4266238A (en) * | 1977-03-11 | 1981-05-05 | Zaidan Hojin Handotai Kenkyu Shinkokai | Semiconductor device having high-speed operation and integrated circuit using same |
US4593305A (en) | 1983-05-17 | 1986-06-03 | Kabushiki Kaisha Toshiba | Heterostructure bipolar transistor |
EP0462270B1 (en) * | 1990-01-08 | 2000-08-30 | Harris Corporation | Method of using a semiconductor device comprising a substrate having a dielectrically isolated semiconductor island |
EP0632503B1 (en) * | 1993-07-01 | 2001-10-31 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Integrated edge structure for high voltage semiconductor devices and related manufacturing process |
EP0974165B1 (en) * | 1998-02-09 | 2009-03-25 | Nxp B.V. | Semiconductor device with a bipolar transistor, and method of manufacturing such a device |
-
2000
- 2000-06-30 JP JP2000199841A patent/JP3730483B2/ja not_active Expired - Fee Related
-
2001
- 2001-06-28 KR KR1020010037536A patent/KR20020002274A/ko not_active Application Discontinuation
- 2001-06-28 US US09/892,447 patent/US6472713B2/en not_active Expired - Fee Related
- 2001-06-29 EP EP20010114890 patent/EP1168452A3/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007531292A (ja) * | 2004-04-02 | 2007-11-01 | プレマ セミコンダクター ゲーエムベーハー | バイポーラトランジスタおよびバイポーラトランジスタの製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3730483B2 (ja) | 2006-01-05 |
EP1168452A2 (en) | 2002-01-02 |
EP1168452A3 (en) | 2004-10-06 |
US6472713B2 (en) | 2002-10-29 |
US20020000574A1 (en) | 2002-01-03 |
KR20020002274A (ko) | 2002-01-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN100557945C (zh) | 电器件及其制造方法 | |
Bock et al. | SiGe bipolar technology for automotive radar applications | |
US6355961B1 (en) | Structure and method for improved signal processing | |
Gotzfried et al. | RFIC's for mobile communication systems using SiGe bipolar technology | |
US6384676B2 (en) | Signal processing semiconductor integrated circuit device | |
Meister et al. | SiGe bipolar technology with 3.9 ps gate delay | |
JP3730483B2 (ja) | バイポーラトランジスタ | |
US20140139295A1 (en) | Low power voltage controlled oscillator | |
Schüppen et al. | High speed SiGe heterobipolar transistors | |
Schüppen et al. | Mesa and planar SiGe-HBTs on MBE-wafers | |
EP0902483A1 (en) | Electrical device comprising a voltage dependant capacitance and method of manufacturing the same | |
JP2003197759A (ja) | 半導体装置 | |
KR100925128B1 (ko) | 씨모스 제조공정으로 구현되는 병합형 바이폴라트랜지스터와 이를 사용하는 전자회로 | |
KR100492280B1 (ko) | 표준 3중 웰 씨모스 공정에서 구현된 수직형 바이폴라정션 트랜지스터를 전류 소오스로 사용하는 회로 | |
DE60229400D1 (de) | Bipolartransistor, halbleiterbauelement und diesbezügliches herstellungsverfahren | |
JPH1079394A (ja) | バイポーラトランジスタおよびその製造方法 | |
WO2001095396A3 (en) | Double-implant high performance varactor and method for manufacturing same | |
JP2000058663A (ja) | 集積型バイアス回路素子 | |
Gau et al. | Gate-assisted high-Q-factor junction varactor | |
CN101189728A (zh) | 利用改进的npn双极晶体管基极接入电阻的方法和器件 | |
Ku et al. | Close-in phase-noise enhanced voltage-controlled oscillator employing parasitic V-NPN transistor in CMOS process | |
SANDÉN et al. | Up-conversion of 1/f noise to phase noise in voltage controlled oscillators | |
KR800001341B1 (ko) | 반도체 회로 | |
Kobayashi et al. | PNP AlGaAs/GaAs HBT low noise amplifiers | |
US20040082307A1 (en) | Mixer circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040615 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040813 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041102 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051004 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051006 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081014 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091014 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101014 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |