JPH10335631A - フィールドプレートを採用した電力用半導体素子及びその製造方法 - Google Patents
フィールドプレートを採用した電力用半導体素子及びその製造方法Info
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- JPH10335631A JPH10335631A JP10091119A JP9111998A JPH10335631A JP H10335631 A JPH10335631 A JP H10335631A JP 10091119 A JP10091119 A JP 10091119A JP 9111998 A JP9111998 A JP 9111998A JP H10335631 A JPH10335631 A JP H10335631A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000012535 impurity Substances 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 18
- 238000005468 ion implantation Methods 0.000 claims description 5
- 238000010030 laminating Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 230000005684 electric field Effects 0.000 abstract description 25
- 230000015556 catabolic process Effects 0.000 abstract description 18
- 238000009826 distribution Methods 0.000 abstract description 10
- 230000010354 integration Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 7
- 238000005728 strengthening Methods 0.000 description 5
- 239000012141 concentrate Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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Abstract
(57)【要約】
【課題】 改善されたブレークダウン電圧を有する電力
用半導体素子及びその製造方法を提供すること。 【解決手段】 ベース−コレクタ接合とフィールドプレ
ート６０ａエッジ部との間にコレクタ領域１０と同一導
電型を有する少なくとも一つのフィールド強化領域３０
をコレクタ領域１０より高濃度で形成する。このように
フィールド強化領域３０を形成すると、ベース領域２０
とコレクタ領域１０とに逆方向電圧が印加された場合、
ベース−コレクタ接合部とフィールドプレート６０ａエ
ッジ部だけでなく、フィールド強化領域３０にも電界が
集中するので、電界分布の面積が増加してブレークダウ
ン電圧が増加する。
用半導体素子及びその製造方法を提供すること。 【解決手段】 ベース−コレクタ接合とフィールドプレ
ート６０ａエッジ部との間にコレクタ領域１０と同一導
電型を有する少なくとも一つのフィールド強化領域３０
をコレクタ領域１０より高濃度で形成する。このように
フィールド強化領域３０を形成すると、ベース領域２０
とコレクタ領域１０とに逆方向電圧が印加された場合、
ベース−コレクタ接合部とフィールドプレート６０ａエ
ッジ部だけでなく、フィールド強化領域３０にも電界が
集中するので、電界分布の面積が増加してブレークダウ
ン電圧が増加する。
Description
【０００１】
【発明の属する技術分野】本発明は電力用半導体素子及
びその製造方法に係り、特にフィールドプレートを採用
した電力用半導体素子及びその製造方法に関する。
びその製造方法に係り、特にフィールドプレートを採用
した電力用半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】最近、応用機器の大形化・大容量化の傾
向に応じて高ブレークダウン電圧、大電流特性を有する
電力用半導体素子の必要性が高まっている。電力用半導
体素子は、特に非常に大きい電流を流しながらも、導通
状態での電損を減らすために低い飽和電圧が要求され
る。また、オフ状態になるとき、またはスイッチがオフ
される瞬間、電力用素子の両端に印加される逆方向高電
圧に耐えられる特性、即ち高ブレークダウン電圧特性が
基本的に要求される。
向に応じて高ブレークダウン電圧、大電流特性を有する
電力用半導体素子の必要性が高まっている。電力用半導
体素子は、特に非常に大きい電流を流しながらも、導通
状態での電損を減らすために低い飽和電圧が要求され
る。また、オフ状態になるとき、またはスイッチがオフ
される瞬間、電力用素子の両端に印加される逆方向高電
圧に耐えられる特性、即ち高ブレークダウン電圧特性が
基本的に要求される。
【０００３】半導体素子のブレークダウン電圧はｐｎ接
合の空乏領域により決定される。これは、ｐｎ接合に印
加された電圧の大部分が空乏領域に印加されるからであ
る。このブレークダウン電圧は、空乏領域の曲率の影響
を受けることが知られている。即ち、プレーナ接合にお
いて、平坦部より曲率部に電界が集中する電界密集効果
により、プレーン接合より曲率の大きなエッジ部に電界
が集中することになる。従って、エッジ部からアバラン
シェブレークダウンが発生しやすく、空乏領域全体のブ
レークダウン電圧が減少する。
合の空乏領域により決定される。これは、ｐｎ接合に印
加された電圧の大部分が空乏領域に印加されるからであ
る。このブレークダウン電圧は、空乏領域の曲率の影響
を受けることが知られている。即ち、プレーナ接合にお
いて、平坦部より曲率部に電界が集中する電界密集効果
により、プレーン接合より曲率の大きなエッジ部に電界
が集中することになる。従って、エッジ部からアバラン
シェブレークダウンが発生しやすく、空乏領域全体のブ
レークダウン電圧が減少する。
【０００４】プレーナ接合のエッジ部にフィールドプレ
ートを形成し、空乏領域の曲率を改善してブレークダウ
ン電圧を増加させる方法が知られている( 参照文献："
パワーセミコンダクタデバイス" 、1996年、B.J.Baliga
著、pp100 〜102)。フィールドプレートを形成するこの
方法は、表面電位を変化させて空乏層の曲率を制御する
方法であって、基板面から伸びる空乏層の形はフィール
ドプレートに印加された電圧により調節される。
ートを形成し、空乏領域の曲率を改善してブレークダウ
ン電圧を増加させる方法が知られている( 参照文献："
パワーセミコンダクタデバイス" 、1996年、B.J.Baliga
著、pp100 〜102)。フィールドプレートを形成するこの
方法は、表面電位を変化させて空乏層の曲率を制御する
方法であって、基板面から伸びる空乏層の形はフィール
ドプレートに印加された電圧により調節される。
【０００５】一方、電力用半導体素子のブレークダウン
電圧は空乏領域内の電界（Ｅ）を横方向の距離（Ｘ）に
対して積分した値であって、同一の電圧が印加された場
合、積分領域が広いほど空乏領域の各部分における最大
電界の大きさが小さくなるのでアバランシェブレークダ
ウンを抑制しうる。
電圧は空乏領域内の電界（Ｅ）を横方向の距離（Ｘ）に
対して積分した値であって、同一の電圧が印加された場
合、積分領域が広いほど空乏領域の各部分における最大
電界の大きさが小さくなるのでアバランシェブレークダ
ウンを抑制しうる。
【０００６】
【発明が解決しようとする課題】しかし、従来の素子
は、上記積分領域による抑制が不十分であるという問題
点があった。
は、上記積分領域による抑制が不十分であるという問題
点があった。
【０００７】本発明は上記の点に鑑みなされたもので、
積分領域を大きくしてブレークダウン電圧を増加させう
る電力用半導体素子を提供することを目的とする。さら
に、本発明は上記のような良好な電力用半導体素子を得
ることができる電力用半導体素子の製造方法を提供する
ことを目的とする。
積分領域を大きくしてブレークダウン電圧を増加させう
る電力用半導体素子を提供することを目的とする。さら
に、本発明は上記のような良好な電力用半導体素子を得
ることができる電力用半導体素子の製造方法を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】本発明による電力用半導
体素子は、第１導電型のコレクタ領域と、このコレクタ
領域内に形成された第２導電型のベース領域と、前記コ
レクタ領域内に前記ベース領域と所定距離離隔されて形
成され、前記コレクタ領域と同一の第１導電型で形成さ
れ、前記コレクタ領域より高濃度で形成された少なくと
も一つのフィールド強化領域と、前記ベース領域とコレ
クタ領域との接合部と前記フィールド強化領域上に絶縁
膜を介在して形成されたフィールドプレートとを具備す
る。より好ましい例として、前記フィールド強化領域は
前記コレクタ領域より５〜１００倍の高濃度で形成さ
れ、ベース領域とコレクタ領域との接合部の外側を取囲
む環状よりなる。
体素子は、第１導電型のコレクタ領域と、このコレクタ
領域内に形成された第２導電型のベース領域と、前記コ
レクタ領域内に前記ベース領域と所定距離離隔されて形
成され、前記コレクタ領域と同一の第１導電型で形成さ
れ、前記コレクタ領域より高濃度で形成された少なくと
も一つのフィールド強化領域と、前記ベース領域とコレ
クタ領域との接合部と前記フィールド強化領域上に絶縁
膜を介在して形成されたフィールドプレートとを具備す
る。より好ましい例として、前記フィールド強化領域は
前記コレクタ領域より５〜１００倍の高濃度で形成さ
れ、ベース領域とコレクタ領域との接合部の外側を取囲
む環状よりなる。
【０００９】本発明による電力用半導体素子の製造方法
は、まず、第１導電型のコレクタ領域内に、フィールド
強化領域の形成される部分を開口させる第１マスクパタ
ーンをイオン注入マスクとして使用して、第１導電型の
不純物を前記コレクタ領域より高濃度、例えば５〜１０
０倍程度のドーズ量に注入する。次いで、ベース領域の
形成される部分を開口させる第２マスクパターンをイオ
ン注入マスクとして使用して、第１導電型の不純物の注
入された前記部分と所定距離離隔された前記コレクタ領
域内に、このコレクタ領域と反対の第２導電型の不純物
を注入する。引続き、注入された前記第１導電型及び第
２導電型の不純物を拡散させて、ベース領域及びこのベ
ース領域と所定距離離隔されたフィールド強化領域を形
成し、このベース領域及びフィールド強化領域の形成さ
れた結果物上に電極接続部部分が開口された絶縁膜を形
成した後、この絶縁膜上にフィールドプレートを形成す
る。
は、まず、第１導電型のコレクタ領域内に、フィールド
強化領域の形成される部分を開口させる第１マスクパタ
ーンをイオン注入マスクとして使用して、第１導電型の
不純物を前記コレクタ領域より高濃度、例えば５〜１０
０倍程度のドーズ量に注入する。次いで、ベース領域の
形成される部分を開口させる第２マスクパターンをイオ
ン注入マスクとして使用して、第１導電型の不純物の注
入された前記部分と所定距離離隔された前記コレクタ領
域内に、このコレクタ領域と反対の第２導電型の不純物
を注入する。引続き、注入された前記第１導電型及び第
２導電型の不純物を拡散させて、ベース領域及びこのベ
ース領域と所定距離離隔されたフィールド強化領域を形
成し、このベース領域及びフィールド強化領域の形成さ
れた結果物上に電極接続部部分が開口された絶縁膜を形
成した後、この絶縁膜上にフィールドプレートを形成す
る。
【００１０】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施の形態を詳しく説明する。図１は本発明による
電力用半導体素子の一実施の形態を概略的に示す断面図
である。本発明による電力用半導体素子は、第１導電
型、例えばｎ型のコレクタ領域１０内に、第２導電型、
例えばｐ型のベース領域２０が形成されており、さらに
第１導電型のフィールド強化領域３０が前記ベース領域
２０と一定の間隔に離隔されてコレクタ領域１０内に形
成されている。さらに、コレクタ領域１０上には、絶縁
物、例えばシリコン酸化物よりなる絶縁膜５０が形成さ
れており、この絶縁膜５０上には、前記ベース−コレク
タ接合ｊBCにより形成される空乏領域（図示せず）のエ
ッジ部の曲率を制御するためのフィールドプレート６０
ａが形成されている。また、前記ベース領域２０内には
トランジスタのエミッタ領域４０が形成されており、前
記絶縁膜５０上にはエミッタ領域４０と電気的に接続さ
れるエミッタ電極６０ｂが形成されている。
明の実施の形態を詳しく説明する。図１は本発明による
電力用半導体素子の一実施の形態を概略的に示す断面図
である。本発明による電力用半導体素子は、第１導電
型、例えばｎ型のコレクタ領域１０内に、第２導電型、
例えばｐ型のベース領域２０が形成されており、さらに
第１導電型のフィールド強化領域３０が前記ベース領域
２０と一定の間隔に離隔されてコレクタ領域１０内に形
成されている。さらに、コレクタ領域１０上には、絶縁
物、例えばシリコン酸化物よりなる絶縁膜５０が形成さ
れており、この絶縁膜５０上には、前記ベース−コレク
タ接合ｊBCにより形成される空乏領域（図示せず）のエ
ッジ部の曲率を制御するためのフィールドプレート６０
ａが形成されている。また、前記ベース領域２０内には
トランジスタのエミッタ領域４０が形成されており、前
記絶縁膜５０上にはエミッタ領域４０と電気的に接続さ
れるエミッタ電極６０ｂが形成されている。
【００１１】本発明による前記フィールド強化領域３０
は前記ベース−コレクタ接合ｊBCの外側を取囲む少なく
とも一つの環状よりなることが望ましく、前記フィール
ドプレート６０ａは前記環状のフィールド強化領域３０
（例えば、フィールド強化領域３０が複数個の環状より
なる場合には最外側の環状）を過ぎて所定距離だけ外側
に伸びることが望ましい。また、前記フィールド強化領
域３０はコレクタ領域１０と同一の導電型で形成され、
特に前記コレクタ領域１０より高濃度、例えば５〜１０
０倍程度の高濃度で形成されることが望ましい。
は前記ベース−コレクタ接合ｊBCの外側を取囲む少なく
とも一つの環状よりなることが望ましく、前記フィール
ドプレート６０ａは前記環状のフィールド強化領域３０
（例えば、フィールド強化領域３０が複数個の環状より
なる場合には最外側の環状）を過ぎて所定距離だけ外側
に伸びることが望ましい。また、前記フィールド強化領
域３０はコレクタ領域１０と同一の導電型で形成され、
特に前記コレクタ領域１０より高濃度、例えば５〜１０
０倍程度の高濃度で形成されることが望ましい。
【００１２】前記コレクタ領域１０内には、図示される
ように、コレクタ領域１０の表面にチャンネルが生成さ
れることを防止するためのチャンネルストッパ３５が前
記コレクタ領域１０と同一の導電型で形成される。さら
に、このチャンネルストッパ３５と電気的に接続される
等電位電極６０ｃが絶縁膜５０上に形成される。この場
合、前記チャンネルストッパ３５はフィールド強化領域
３０より高濃度で形成されるべきである。
ように、コレクタ領域１０の表面にチャンネルが生成さ
れることを防止するためのチャンネルストッパ３５が前
記コレクタ領域１０と同一の導電型で形成される。さら
に、このチャンネルストッパ３５と電気的に接続される
等電位電極６０ｃが絶縁膜５０上に形成される。この場
合、前記チャンネルストッパ３５はフィールド強化領域
３０より高濃度で形成されるべきである。
【００１３】図１によれば、フィールドプレート６０ａ
はベース領域２０と接続され、フィールドプレート６０
ａがベース電極の役割をするように構成されているが、
エミッタ領域４０と接続されてエミッタ電極の役割をす
るように構成されても良い。前記のように、コレクタ領
域１０と同一の導電型で形成され、高濃度で形成された
フィールド強化領域３０がフィールドプレート６０ａの
下部に形成された状態でベース−コレクタ接合ｊBCに逆
方向電圧が印加されると、フィールド強化領域３０で電
界が集中する効果が発生する。これを図２及び図３の特
性図に基づき説明する。
はベース領域２０と接続され、フィールドプレート６０
ａがベース電極の役割をするように構成されているが、
エミッタ領域４０と接続されてエミッタ電極の役割をす
るように構成されても良い。前記のように、コレクタ領
域１０と同一の導電型で形成され、高濃度で形成された
フィールド強化領域３０がフィールドプレート６０ａの
下部に形成された状態でベース−コレクタ接合ｊBCに逆
方向電圧が印加されると、フィールド強化領域３０で電
界が集中する効果が発生する。これを図２及び図３の特
性図に基づき説明する。
【００１４】図２及び図３は本発明によるフィールド強
化領域３０の有無に応じたベース−コレクタ間の横方向
電界分布を同一条件下でシミュレーションした結果を比
較して示す特性図であって、図２はフィールド強化領域
３０が形成されない場合を、図３はフィールド強化領域
３０を形成した場合を示すものである。各特性図におい
て、電界分布が示す領域は逆方向電圧により空間電荷の
露出される空乏領域に該当する。
化領域３０の有無に応じたベース−コレクタ間の横方向
電界分布を同一条件下でシミュレーションした結果を比
較して示す特性図であって、図２はフィールド強化領域
３０が形成されない場合を、図３はフィールド強化領域
３０を形成した場合を示すものである。各特性図におい
て、電界分布が示す領域は逆方向電圧により空間電荷の
露出される空乏領域に該当する。
【００１５】図２に示されるように、フィールド強化領
域３０が形成されない場合には、ベース−コレクタ接合
部とフィールドプレートエッジ部で電界が集中し、その
部分で電界のピークが各々ＰA 及びＰC で示されるよう
に発生する。これとは異なり、図３に示されるように、
フィールド強化領域３０が形成された場合には、ベース
−コレクタ接合部ＰA とフィールドプレートエッジ部Ｐ
C だけでなく、フィールド強化領域３０にも電界が集中
してＰB で示された電界ピークが生じる。従って、図３
の場合は、図２に示された特性図に比べて全体的な電界
分布の面積が広がることが分かる。また、例えばフィー
ルド強化領域３０が複数個形成された場合には、図３に
示されたフィールド強化領域３０によるピークＰB が複
数個発生し、これにより電界分布の面積が更に広がる。
域３０が形成されない場合には、ベース−コレクタ接合
部とフィールドプレートエッジ部で電界が集中し、その
部分で電界のピークが各々ＰA 及びＰC で示されるよう
に発生する。これとは異なり、図３に示されるように、
フィールド強化領域３０が形成された場合には、ベース
−コレクタ接合部ＰA とフィールドプレートエッジ部Ｐ
C だけでなく、フィールド強化領域３０にも電界が集中
してＰB で示された電界ピークが生じる。従って、図３
の場合は、図２に示された特性図に比べて全体的な電界
分布の面積が広がることが分かる。また、例えばフィー
ルド強化領域３０が複数個形成された場合には、図３に
示されたフィールド強化領域３０によるピークＰB が複
数個発生し、これにより電界分布の面積が更に広がる。
【００１６】前述したように、距離に対して電界を積分
した値が電力用半導体素子のブレークダウン電圧に該当
するので、フィールド強化領域３０により電界分布の面
積が広がることによって積分領域も広がり、結果的にブ
レークダウン電圧が増加する。ベース−コレクタ間のブ
レークダウン電圧特性をシミュレーションした結果を図
４に示す。ライン３ａはフィールド強化領域３０が形成
されない場合を、ライン３ｂはフィールド強化領域３０
が形成された場合を各々示す。図４に示されるように、
１０nAほどの漏れ電流が急に増加する地点、即ちブレー
クダウンの発生する地点が、フィールド強化領域３０の
形成されない場合（３ａ）には約８５０Ｖであり、フィ
ールド強化領域３０が形成された場合（３ｂ）には約９
５０Ｖであって、フィールド強化領域３０が形成された
場合はブレークダウン電圧が１００Ｖ程度向上すること
が分かる。
した値が電力用半導体素子のブレークダウン電圧に該当
するので、フィールド強化領域３０により電界分布の面
積が広がることによって積分領域も広がり、結果的にブ
レークダウン電圧が増加する。ベース−コレクタ間のブ
レークダウン電圧特性をシミュレーションした結果を図
４に示す。ライン３ａはフィールド強化領域３０が形成
されない場合を、ライン３ｂはフィールド強化領域３０
が形成された場合を各々示す。図４に示されるように、
１０nAほどの漏れ電流が急に増加する地点、即ちブレー
クダウンの発生する地点が、フィールド強化領域３０の
形成されない場合（３ａ）には約８５０Ｖであり、フィ
ールド強化領域３０が形成された場合（３ｂ）には約９
５０Ｖであって、フィールド強化領域３０が形成された
場合はブレークダウン電圧が１００Ｖ程度向上すること
が分かる。
【００１７】引続き、図５乃至図９に基づき本発明によ
る電力用半導体素子の製造方法の一実施の形態を説明す
る。まず、図５を参照すれば、第１導電型、例えばｎ型
のコレクタ領域１０上に、フィールド強化領域の形成さ
れる部分を開口させる第１マスクパターン１２を形成
し、フィールド強化領域の形成のための不純物１４を注
入する。この時、注入される不純物は前記コレクタ領域
１０と同一の第１導電型であって、前記コレクタ領域１
０よりは高濃度、望ましくは５〜１００倍程度のドーズ
量に注入する。前記第１マスクパターン１２は絶縁物、
例えば酸化物で形成され、特に熱酸化膜で形成すること
が望ましい。前記コレクタ領域１０は少なくとも一つの
層で形成されるが、望ましくは高濃度（ｎ+ ）の第１層
と、その上の低濃度（ｎ- ）の第２層が積層されて形成
される。この場合、低濃度（ｎ- ）の第２層内にフィー
ルド強化領域の形成のための不純物が注入され、よって
フィールド強化領域の形成のための不純物は低濃度（ｎ
- ）に比べて５〜１００倍の濃度（ｎ）に注入される。
る電力用半導体素子の製造方法の一実施の形態を説明す
る。まず、図５を参照すれば、第１導電型、例えばｎ型
のコレクタ領域１０上に、フィールド強化領域の形成さ
れる部分を開口させる第１マスクパターン１２を形成
し、フィールド強化領域の形成のための不純物１４を注
入する。この時、注入される不純物は前記コレクタ領域
１０と同一の第１導電型であって、前記コレクタ領域１
０よりは高濃度、望ましくは５〜１００倍程度のドーズ
量に注入する。前記第１マスクパターン１２は絶縁物、
例えば酸化物で形成され、特に熱酸化膜で形成すること
が望ましい。前記コレクタ領域１０は少なくとも一つの
層で形成されるが、望ましくは高濃度（ｎ+ ）の第１層
と、その上の低濃度（ｎ- ）の第２層が積層されて形成
される。この場合、低濃度（ｎ- ）の第２層内にフィー
ルド強化領域の形成のための不純物が注入され、よって
フィールド強化領域の形成のための不純物は低濃度（ｎ
- ）に比べて５〜１００倍の濃度（ｎ）に注入される。
【００１８】次いで、図６を参照すれば、不純物の注入
されたコレクタ領域１０上にベース領域が形成される部
分を開口させる第２マスクパターン１６を形成し、これ
をイオン注入マスクとして使用して前記コレクタ領域１
０とは反対の第２導電型、例えばｐ型の不純物を注入す
る。その後、高温拡散工程を通して前記コレクタ領域１
０内にベース領域２０を所定の深さに形成する。この
際、図５に示された不純物１４も同時に拡散されて所定
の深さを有するフィールド強化領域３０が形成される。
されたコレクタ領域１０上にベース領域が形成される部
分を開口させる第２マスクパターン１６を形成し、これ
をイオン注入マスクとして使用して前記コレクタ領域１
０とは反対の第２導電型、例えばｐ型の不純物を注入す
る。その後、高温拡散工程を通して前記コレクタ領域１
０内にベース領域２０を所定の深さに形成する。この
際、図５に示された不純物１４も同時に拡散されて所定
の深さを有するフィールド強化領域３０が形成される。
【００１９】このフィールド強化領域３０は、前記ベー
ス領域２０と所定距離離隔されて形成され、前記ベース
領域２０により形成された接合、即ちベース−コレクタ
接合ｊBCの外側を取囲む少なくとも一つの環状よりなる
ことが望ましい。前記第２マスクパターン１６は、前記
第１マスクパターン（図５の１２）のように熱酸化膜で
形成されることが望ましい。第２マスクパターン１６
は、前記第１マスクパターン１２により開口された部分
を埋込むように基板を熱酸化させた後、ベース領域の形
成される部分が開口されるように再びパタニングして形
成することが望ましい。
ス領域２０と所定距離離隔されて形成され、前記ベース
領域２０により形成された接合、即ちベース−コレクタ
接合ｊBCの外側を取囲む少なくとも一つの環状よりなる
ことが望ましい。前記第２マスクパターン１６は、前記
第１マスクパターン（図５の１２）のように熱酸化膜で
形成されることが望ましい。第２マスクパターン１６
は、前記第１マスクパターン１２により開口された部分
を埋込むように基板を熱酸化させた後、ベース領域の形
成される部分が開口されるように再びパタニングして形
成することが望ましい。
【００２０】図７を参照すれば、ベース領域２０及びフ
ィールド強化領域３０の形成された結果物上に、エミッ
タ領域の形成される部分を開口させる第３マスクパター
ン３２を形成し、前記コレクタ領域１０と同一の第１導
電型の不純物を注入してから高温拡散工程を行ってエミ
ッタ領域４０を形成する。ここで、エミッタ領域４０の
形成時、図示されるように、素子の切断部の近所にコレ
クタと同一の導電型のチャンネルストッパ３５を更に形
成して前記コレクタ領域１０の表面にチャンネルが生成
されることを防止することが望ましい。
ィールド強化領域３０の形成された結果物上に、エミッ
タ領域の形成される部分を開口させる第３マスクパター
ン３２を形成し、前記コレクタ領域１０と同一の第１導
電型の不純物を注入してから高温拡散工程を行ってエミ
ッタ領域４０を形成する。ここで、エミッタ領域４０の
形成時、図示されるように、素子の切断部の近所にコレ
クタと同一の導電型のチャンネルストッパ３５を更に形
成して前記コレクタ領域１０の表面にチャンネルが生成
されることを防止することが望ましい。
【００２１】引き続き、エミッタ領域４０およびチャン
ネルストッパ３５までを形成した結果物上に、図８に示
されるように、電極と接続される部分、即ちエミッタ領
域４０、ベース領域２０及びチャンネルストッパ３５上
の一部に開口部を有する絶縁膜５０の第４マスクパター
ンを形成する。この絶縁膜５０は、前記第３マスクパタ
ーン（図７の３２）と同一の方法、即ち前の段階で使用
されたマスクパターンにより開口された部分を熱酸化工
程で埋込んだ後、再びパターニングする方法で形成する
ことが望ましい。
ネルストッパ３５までを形成した結果物上に、図８に示
されるように、電極と接続される部分、即ちエミッタ領
域４０、ベース領域２０及びチャンネルストッパ３５上
の一部に開口部を有する絶縁膜５０の第４マスクパター
ンを形成する。この絶縁膜５０は、前記第３マスクパタ
ーン（図７の３２）と同一の方法、即ち前の段階で使用
されたマスクパターンにより開口された部分を熱酸化工
程で埋込んだ後、再びパターニングする方法で形成する
ことが望ましい。
【００２２】その後、前記結果物の全面に導電物、例え
ばアルミニウムを蒸着してからパターニングすることに
より、図９に示すように、前記エミッタ領域４０と接続
されるエミッタ電極６０ｂと、前記ベース領域２０と接
続されてベース電極の役割を同時にするフィールドプレ
ート６０ａと、前記チャンネルストッパ３５と接続され
る等電位電極６０ｃを形成する。ここで、フィールドプ
レート６０ａは前記フィールド強化領域３０（例えば、
フィールド強化領域３０が複数個の環状よりなる場合に
は最外側の環状）上を過ぎて所定の距離だけ外側に伸び
るようにパターニングすることが望ましい。図９によれ
ば、フィールドプレート６０ａがベース電極の役割をす
るようにパターニングされているが、前記エミッタ電極
６０ｂの役割をするようにパターニングしても良い。
ばアルミニウムを蒸着してからパターニングすることに
より、図９に示すように、前記エミッタ領域４０と接続
されるエミッタ電極６０ｂと、前記ベース領域２０と接
続されてベース電極の役割を同時にするフィールドプレ
ート６０ａと、前記チャンネルストッパ３５と接続され
る等電位電極６０ｃを形成する。ここで、フィールドプ
レート６０ａは前記フィールド強化領域３０（例えば、
フィールド強化領域３０が複数個の環状よりなる場合に
は最外側の環状）上を過ぎて所定の距離だけ外側に伸び
るようにパターニングすることが望ましい。図９によれ
ば、フィールドプレート６０ａがベース電極の役割をす
るようにパターニングされているが、前記エミッタ電極
６０ｂの役割をするようにパターニングしても良い。
【００２３】以上により図１の素子が完成する。ただ
し、図１の構造および図５ないし図９の製造方法とも本
発明の一実施の形態である。本発明は前記実施の形態に
限定されなく、多くの変形が本発明の技術的思想内で当
分野で通常の知識を有する者により可能であることは明
白である。
し、図１の構造および図５ないし図９の製造方法とも本
発明の一実施の形態である。本発明は前記実施の形態に
限定されなく、多くの変形が本発明の技術的思想内で当
分野で通常の知識を有する者により可能であることは明
白である。
【００２３】
【発明の効果】以上説明したように本発明では、ベース
−コレクタ接合とフィールドプレートエッジ部との間に
コレクタ領域と同一の導電型を有する少なくとも一つの
フィールド強化領域をコレクタ領域より高濃度で形成す
る。すると、ベース−コレクタに逆方向電圧が印加され
た場合、ベース−コレクタ接合とフィールドプレートエ
ッジ部だけでなく、コレクタ領域より高濃度で形成され
たフィールド強化領域にも電界が集中して電界ピークが
発生し、電界分布の面積が広がる。そして、このように
電界分布の面積が広がることにより、距離に対して電界
を積分した値である電力用半導体素子のブレークダウン
電圧を増加させることができる。
−コレクタ接合とフィールドプレートエッジ部との間に
コレクタ領域と同一の導電型を有する少なくとも一つの
フィールド強化領域をコレクタ領域より高濃度で形成す
る。すると、ベース−コレクタに逆方向電圧が印加され
た場合、ベース−コレクタ接合とフィールドプレートエ
ッジ部だけでなく、コレクタ領域より高濃度で形成され
たフィールド強化領域にも電界が集中して電界ピークが
発生し、電界分布の面積が広がる。そして、このように
電界分布の面積が広がることにより、距離に対して電界
を積分した値である電力用半導体素子のブレークダウン
電圧を増加させることができる。
【図１】本発明による電力用半導体素子の一実施の形態
を概略的に示す断面図。
を概略的に示す断面図。
【図２】フィールド強化領域が形成されない場合におい
て、ベース−コレクタ間の横方向電界分布をシミュレー
ションした結果を示す特性図。
て、ベース−コレクタ間の横方向電界分布をシミュレー
ションした結果を示す特性図。
【図３】フィールド強化領域が形成された場合におい
て、ベース−コレクタ間の横方向電界分布をシミュレー
ションした結果を示す特性図。
て、ベース−コレクタ間の横方向電界分布をシミュレー
ションした結果を示す特性図。
【図４】フィールド強化領域が形成されない場合と形成
された場合の両方において、ベース−コレクタ接合の逆
方向電流−電圧特性を同一条件下でシミュレーションし
た結果を示す特性図。
された場合の両方において、ベース−コレクタ接合の逆
方向電流−電圧特性を同一条件下でシミュレーションし
た結果を示す特性図。
【図５】本発明による電力用半導体素子の製造方法の一
実施の形態を示す断面図。
実施の形態を示す断面図。
【図６】本発明による電力用半導体素子の製造方法の一
実施の形態を示す断面図。
実施の形態を示す断面図。
【図７】本発明による電力用半導体素子の製造方法の一
実施の形態を示す断面図。
実施の形態を示す断面図。
【図８】本発明による電力用半導体素子の製造方法の一
実施の形態を示す断面図。
実施の形態を示す断面図。
【図９】本発明による電力用半導体素子の製造方法の一
実施の形態を示す断面図。
実施の形態を示す断面図。
１０ コレクタ領域 ２０ ベース領域 ３０ フィールド強化領域 ５０ 絶縁膜 ６０ａ フィールドプレート
Claims (20)
- 【請求項１】 第１導電型のコレクタ領域と、 前記コレクタ領域内に形成された第２導電型のベース領
域と、 前記コレクタ領域内に前記ベース領域と所定距離離隔さ
れて形成され、前記コレクタ領域と同一の第１導電型で
形成され、前記コレクタ領域より高濃度で形成された少
なくとも一つのフィールド強化領域と、 前記ベース領域とコレクタ領域との接合部と前記フィー
ルド強化領域上に絶縁膜を介在して形成されたフィール
ドプレートとを具備することを特徴とする電力用半導体
素子。 - 【請求項２】 前記フィールド強化領域は前記コレクタ
領域より５〜１００倍の高濃度で形成されたことを特徴
とする請求項１に記載の電力用半導体素子。 - 【請求項３】 前記フィールド強化領域は前記ベース領
域とコレクタ領域との接合部の外側を取囲む環状よりな
ることを特徴とする請求項１に記載の電力用半導体素
子。 - 【請求項４】 前記フィールドプレートは前記フィール
ド強化領域とオーバーラップされ、フィールド強化領域
の外境界部から所定距離延伸して形成されたことを特徴
とする請求項１に記載の電力用半導体素子。 - 【請求項５】 前記フィールドプレートは前記ベース領
域と電気的に接続されることを特徴とする請求項１に記
載の電力用半導体素子。 - 【請求項６】 前記ベース領域内に形成された第１導電
型のエミッタ領域を更に具備することを特徴とする請求
項１に記載の電力用半導体素子。 - 【請求項７】 前記フィールドプレートは前記エミッタ
領域と電気的に接続されることを特徴とする請求項６に
記載の電力用半導体素子。 - 【請求項８】 前記フィールドプレートは前記ベース領
域と電気的に接続されることを特徴とする請求項６に記
載の電力用半導体素子。 - 【請求項９】 前記フィールド強化領域の外側の前記コ
レクタ領域内に前記フィールド強化領域より高濃度で形
成された第１導電型のチャンネルストッパ領域を更に具
備することを特徴とする請求項１に記載の電力用半導体
素子。 - 【請求項１０】 前記チャンネルストッパ領域と電気的
に接続される等電位電極を更に具備することを特徴とす
る請求項９に記載の電力用半導体素子。 - 【請求項１１】 前記コレクタ領域は高濃度の第１層
と、その上の低濃度の第２層とが積層されて形成された
ことを特徴とする請求項１に記載の電力用半導体素子。 - 【請求項１２】 フィールド強化領域の形成される部分
を開口させる第１マスクパターンをイオン注入マスクと
して使用して、第１導電型のコレクタ領域内に第１導電
型の不純物を前記コレクタ領域より高濃度で注入する段
階と、 ベース領域の形成される部分を開口させる第２マスクパ
ターンをイオン注入マスクとして使用して、第１導電型
の不純物の注入された前記部分と所定距離離隔された前
記コレクタ領域内に、前記コレクタ領域と反対の第２導
電型の不純物を注入する段階と、 注入された前記第１導電型及び第２導電型の不純物を拡
散させ、ベース領域及びこのベース領域と所定距離離隔
されたフィールド強化領域を形成する段階と、 ベース領域及びフィールド強化領域の形成された結果物
上に電極接続部の部分が開口された絶縁膜を形成する段
階と、 前記絶縁膜上に導電層を形成した後パターニングして、
前記フィールド強化領域とオーバーラップされ、さらに
フィールド強化領域の外境界部から所定距離伸びるフィ
ールドプレートを形成する段階とを具備することを特徴
とする電力用半導体素子の製造方法。 - 【請求項１３】 第１導電型の不純物を注入する前記段
階において、 前記不純物は前記コレクタ領域より５〜１００倍のドー
ズ量に注入することを特徴とする請求項１２に記載の電
力用半導体素子の製造方法。 - 【請求項１４】 前記フィールド強化領域は前記ベース
領域とコレクタ領域の接合部の外側を取囲む少なくとも
一つの環状よりなることを特徴とする請求項１２に記載
の電力用半導体素子の製造方法。 - 【請求項１５】 前記フィールドプレートは前記ベース
領域と電気的に接続されるように形成することを特徴と
する請求項１２に記載の電力用半導体素子の製造方法。 - 【請求項１６】 ベース領域及びフィールド強化領域を
形成する前記段階の後、前記ベース領域内に、前記コレ
クタ領域と同一の第１導電型の不純物を注入してから拡
散させてエミッタ領域を形成する段階を更に具備するこ
とを特徴とする請求項１２に記載の電力用半導体素子の
製造方法。 - 【請求項１７】 前記フィールドプレートは前記エミッ
タ領域と電気的に接続されるように形成することを特徴
とする請求項１６に記載の電力用半導体素子の製造方
法。 - 【請求項１８】 エミッタ領域の形成のための前記不純
物の注入時、同一の導電型の不純物を素子の切断部の近
所に同時に注入して前記コレクタ領域の表面にチャンネ
ルが生成されることを防止するチャンネルストッパを形
成することを特徴とする請求項１６に記載の電力用半導
体素子の製造方法。 - 【請求項１９】 前記フィールドプレートの形成時、前
記導電層をパタニングして前記チャンネルストッパと電
気的に接続される等電位電極を同時に形成することを特
徴とする請求項１８に記載の電力用半導体素子の製造方
法。 - 【請求項２０】 前記第１マスクパターン、第２マスク
パターン及び絶縁膜は熱酸化膜で形成することを特徴と
する請求項１２に記載の電力用半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970019560A KR100248115B1 (ko) | 1997-05-20 | 1997-05-20 | 필드 플레이트를 채용한 전력용 반도체소자 및 그 제조방법 |
| KR1997P-19560 | 1997-05-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10335631A true JPH10335631A (ja) | 1998-12-18 |
| JP4275763B2 JP4275763B2 (ja) | 2009-06-10 |
Family
ID=19506414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09111998A Expired - Fee Related JP4275763B2 (ja) | 1997-05-20 | 1998-04-03 | フィールドプレートを採用した電力用半導体素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6215167B1 (ja) |
| JP (1) | JP4275763B2 (ja) |
| KR (1) | KR100248115B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6310401B1 (en) * | 1999-06-22 | 2001-10-30 | Siemens Aktiengesellschaft | Substrate for high-voltage modules |
| DE102010064409A1 (de) | 2010-02-10 | 2011-08-11 | Mitsubishi Electric Corp. | Halbleitervorrichtung |
| US10964780B2 (en) | 2018-07-26 | 2021-03-30 | Lapis Semiconductor Co., Ltd. | Semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014241367A (ja) * | 2013-06-12 | 2014-12-25 | 三菱電機株式会社 | 半導体素子、半導体素子の製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1214805B (it) * | 1984-08-21 | 1990-01-18 | Ates Componenti Elettron | Spositivi a semiconduttore con giunprocesso per la fabbricazione di dizioni planari a concentrazione di carica variabile e ad altissima tensione di breakdown |
| US4757363A (en) * | 1984-09-14 | 1988-07-12 | Harris Corporation | ESD protection network for IGFET circuits with SCR prevention guard rings |
| US5283202A (en) | 1986-03-21 | 1994-02-01 | Advanced Power Technology, Inc. | IGBT device with platinum lifetime control having gradient or profile tailored platinum diffusion regions |
| JP3111827B2 (ja) * | 1994-09-20 | 2000-11-27 | 株式会社日立製作所 | 半導体装置及びそれを使った電力変換装置 |
| US5541439A (en) * | 1994-11-17 | 1996-07-30 | Xerox Corporation | Layout for a high voltage darlington pair |
-
1997
- 1997-05-20 KR KR1019970019560A patent/KR100248115B1/ko not_active IP Right Cessation
-
1998
- 1998-04-03 JP JP09111998A patent/JP4275763B2/ja not_active Expired - Fee Related
- 1998-05-19 US US09/081,832 patent/US6215167B1/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6310401B1 (en) * | 1999-06-22 | 2001-10-30 | Siemens Aktiengesellschaft | Substrate for high-voltage modules |
| DE102010064409A1 (de) | 2010-02-10 | 2011-08-11 | Mitsubishi Electric Corp. | Halbleitervorrichtung |
| US10964780B2 (en) | 2018-07-26 | 2021-03-30 | Lapis Semiconductor Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100248115B1 (ko) | 2000-03-15 |
| KR19980084002A (ko) | 1998-12-05 |
| US6215167B1 (en) | 2001-04-10 |
| JP4275763B2 (ja) | 2009-06-10 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081118 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090203 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090305 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120313 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120313 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130313 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140313 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |