JP2002043562A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2002043562A
JP2002043562A JP2000224985A JP2000224985A JP2002043562A JP 2002043562 A JP2002043562 A JP 2002043562A JP 2000224985 A JP2000224985 A JP 2000224985A JP 2000224985 A JP2000224985 A JP 2000224985A JP 2002043562 A JP2002043562 A JP 2002043562A
Authority
JP
Japan
Prior art keywords
region
type
buried
drain region
concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000224985A
Other languages
English (en)
Other versions
JP3448015B2 (ja
Inventor
Seiji Sogo
誠治 十河
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2000224985A priority Critical patent/JP3448015B2/ja
Publication of JP2002043562A publication Critical patent/JP2002043562A/ja
Application granted granted Critical
Publication of JP3448015B2 publication Critical patent/JP3448015B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 高耐圧特性を確保しつつ、オン抵抗を確実に
低減できるようにする。 【解決手段】 ｐ型の半導体基板１００にはｎ型不純物
層からなる延長ドレイン領域１０１が形成されている。
延長ドレイン領域１０１には、下側に位置する第１のｐ
型埋め込み領域１０３Ａと、上側に位置する第２のｐ型
埋め込み領域１０３Ｂとが形成されている。延長ドレイ
ン領域１０１における第１のｐ型埋め込み領域１０３Ａ
と第２のｐ型埋め込み領域１０３Ｂとの間には、第１の
ｎ型高濃度不純物領域１０４Ａが形成されていると共
に、延長ドレイン領域１０１における第２のｐ型埋め込
み領域１０３Ｂの上側には第２のｎ型高濃度領域１０４
Ｂが形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高耐圧特性を有し
ながらオン抵抗を低くすることができる横型半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】高耐圧特性を有しながらオン抵抗を低く
することができる横型半導体装置については、従来から
様々な構造が提案されており、その一例として、特許公
報第３０１６７６２号に示されている半導体装置につい
て、図６を参照しながら説明する。
【０００３】図６に示すように、ｐ型の半導体基板１０
には、ｎ型領域からなるソース領域１１及びｎ型領域か
らなる延長ドレイン領域１２がそれぞれ形成されてい
る。
【０００４】延長ドレイン領域１２の表面部にはｎ型高
濃度領域１３が形成されていると共に、延長ドレイン領
域１２におけるｎ型高濃度領域１３の下方にはｐ型埋め
込み領域１４が形成されている。ｎ型高濃度領域１３は
ドレイン電極１５と接続されていると共に、ｐ型埋め込
み領域１４は半導体基板１０と接続されている。
【０００５】半導体基板１０の表面部にはソース領域１
１と隣接するようにｐ型の基板コンタクト領域１６が形
成されており、ソース領域１１及び基板コンタクト領域
１６はソース電極１７に接続されている。これによっ
て、ソース領域１１は半導体基板１０と同電位に設定さ
れる。また、半導体基板１０にはソース領域１１及び基
板コンタクト領域１６を囲むようにｐ型のアンチパンチ
スルー領域１８が形成されている。
【０００６】半導体基板１０の上におけるソース領域１
１と延長ドレイン領域１２との間にはゲート絶縁膜を介
してゲート電極１９が形成されており、半導体基板１０
におけるゲート電極１９の下側の領域はチャネル領域と
して機能する。ゲート電極１９を含む半導体基板１０の
表面は絶縁膜２０により覆われている。
【０００７】前記従来例の半導体装置の特徴は、ｎ型領
域からなる延長ドレイン領域１２の内部に、ｎ型高濃度
領域１３及びｐ型埋め込み領域１４を備えていることで
ある。
【０００８】ｐ型埋め込み領域１４は半導体基板１０を
介して基準電位に設定されているため、延長ドレイン領
域１２に高電圧が印加されると、延長ドレイン領域１２
と、半導体基板１０及びｐ型埋め込み領域１４とは逆バ
イアス状態になる。このため、延長ドレイン領域１２と
ｐ型埋め込み領域１４との接合部から空乏層が拡がると
共に、延長ドレイン領域１２と半導体基板１０との接合
部からも空乏層が拡がる。これらの空乏層の絶縁耐圧特
性を利用することにより、ＭＯＳ型トランジスタの高耐
圧化を図ることができる。
【０００９】ゲート電極２０に電圧が印加されると、Ｍ
ＯＳ型トランジスタのチャネル領域が導通するので、破
線の矢印で示すように、電流は主として、延長ドレイン
領域１２の内部におけるｎ型不純物濃度が高い領域、つ
まりｎ型高濃度領域１３とｐ型埋め込み領域１４の下方
の領域とを流れる。
【００１０】ところで、通常行なわれているように、基
板表面からの拡散により延長ドレイン領域１２の表面部
にｐ型領域を形成すると、延長ドレイン領域１２におけ
る不純物濃度の最も高い表面部におけるｎ型不純物の濃
度は著しく低下するため、オン抵抗は高くなってしま
う。
【００１１】そこで、前記従来例においては、延長ドレ
イン領域１２の内部にｐ型埋め込み領域１４を形成する
ことにより、延長ドレイン領域１２の表面部におけるｎ
型不純物の濃度の低下を防止して、オン抵抗の低減を図
っている。
【００１２】さらに、前記従来例においては、延長ドレ
イン領域１２の表面部にｎ型高濃度領域１３を設けて、
延長ドレイン領域１２の表面部におけるｎ型不純物濃度
を高くすることにより、オン抵抗の一層の低減を図って
いる。
【００１３】
【発明が解決しようとする課題】ところで、前記従来の
構造においては、ＭＯＳ型トランジスタが動作する際の
電流経路は、延長ドレイン領域１２における、ｎ型高濃
度領域（表面領域）１３とｐ型埋め込み領域１４の下方
の領域（底部領域）とに分かれているため、高耐圧特性
を得るためには、延長ドレイン領域１２におけるｐ型埋
め込み領域１４の下方の領域の不純物濃度を低くして、
逆バイアス電圧を印加したときに接合部から拡がる空乏
層の領域を大きくすることが好ましい。そして、延長ド
レイン領域１２におけるｐ型埋め込み領域１４の下方の
領域の不純物濃度を低くするためには、延長ドレイン領
域１２を形成する工程において、ドーピングされる不純
物の濃度を低くすると共に該不純物を熱拡散させる必要
がある。
【００１４】ところが、延長ドレイン領域１２における
ｐ型埋め込み領域１４の下方の領域の不純物濃度を低く
すると、オン抵抗が高くなってしまうので、延長ドレイ
ン領域１２におけるｐ型埋め込み領域１４の下方の領域
の不純物濃度を低くすることは好ましくない。従って、
高耐圧特性を確保しながらオン抵抗を低減するために
は、表面に位置するｎ型高濃度領域１３の不純物濃度を
高くしなければならない。
【００１５】しかしながら、ｎ型高濃度領域１３の不純
物濃度を高くしようとすると、ｎ型の不純物がｐ型埋め
込み領域１４に拡散してｐ型埋め込み領域１４の不純物
濃度が低下してしまうため、逆バイアス電圧を印加した
ときの空乏層の拡がりが十分でなくなるので、電界分布
が変化して高耐圧特性が劣化してしまうという問題が発
生する。このため、ｎ型高濃度領域１３の不純物濃度を
高くすることは好ましくない。
【００１６】従って、前記従来の構造によると、高耐圧
特性の確保とオン抵抗の低減との両立を図っているが、
この両立は十分であるとは言えない。
【００１７】前記に鑑み、本発明は、高耐圧特性を確保
しつつ、オン抵抗を確実に低減できるようにすることを
目的とする。
【００１８】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、延長ドレイン領域の内部における反対導
電型の埋め込み領域の上方又は下方にさらに反対導電型
の埋め込み領域を設けることにより、延長ドレイン領域
の底部における不純物濃度を低くすることなく、高耐圧
特性を向上させるものである。
【００１９】具体的には、本発明に係る半導体装置は、
第１導電型の半導体基板にそれぞれ形成された第２導電
型のドレイン領域及びソース領域と、ドレイン領域に互
いに間隔をおいて形成された第１導電型の不純物層から
なり、下側に位置する第１の埋め込み領域及び上側に位
置する第２の埋め込み領域と、ドレイン領域における第
１の埋め込み領域と第２の埋め込み領域との間に形成さ
れた第２導電型の高濃度不純物領域とを備えている。
【００２０】本発明に係る半導体装置によると、ドレイ
ン領域には、互いに間隔をおいて形成された第１導電型
の第１の埋め込み領域及び第２の埋め込み領域と、第１
の埋め込み領域と第２の埋め込み領域との間に形成され
た第２導電型の高濃度不純物領域とを備えているため、
ドレイン領域に半導体基板に対して逆バイアスとなる電
圧が印加されると、ドレイン領域と第１及び第２の埋め
込み領域との各接合部並びにドレイン領域と半導体基板
との接合部からそれぞれ空乏層が拡がるため、ＭＯＳ型
トランジスタの高耐圧特性を確保することができる。ま
た、ドレイン領域とソース領域とが導通状態になったと
きには、電流は第１の埋め込み領域と第２の埋め込み領
域との間に形成されている高濃度不純物領域を流れるた
め、オン抵抗を低減することができる。従って、本発明
に係る半導体装置によると、高耐圧特性を確保しつつ、
オン抵抗を確実に低減することができる。
【００２１】本発明に係る半導体装置は、ドレイン領域
における第２の埋め込み領域の上側に形成された第２導
電型の上方高濃度不純物領域をさらに備えていることが
好ましい。
【００２２】このようにすると、ドレイン領域とソース
領域とが導通状態になったときに、電流は上方高濃度不
純物領域にも流れるため、オン抵抗を一層低減すること
ができる。
【００２３】本発明に係る半導体装置は、ドレイン領域
における第１の埋め込み領域の下側に、該第１の埋め込
み領域との間に間隔をおいて形成された第１導電型の不
純物層からなる下方埋め込み領域と、ドレイン領域にお
ける第１の埋め込み領域と下方埋め込み領域との間に形
成された第２導電型の下方高濃度不純物領域とをさらに
備えていることが好ましい。
【００２４】このようにすると、ドレイン領域に、第１
及び第２の埋め込み領域並びに半導体基板に対して逆バ
イアスとなる電圧が印加されると、空乏層はドレイン領
域と下方埋め込み領域との接合部からも拡がるため、Ｍ
ＯＳ型トランジスタの高耐圧特性が一層向上する。ま
た、ドレイン領域とソース領域とが導通状態になったと
きには、電流は下方高濃度不純物領域をも流れるため、
オン抵抗を一層低減することができる。従って、高耐圧
特性を確保とオン抵抗の低減との両立を一層図ることが
できる。
【００２５】本発明に係る半導体装置において、第１及
び第２の埋め込み領域は、半導体基板と電気的に接続さ
れていることが好ましい。
【００２６】このように、半導体装置が、第１及び第２
の埋め込み領域と半導体基板とが電気的に接続された構
造を有していると、ドレイン領域に半導体基板に対して
逆バイアスとなる電圧が印加されたときに、ドレイン領
域と第１及び第２の埋め込み領域との接合部から空乏層
が確実に拡がるため、ＭＯＳ型トランジスタの高耐圧特
性が向上する。
【００２７】本発明に係る半導体装置の製造方法は、第
１導電型の半導体基板に第２導電型のドレイン領域及び
ソース領域をそれぞれ形成する工程と、ドレイン領域に
第１導電型の第１の埋め込み領域を形成する工程と、ド
レイン領域における第１の埋め込み領域の上側に第２導
電型の高濃度不純物領域を形成する工程と、ドレイン領
域における第２導電型の高濃度不純物領域の上側に第１
導電型の第２の埋め込み領域を形成する工程とを備えて
いる。
【００２８】本発明に係る半導体装置の製造方法による
と、ドレイン領域に、互いに間隔をおいて第１導電型の
第１の埋め込み領域と第２の埋め込み領域とを形成する
ことができると共に、第１の埋め込み領域と第２の埋め
込み領域との間に第２導電型の高濃度不純物領域を形成
することができるため、高耐圧特性を確保しつつオン抵
抗を低減できる本発明に係る半導体装置を確実に製造す
ることができる。
【００２９】本発明に係る半導体装置の製造方法は、ド
レイン領域における第２の埋め込み領域の上側に第２導
電型の上方高濃度不純物領域を形成する工程をさらに備
えていることが好ましい。
【００３０】このようにすると、ドレイン領域とソース
領域とが導通状態になったときに、電流は上方高濃度不
純物領域にも流れるため、オン抵抗を一層低減すること
ができる。
【００３１】本発明に係る半導体装置の製造方法におい
て、第１の埋め込み領域及び第２の埋め込み領域は、そ
れぞれイオン注入法により形成されることが好ましい。
【００３２】このようにすると、ドレイン領域に互いに
間隔をおいて第１の埋め込み領域と第２の埋め込み領域
とを確実に形成することができる。
【００３３】この場合、高濃度不純物領域はイオン注入
法により形成されることが好ましい。
【００３４】このようにすると、ドレイン領域における
第１の埋め込み領域と第２の埋め込み領域との間に高濃
度不純物領域を確実に形成することができる。
【００３５】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置について図１（ａ）
〜（ｃ）を参照しながら説明する。
【００３６】図１（ａ）に示すように、ｐ型の半導体基
板（不純物濃度：約１×１０14〜約３×１０14／ｃ
ｍ3 ）１００には、６．５μｍ程度の深さを有するｎ型
不純物層（不純物濃度：５×１０14／ｃｍ3 ）からなる
延長ドレイン領域１０１が形成されており、該延長ドレ
イン領域１０１は、半導体基板１００の上に形成された
絶縁膜１０９を貫通して延びるドレイン電極１１１に接
続されている。
【００３７】延長ドレイン領域１０１における３．５μ
ｍ程度の深さの領域には第１のｐ型埋め込み領域（不純
物濃度：１．５×１０16／ｃｍ3 ）１０３Ａが形成され
ていると共に、延長ドレイン領域１０１における１．０
μｍ程度の深さの領域には第２のｐ型埋め込み領域（不
純物濃度：２．５×１０16／ｃｍ3 ）１０３Ｂが形成さ
れている。第１及び第２のｐ型埋め込み領域１０３Ａ、
１０３Ｂは、半導体基板１００と電気的に接続されてい
るか又は浮遊状態である。
【００３８】延長ドレイン領域１０１における第１のｐ
型埋め込み領域１０３Ａと第２のｐ型埋め込み領域１０
３Ｂとの間には、第１のｎ型高濃度不純物領域（不純物
濃度：５．０×１０16／ｃｍ3 ）１０４Ａが形成されて
いると共に、延長ドレイン領域１０１における第２のｐ
型埋め込み領域１０３Ｂの上側には第２のｎ型高濃度領
域（不純物濃度：５．０×１０16／ｃｍ3 ）１０４Ｂが
形成されており、該第２のｎ型高濃度領域１０４Ｂは絶
縁膜１０９を貫通して延びるドレイン電極１１１に接続
されている。これによって、延長ドレイン領域１０１は
ドレイン電極１１１と電気的に接続されている。
【００３９】半導体基板１００の表面部には、延長ドレ
イン領域１０１との間に間隔をおいて、ｎ型領域からな
るソース領域１０５と、ｐ++型領域からなる基板コンタ
クト領域１０６とが形成されており、基板コンタクト領
域１０６は半導体基板１００と電気的に接続されてい
る。また、ソース領域１０５及び基板コンタクト領域１
０６は絶縁膜１０９を貫通して延びるソース電極１１２
に接続されており、ソース領域１０５は半導体基板１０
０と同電位に設定される。
【００４０】半導体基板１００の上における延長ドレイ
ン領域１０１とソース領域１０５との間にはゲート絶縁
膜１０７を介してゲート電極１０８が形成されており、
半導体基板１００におけるゲート電極１０８の下側の領
域はチャネル領域として機能する。
【００４１】ソース領域１０５及び基板コンタクト領域
１０６は、半導体基板１００よりも不純物濃度が高いｐ
+ 型のアンチパンチスルー領域１０１に囲まれており、
延長ドレイン領域１０１からチャネル領域側に拡がる空
乏層はアンチパンチスルー領域１０１により拡がりが抑
制されるので、パンチスルー現象は防止される。
【００４２】第１の実施形態に係る半導体装置による
と、延長ドレイン領域１０１には、互いに間隔をおいて
第１のｐ型埋め込み領域１０３Ａと第２のｐ型埋め込み
領域１０３Ｂとが形成されているため、延長ドレイン領
域１０１に高電圧が印加されると、延長ドレイン領域１
０１と、半導体基板１００、第１及び第２のｐ型埋め込
み領域１０３Ａ、１０３Ｂとは互いに逆バイアス状態に
なる。このため、図１（ｂ）において破線で示すよう
に、第１のｐ型埋め込み領域１０３Ａと延長ドレイン領
域１０１及び第１のｎ型高濃度領域１０４Ａとの各接合
部、第２のｐ型埋め込み領域１０３Ｂと第１のｎ型高濃
度領域１０４Ａ及び第２のｎ型高濃度領域１０４Ｂとの
各接合部、並びに延長ドレイン領域１０１と半導体基板
１００との接合部からそれぞれ空乏層が拡がると共に、
各空乏層が互いに連続するため、空乏層の領域が大きく
なるので、ＭＯＳ型トランジスタの高耐圧化を図ること
ができる。
【００４３】また、第１の実施形態に係る半導体装置に
よると、ゲート電極１０８に電圧が印加されて、ＭＯＳ
型トランジスタのチャネル領域が導通したときには、電
流は、図１（ｃ）において矢印で示すように、延長ドレ
イン領域１０１における、第１のｎ型高濃度領域１０４
Ａ、第２のｎ型高濃度領域１０４Ｂ及び第１のｐ型埋め
込み領域１０３Ａの下側領域をそれぞれ流れる。このよ
うに、従来の構造に比べて、電流の流れる経路が増加し
ているため、ＭＯＳ型トランジスタのオン抵抗は大きく
低減する。
【００４４】以上説明したように、第１の実施形態によ
ると、ｎ型の延長ドレイン領域１０１にｐ型の第１及び
第２のｐ型埋め込み領域１０３Ａ、１０３Ｂを設けたと
共に、第１のｐ型埋め込み領域１０３Ａと第２のｐ型埋
め込み領域１０３Ｂとの間に第１のｎ型高濃度領域１０
４Ａを設けたため、高耐圧特性を確保しつつ、オン抵抗
を大きく低減することができる。
【００４５】以下、第１の実施形態に係る半導体装置の
製造方法について、図２（ａ）〜（ｃ）及び図３
（ａ）、（ｂ）を参照しながら説明する。
【００４６】まず、図２（ａ）に示すように、１×１０
14〜３×１０14ｃｍ3 程度の不純物濃度を有するｐ型の
半導体基板１００のドレイン形成領域にｎ型不純物例え
ばリンをイオン注入すると共に、半導体基板１００のソ
ース形成領域にｐ型不純物例えばボロンをイオン注入し
た後、ｎ型及びｐ型の不純物を熱拡散させて、６．５μ
ｍ程度の深さを有するｎ型の延長ドレイン領域１０１
と、ｐ+ 型のアンチパンチスルー領域１０２とを形成す
る。
【００４７】次に、図２（ｂ）に示すように、延長ドレ
イン領域１０１にｐ型不純物例えばボロンを２．０〜
３．０ＭｅＶの注入エネルギーでイオン注入して、３．
５μｍ程度の深さの領域に第１のｐ型埋め込み領域１０
３Ａを形成した後、延長ドレイン領域１０１にｎ型不純
物例えばリンを２．０ＭｅＶの注入エネルギーでイオン
注入して、第１のｐ型埋め込み領域１０３Ａの上側に第
１のｎ型高濃度領域１０４Ａを形成する。
【００４８】次に、図２（ｃ）に示すように、延長ドレ
イン領域１０１にｐ型不純物例えばボロンを１．０〜
１．５ＭｅＶの注入エネルギーでイオン注入して、１．
０μｍ程度の深さの領域に第２のｐ型埋め込み領域１０
３Ｂを形成する。次に、延長ドレイン領域１０１及びア
ンチパンチスルー領域１０２にｎ型不純物例えばリンを
１００ｋｅＶ程度の注入エネルギーでイオン注入して、
第２のｐ型埋め込み領域１０３Ｂの上側に第２のｎ型高
濃度不純物層１０４Ｂを形成すると共に、アンチパンチ
スルー領域１０２にソース領域１０５を形成する。次
に、アンチパンチスルー領域１０２にｐ型不純物例えば
ボロンを４．５×１０12／ｃｍ2 程度のドーズ量でイオ
ン注入してｐ++型の基板コンタクト領域１０６を形成す
る。
【００４９】次に、図３（ａ）に示すように、半導体基
板１００の上における、延長ドレイン領域１０１とソー
ス領域１０５との間にゲート絶縁膜１０７を介してポリ
シリコン膜からなるゲート電極１０８を形成した後、半
導体基板１００の上に全面に亘って絶縁膜１０９を形成
する。
【００５０】次に、図３（ｂ）に示すように、絶縁膜１
０９にコンタクトホール１１０を形成した後、絶縁膜１
０９の上にコンタクトホール１１０が埋め込まれるよう
にドレイン電極１１１及びソース電極１１２を形成する
と、第１の実施形態に係る半導体装置が得られる。
【００５１】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置について図４（ａ）、（ｂ）
を参照しながら説明する。尚、第２の実施形態は、第１
の実施形態と比べて延長ドレイン領域１０１の構造が異
なるのみであるから、以下においては、延長ドレイン領
域１０１についてのみ説明する。
【００５２】延長ドレイン領域１０１の深さは６．５μ
ｍ程度であると共に、延長ドレイン領域１０１の底部の
不純物濃度は５×１０14ｃｍ3 程度であって、第１の実
施形態と同様である。
【００５３】第２の実施形態の特徴として、延長ドレイ
ン領域１０１における６．０μｍ程度の深さの領域には
第１のｐ型埋め込み領域（不純物濃度：１．０×１０16
／ｃｍ3 ）１０３Ａが形成され、延長ドレイン領域１０
１における４．０μｍ程度の深さの領域には第２のｐ型
埋め込み領域（不純物濃度：１．５×１０16／ｃｍ3）
１０３Ｂが形成され、延長ドレイン領域１０１における
１．０μｍ程度の深さの領域には第３のｐ型埋め込み領
域（不純物濃度：１．０×１０16／ｃｍ3 ）１０３Ｃが
形成されている。これら第１、第２及び第３のｐ型埋め
込み領域１０３Ａ、１０３Ｂ、１０３Ｃは、半導体基板
１００と電気的に接続されているか又は浮遊状態であ
る。
【００５４】また、延長ドレイン領域１０１における第
１のｐ型埋め込み領域１０３Ａと第２のｐ型埋め込み領
域１０３Ｂとの間には第１のｎ型高濃度領域（不純物濃
度：５．０×１０16／ｃｍ3 ）１０４Ａが形成され、第
２のｐ型埋め込み領域１０３Ｂと第３のｐ型埋め込み領
域１０３Ｃとの間には第２のｎ型高濃度領域（不純物濃
度：５．０×１０16／ｃｍ3 ）１０４Ｂが形成され、延
長ドレイン領域１０１における第３のｐ型埋め込み領域
１０３Ｃの上側には第３のｎ型高濃度領域（不純物濃
度：５．０×１０16／ｃｍ3 ）１０４Ｃが形成されてい
る。第３のｎ型高濃度領域１０４Ｃは絶縁膜１０９を貫
通して延びるドレイン電極１１１に接続されており、こ
れによって、延長ドレイン領域１０１はドレイン電極１
１１と電気的に接続されている。
【００５５】第２の実施形態の特徴は、第１の実施形態
に比べて、ｐ型埋め込み領域及びｎ型高濃度領域の数が
それぞれ多いと共に、第１及び第２のｐ型埋め込み領域
１０３Ａ、１０３Ｂに比べて不純物濃度が低い第３のｐ
型埋め込み領域１０３Ｃが設けられていることである。
【００５６】従って、延長ドレイン領域１０１に高電圧
が印加されたときには、図４（ｂ）において破線で示す
ように、空乏層が拡がる。すなわち、第１、第２及び第
３のｎ型高濃度領域１０４Ａ、１０４Ｂ、１０４Ｃの各
高さが小さいために空乏層が拡がり易い。また、不純物
濃度が低い第３のｐ型埋め込み領域１０３Ｃと、第２の
ｎ型高濃度領域１０４Ｂ及び第３のｎ型高濃度領域１０
４Ｃとの各接合部から空乏層が拡がり易い。このため、
高耐圧特性を確保し易いので、高耐圧特性の確保とオン
抵抗の低減との両立が図り易くなる。また、高耐圧特性
を確保し易いので、第１、第２及び第３のｎ型高濃度領
域１０４Ａ、１０４Ｂ、１０４Ｃの不純物濃度を高くし
てオン抵抗を低減することも容易である。
【００５７】従って、第２の実施形態によると、高耐圧
特性の確保とオン抵抗の低減との両立を一層図り易くな
る。
【００５８】尚、図５に示すように、延長ドレイン領域
１０１に、第１のｐ型埋め込み領域１０３Ａ、第２のｐ
型埋め込み領域１０３Ｂ、第３のｐ型埋め込み領域１０
３Ｃ及び第４のｐ型埋め込み領域１０３Ｄを設けると共
に、第１のｎ型高濃度領域１０４Ａ、第２のｎ型高濃度
領域１０４Ｂ、第３のｎ型高濃度領域１０４Ｃ及び第４
のｎ型高濃度領域１０４Ｄを設けてもよい。
【００５９】このようにすると、空乏層が一層拡がり易
くなるので、高耐圧特性の確保とオン抵抗の低減との両
立を一層図り易くなる。
【００６０】
【発明の効果】本発明に係る半導体装置によると、ドレ
イン領域に、互いに間隔をおいて形成された第１導電型
の第１の埋め込み領域及び第２の埋め込み領域と、第１
の埋め込み領域と第２の埋め込み領域との間に形成され
た第２導電型の高濃度不純物領域とを備えているため、
高耐圧特性を確保しつつ、オン抵抗を確実に低減するこ
とができる。
【００６１】また、本発明に係る半導体装置の製造方法
によると、高耐圧特性を確保しつつオン抵抗を低減でき
る本発明に係る半導体装置を確実に製造することができ
る。
【図面の簡単な説明】
【図１】（ａ）は第１の実施形態に係る半導体装置の断
面図であり、（ｂ）は第１の実施形態に係る半導体装置
において延長ドレイン領域に高電圧が印加されたときに
空乏層が拡がる状態を示す断面図であり、（ｃ）は第１
の実施形態に係る半導体装置においてゲート電極に電圧
が印加されたときの電流経路を示す断面図である。
【図２】（ａ）〜（ｃ）は第１の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。
【図３】（ａ）、（ｂ）は第１の実施形態に係る半導体
装置の製造方法の各工程を示す断面図である。
【図４】（ａ）は第２の実施形態に係る半導体装置の断
面図であり、（ｂ）は第２の実施形態に係る半導体装置
において延長ドレイン領域に高電圧が印加されたときに
空乏層が拡がる状態を示す断面図である。
【図５】第３の実施形態に係る半導体装置の断面図であ
る。
【図６】従来の半導体装置の断面図である。
【符号の説明】
１００ 半導体基板 １０１ 延長ドレイン領域 １０２ アンチパンチスルー領域 １０３Ａ 第１のｐ型埋め込み領域 １０３Ｂ 第２のｐ型埋め込み領域 １０３Ｃ 第３のｐ型埋め込み領域 １０３Ｄ 第４のｐ型埋め込み領域 １０４Ａ 第１のｎ型高濃度領域 １０４Ｂ 第２のｎ型高濃度領域 １０４Ｃ 第３のｎ型高濃度領域 １０４Ｄ 第４のｎ型高濃度領域 １０５ ソース領域 １０６ 基板コンタクト領域 １０７ ゲート絶縁膜 １０８ ゲート電極 １０９ 絶縁膜 １１０ コンタクトホール １１１ ドレイン電極 １１２ ソース電極

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板にそれぞれ形成
    された第２導電型のドレイン領域及びソース領域と、 前記ドレイン領域に上下に互いに間隔をおいて形成され
    た第１導電型の不純物層からなり、下側に位置する第１
    の埋め込み領域及び上側に位置する第２の埋め込み領域
    と、 前記ドレイン領域における前記第１の埋め込み領域と前
    記第２の埋め込み領域との間に形成された第２導電型の
    高濃度不純物領域とを備えていることを特徴とする半導
    体装置。
  2. 【請求項２】 前記ドレイン領域における前記第２の埋
    め込み領域の上側に形成された第２導電型の上方高濃度
    不純物領域をさらに備えていることを特徴とする請求項
    １に記載の半導体装置。
  3. 【請求項３】 前記ドレイン領域における前記第１の埋
    め込み領域の下側に、前記第１の埋め込み領域との間に
    間隔をおいて形成された第１導電型の不純物層からなる
    下方埋め込み領域と、 前記ドレイン領域における前記第１の埋め込み領域と前
    記下方埋め込み領域との間に形成された第２導電型の下
    方高濃度不純物領域とをさらに備えていることを特徴と
    する請求項１に記載の半導体装置。
  4. 【請求項４】 前記第１及び第２の埋め込み領域は、前
    記半導体基板と電気的に接続されていることを特徴とす
    る請求項１に記載の半導体装置。
  5. 【請求項５】 第１導電型の半導体基板に第２導電型の
    ドレイン領域及びソース領域をそれぞれ形成する工程
    と、 前記ドレイン領域に第１導電型の第１の埋め込み領域を
    形成する工程と、 前記ドレイン領域における前記第１の埋め込み領域の上
    側に第２導電型の高濃度不純物領域を形成する工程と、 前記ドレイン領域における前記第２導電型の高濃度不純
    物領域の上側に第１導電型の第２の埋め込み領域を形成
    する工程とを備えていることを特徴とする半導体装置の
    製造方法。
  6. 【請求項６】 前記ドレイン領域における前記第２の埋
    め込み領域の上側に第２導電型の上方高濃度不純物領域
    を形成する工程をさらに備えていることを特徴とする請
    求項５に記載の半導体装置の製造方法。
  7. 【請求項７】 前記第１の埋め込み領域及び前記第２の
    埋め込み領域は、それぞれイオン注入法により形成され
    ることを特徴とする請求項５に記載の半導体装置の製造
    方法。
  8. 【請求項８】 前記高濃度不純物領域はイオン注入法に
    より形成されることを特徴とする請求項７に記載の半導
    体装置の製造方法。
JP2000224985A 2000-07-26 2000-07-26 半導体装置及びその製造方法 Expired - Fee Related JP3448015B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000224985A JP3448015B2 (ja) 2000-07-26 2000-07-26 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000224985A JP3448015B2 (ja) 2000-07-26 2000-07-26 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2002043562A true JP2002043562A (ja) 2002-02-08
JP3448015B2 JP3448015B2 (ja) 2003-09-16

Family

ID=18718832

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000224985A Expired - Fee Related JP3448015B2 (ja) 2000-07-26 2000-07-26 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP3448015B2 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006505136A (ja) * 2002-10-31 2006-02-09 フリースケール セミコンダクター インコーポレイテッド Ｒｅｓｕｒトランジスタを含む半導体部品及びその製造方法
US7115958B2 (en) 2001-10-29 2006-10-03 Power Integrations, Inc. Lateral power MOSFET for high switching speeds
US7170134B2 (en) 2003-12-12 2007-01-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device
US8410551B2 (en) 2007-02-16 2013-04-02 Power Integrations, Inc. Checkerboarded high-voltage vertical transistor layout
US8653583B2 (en) 2007-02-16 2014-02-18 Power Integrations, Inc. Sensing FET integrated with a high-voltage transistor
US9543396B2 (en) 2013-12-13 2017-01-10 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped regions
US9601613B2 (en) 2007-02-16 2017-03-21 Power Integrations, Inc. Gate pullback at ends of high-voltage vertical transistor structure
US10325988B2 (en) 2013-12-13 2019-06-18 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped field plates

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7115958B2 (en) 2001-10-29 2006-10-03 Power Integrations, Inc. Lateral power MOSFET for high switching speeds
JP2006505136A (ja) * 2002-10-31 2006-02-09 フリースケール セミコンダクター インコーポレイテッド Ｒｅｓｕｒトランジスタを含む半導体部品及びその製造方法
JP4744146B2 (ja) * 2002-10-31 2011-08-10 フリースケール セミコンダクター インコーポレイテッド 表面電界緩和型トランジスタを備える半導体部品
US7170134B2 (en) 2003-12-12 2007-01-30 Matsushita Electric Industrial Co., Ltd. Semiconductor device
US8410551B2 (en) 2007-02-16 2013-04-02 Power Integrations, Inc. Checkerboarded high-voltage vertical transistor layout
US8653583B2 (en) 2007-02-16 2014-02-18 Power Integrations, Inc. Sensing FET integrated with a high-voltage transistor
US9601613B2 (en) 2007-02-16 2017-03-21 Power Integrations, Inc. Gate pullback at ends of high-voltage vertical transistor structure
US9543396B2 (en) 2013-12-13 2017-01-10 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped regions
US10325988B2 (en) 2013-12-13 2019-06-18 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped field plates

Also Published As

Publication number Publication date
JP3448015B2 (ja) 2003-09-16

Similar Documents

Publication Publication Date Title
KR100363353B1 (ko) 반도체 장치 및 그 제조 방법
US5086007A (en) Method of manufacturing an insulated gate field effect transistor
US7550352B2 (en) MOS transistor having a recessed gate electrode and fabrication method thereof
KR101840903B1 (ko) 절연 게이트 바이폴라 트랜지스터
JP2008182106A (ja) 半導体装置
JP2019175930A (ja) 半導体装置及びその製造方法
JP3546037B2 (ja) 半導体装置の製造方法
JP2011243919A (ja) 半導体装置およびその製造方法
US6703665B1 (en) Transistor
JP3448015B2 (ja) 半導体装置及びその製造方法
JP2010118622A (ja) 半導体装置及びその製造方法
JP3354127B2 (ja) 高電圧素子及びその製造方法
JP2004022769A (ja) 横型高耐圧半導体装置
JPH10294475A (ja) 半導体装置とその製造方法
JP2000068372A (ja) 半導体デバイス及びその製造方法
US20050017301A1 (en) Semiconductor device having a diffusion layer and a manufacturing method thereof
JP2005175297A (ja) 半導体装置
JP4140325B2 (ja) ラテラルバイポーラトランジスタの製造方法
JP2002305299A (ja) 半導体装置及びその製造方法
JP2005085975A (ja) 半導体装置
JP3127951B2 (ja) 半導体装置及びその製造方法
JP2000315792A (ja) 半導体装置及びその製造方法
US20070272964A1 (en) Semiconductor device and method of manufacturing the same
JP2003289145A (ja) 横型パワーｍｏｓトランジスタおよびその製造方法
US7259060B2 (en) Method for fabricating a semiconductor structure

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070704

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080704

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090704

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090704

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100704

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110704

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110704

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120704

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees