JP4744146B2 - 表面電界緩和型トランジスタを備える半導体部品 - Google Patents

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Description

本発明は概して半導体部品に関し、特に電界効果トランジスタ及びその製造方法に関する。
パワーデバイスは、モーション制御ドライバ、エアバッグ展開ドライバ、及び自動車用燃料インジェクタドライバのような高電力用途に見られる大電流及び高電圧に耐えるように設計される電子部品である。本明細書においてパワーＬＤＭＯＳデバイスと呼ぶ横方向二重拡散型金属酸化物半導体（ｌａｔｅｒａｌ−ｄｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＬＤＭＯＳ）パワー電界効果トランジスタ（ＦＥＴ）素子は、パワー用途に頻繁に使用されるようになっている。パワー技術が向上すると、パワー用途には一層小型のＬＤＭＯＳパワーデバイスが必要となる。しかしながら、ディープサブミクロン技術のＬＤＭＯＳパワーデバイスは、エピタキシャル層の厚さが薄く、かつ熱容量が小さいことに一部起因して設計することが困難である。また、ＬＤＭＯＳパワーデバイスは「ハイサイド構成（ｈｉｇｈ−ｓｉｄｅ ｃｏｎｆｉｇｕｒａｔｉｏｎ）」で動作するように設計する必要があり、このハイサイド（高電圧側）構成は、全てのデバイス端子電圧を基板電位に対してレベルシフトさせる構成である。ハイサイド構成で動作し得るデバイスは「ハイサイド対応可能（ｈｉｇｈ ｓｉｄｅ ｃａｐａｂｌｅ）」と言える。ハイサイド対応可能なＬＤＭＯＳパワーデバイスは、ＬＤＭＯＳパワーデバイスのボディ領域から下地の高濃度ドープ基板に直接パンチスルー経路ができないように設計される。パンチスルーの問題はエピタキシャル層の厚さが薄くなると悪化するため、エピタキシャル層の厚さが制限されていると、このハイサイド対応も問題となる。
既存の技術では、表面電界緩和（ｒｅｄｕｃｅｄ ｓｕｒｆａｃｅ ｆｉｅｌｄ：ＲＥＳＵＲＦ）構造を有するＬＤＭＯＳパワーデバイスを利用することにより高耐圧要件に応えようとしている。ＲＥＳＵＲＦ構造を有するＬＤＭＯＳパワーデバイスは第１半導体領域及び第２半導体領域を備え、第１半導体領域は一導電型のＲＥＳＵＲＦ領域として機能し、第２半導体領域は異なる導電型のドリフト領域として機能する。ＲＥＳＵＲＦ領域はドリフト領域を空乏化するので、ドリフト領域の電界が小さくなり、かつＬＤＭＯＳパワーデバイスのブレークダウン電圧が大きくなる。上記に記載したＲＥＳＵＲＦ構造は本明細書では「シングルＲＥＳＵＲＦ」構造と呼ぶ。
他方、「ダブルＲＥＳＵＲＦ」構造は第１及び第３半導体領域と、第２半導体領域とを備え、第１及び第３半導体領域は一導電型のデュアルＲＥＳＵＲＦ領域として機能し、第２半導体領域は異なる導電型のドリフト領域として機能する。ダブルＲＥＳＵＲＦ構造では、二重のＲＥＳＵＲＦ領域の各々がドリフト領域を空乏化するので、ドリフト領域の電界がシングルＲＥＳＵＲＦ構造において小さくなるよりもずっと小さくなる。シングルまたはダブルＲＥＳＵＲＦ構造を有するＬＤＭＯＳパワーデバイス及びバイポーラトランジスタを含むトランジスタは、本明細書では「ＲＥＳＵＲＦトランジスタ」と呼ぶ。
典型的なＲＥＳＵＲＦトランジスタは、ボディ領域と高濃度ドープ基板との間のパンチスルー電圧が小さいので、ハイサイド対応可能ではない。パンチスルー電圧を大きくしようとすると更なる問題が生じる。例えば、ドレイン端子またはソース端子に電気的に短絡するイオン注入領域をボディ領域の下方に形成することによってパンチスルー問題を軽減するが、このような領域は耐圧、特にオン抵抗（Ｒｄｓｏｎ）に悪影響を及ぼす。例えば、Ｐ型ボディ領域下のイオン注入領域のＮ型ドーピング濃度を大きくしてＰ型ボディ領域の電界の大部分を吸収すると、ブレークダウン電圧が小さくなりＲｄｓｏｎが大きくなる。従って、プロセスを更に複雑にすることなく、Ｒｄｓｏｎに悪影響を及ぼすこともない、高いブレークダウン電圧を実現するＲＥＳＵＲＦトランジスタが必要とされる。
本発明の一実施形態において、半導体部品は、第１の導電型を有する第１半導体領域と、第１半導体領域の上方に位置する第２の導電型を有する電気的浮遊半導体領域とを含むＲＥＳＵＲＦトランジスタを備える。ＲＥＳＵＲＦトランジスタは更に、電気的浮遊半導体領域の上方に位置する第１の導電型を有する第２半導体領域と、第２半導体領域の上方に位置する第１の導電型を有する第３半導体領域と、第２半導体領域の上方に位置する第２の導電型を有する第４半導体領域とを含む。特定の実施形態では、第４半導体領域及び電気的浮遊半導体領域は、第３半導体領域と第４半導体領域との間に逆バイアスが印加されると、第２半導体領域を空乏化する。
次の詳細な記述を添付の図を参照しながら一読することにより本発明について一層深く理解できるものと考える。
説明を簡単に、かつ明瞭にするために、図に示す形状は概略構成を示しており、そして公知の特徴及び技術についての記述及び詳細は本発明を不必要に不明瞭にしないために省略する。また、図の形状で表わされる構成要素は必ずしも実寸通りになっていない。例えば、形状で表わされる構成要素の幾つかの寸法は他の構成要素に対して誇張して描いて本発明の実施形態を理解し易くなるようにしている。異なる形状に付した同じ参照番号は同じ構成要素を指す。
記述及び請求項において、「第１（ｆｉｒｓｔ）」、「第２（ｓｅｃｏｎｄ）」、「第３（ｔｈｉｒｄ）」、「第４（ｆｏｕｒｔｈ）」などの用語は、同様な構成要素を区別するために使用し、必ずしも特定の連続する、または時系列に従った順番を表すために使用するのではない。ここで、このように使用する用語は適切な条件の下では入れ替え可能であるので、本明細書に記載する本発明の実施形態が、例えば例示の順番以外の順番で、または本明細書に記載する順番以外の順番で動作することができることを理解されたい。また、「備える（ｃｏｍｐｒｉｓｅ）」、「含む（ｉｎｃｌｕｄｅ）」、「有する（ｈａｖｅ）」、及びこれらの全ての変形は包括的な意味を持たせているので、一連の構成要素を備えるプロセス、方法、製品、または装置は必ずしもこれらの構成要素に限定されるのではなく、明らかには列挙されていない、またはこのようなプロセス、方法、製品、または装置に固有の他の構成要素を含むことができるものとする。
記述及び請求項において、「左の（ｌｅｆｔ）」、「右の（ｒｉｇｈｔ）」、「前の（ｆｒｏｎｔ）」、「後の（ｂａｃｋ）」、「底の（ｂｏｔｔｏｍ）」「上に（ｏｖｅｒ）」「下に（ｕｎｄｅｒ）」などの用語は、表現上の目的で使用し、必ずしも恒久的な相対位置を表わすために使用するのではない。ここで、このように使用する用語は適切な条件の下では入れ替え可能であるので、本明細書に記載する本発明の実施形態が、例えば例示の配置以外の配置で、または本明細書に記載する配置以外の配置で動作することができることを理解されたい。本明細書に記載する「接続される（ｃｏｕｐｌｅｄ）」という用語は、電気的に、または電気的ではない態様で、直接的に、或いは間接的に接続されるとして定義される。
図１は本発明の一実施形態によるトランジスタの一部の断面図であり、この図を参照すると、ＲＥＳＵＲＦトランジスタ１００は半導体部品の一部である。一例として、半導体部品はディスクリート部品または集積回路とすることができる。
ＲＥＳＵＲＦトランジスタ１００は半導体領域または半導体基板１１０と、半導体基板１１０上方の半導体エピタキシャル層１１１と、半導体基板１１０及び半導体エピタキシャル層１１１に位置する電気的浮遊半導体領域１１５と、半導体エピタキシャル層１１１内であって電気的浮遊半導体領域１１５の上方に位置する半導体領域１２０と、半導体エピタキシャル層１１１内であって半導体領域１２０の上方に位置する半導体領域１３０と、半導体エピタキシャル層１１１内であって半導体領域１２０の上方に位置する半導体領域１４０とを備える。半導体基板１１０、半導体領域１２０、及び半導体領域１３０は第１の導電型を有する。電気的浮遊半導体領域１１５及び半導体領域１４０は第２の導電型を有する。ＲＥＳＵＲＦトランジスタ１００の特定の実施形態の一例として、半導体基板１１０はＰ型半導体基板であり、半導体エピタキシャル層１１１はＰ型エピタキシャル層であり、電気的浮遊半導体領域１１５は高濃度ドープされたＮ型埋込み層であり、半導体領域１２０はＰ型半導体エピタキシャル層１１１の最初の部分であり、半導体領域１３０はＰ型ボディ領域であり、半導体領域１４０はＮ型ドリフト領域である。
電気的浮遊半導体領域１１５はＲＥＳＵＲＦトランジスタ１００の活性領域１４５の下に位置する。活性領域１４５は半導体領域１３０及び半導体領域１４０の一部を含む。図１に示す実施形態では、電気的浮遊半導体領域１１５はＲＥＳＵＲＦトランジスタ１００の活性領域１４５の全体に渡ってその下に連続している。電気的浮遊半導体領域１１５を設けることにより、半導体領域１３０から半導体基板１１０への直接パンチスルーを防止することができるので、ＲＥＳＵＲＦトランジスタ１００をハイサイド対応可能にすることができる。
半導体領域１４０及び電気的浮遊半導体領域１１５は、逆バイアスが半導体領域１３０と半導体領域１４０との間に印加されると、半導体領域１２０を空乏化する。電気的浮遊半導体領域１１５及び半導体領域１４０の双方が半導体領域１２０を空乏化するということは、ＲＥＳＵＲＦトランジスタ１００はダブルＲＥＳＵＲＦ構造を有することを意味する。電気的浮遊半導体領域１１５のような電気的浮遊半導体領域を含むＲＥＳＵＲＦトランジスタ１００を備えるＲＥＳＵＲＦトランジスタは、本明細書では浮遊ＲＥＳＵＲＦ（Ｆｌｏａｔｉｎｇ ＲＥＳＵＲＦ：ＦＲＥＳＵＲＦ）トランジスタと称され得る。
ＲＥＳＵＲＦトランジスタ１００は更に、ソース領域１５０、ゲート電極１６０、及びドレイン領域１７０を備える。ＲＥＳＵＲＦトランジスタ１００は更に酸化膜領域１８０及びボディコンタクト領域１９０を備える。半導体領域１３０はボディ領域と称され、半導体領域１４０はドリフト領域と称され得る。ＲＥＳＵＲＦトランジスタ１００はまた、ドリフト長１５５、半導体領域１４０と半導体領域１２０との間の接合部１２１、電気的浮遊半導体領域１１５と半導体領域１２０との間の接合部１２４、及び半導体領域１３０と半導体領域１４０との間の接合部１３５を有する。ソース領域１５０及びドレイン領域１７０は第２の導電型を有し、ボディコンタクト領域１９０は第１の導電型を有する。
ＲＥＳＵＲＦトランジスタ１００の逆バイアスブレークダウン電圧は主として、ＲＥＳＵＲＦトランジスタ１００内の種々の領域の間の逆バイアスブレークダウン電位によって決定される。更に詳細には、或る電圧を第１の導電型の第１領域に印加し、かつ異なる電圧を第２の導電型の第２領域に印加すると、これらの２つの領域に電圧差が生じる。この電圧差は電位差と称されることが多い。逆バイアスブレークダウン電位はブレークダウンを起こす最小の電位差であり、これは逆バイアスされる２つの領域の間に電流を流れさせる最小の電位差を意味する。一方が外部に接続される２つの領域の間に逆バイアスブレークダウン電位が存在すると、デバイスは機能しなくなり、破壊され得る。ＲＥＳＵＲＦトランジスタ１００の場合、外部に接続される領域は、それぞれボディコンタクト領域１９０及びドレイン領域１７０を通して外部接続される半導体領域１３０及び半導体領域１４０である。
逆バイアスブレークダウン電位が生じている２つの領域の内の一方を接地すると、デバイスの逆バイアスブレークダウン電圧は逆バイアスブレークダウン電位に等しくなる。一例として、デバイスの一つのＰ型領域が接地され得、これは、この領域に印加される電圧がゼロボルトに固定されることを意味する。Ｎ型領域は、例えば２０ボルトにバイアスすることができるので、これらの２つの領域の間の電位差は２０ボルトとなる。この２０ボルトの電位差がこれらの領域の間に逆バイアス電流が流れるようになる最小電位差であると仮定する。従って、この２０ボルトの電位差はこれらの領域の間のブレークダウン電位となる。最終的には、逆バイアスブレークダウン電圧も２０ボルトとなる、というのは、この例では、この２０ボルトが接地されていないＮ型領域に印加することができ、かつデバイスの逆バイアスブレークダウンを生じさせる最小電圧であるためである。
従って、図１のＲＥＳＵＲＦトランジスタ１００のドレイン−ソース間の逆バイアスブレークダウン電圧は主として、接合部１２１（すなわち、半導体領域１２０と１４０との間）、接合部１３５（すなわち、半導体領域１３０と１４０との間）、または接合部１２４（すなわち、半導体領域１１５と１２０との間）での逆バイアスブレークダウン電圧によって決まる。一実施形態では、ＲＥＳＵＲＦトランジスタ１００のドレイン−ソース間の逆バイアスブレークダウン電圧は接合部１３５での逆バイアスブレークダウン電圧によって決まる。従って、いずれにしても、接合部１３５での逆バイアスブレークダウンよりも前に、接合部１２１での逆バイアスブレークダウンに至るか、または同逆バイアスブレークダウンを生じることはない。ＲＥＳＵＲＦトランジスタ１００のドレイン−ソース間のブレークダウン電圧を大きくするために、例えば、酸化膜領域１８０のサイズを大きくすることによって、ドリフト長１５５を大きくすることができる。
ＲＥＳＵＲＦトランジスタ１００の半導体領域１４０は、半導体領域１３０及び半導体領域１２０によって、２次元的に空乏化される。一実施形態では、半導体領域１４０は完全に空乏化され、接合部１３５でのブレークダウンが生じる前に、接合部１２１のブレークダウンによって、ＲＥＳＵＲＦトランジスタ１００のドレイン−ソース間のブレークダウン電圧に達する。ここで、この技術分野の当業者であれば、この現象が必ずしも、接合部１３５でのブレークダウン電圧が接合部１２１でのブレークダウン電圧よりも大きいことを意味するのではないことが分かるであろう。それどころか、ドレイン領域１７０に印加される電位が上昇すると、接合部１３５の電界はそれがブレークダウンするほど十分には増大せず、ドレイン−ソース間のブレークダウンは接合部１２１に印加することができる最大電圧によって制御される。
半導体領域１２０のドーピング濃度を高くすると、半導体領域１４０が一部空乏化してドレイン−ソース間のブレークダウン電圧が小さくなる。他方、半導体領域１２０のドーピング濃度を低くすると、半導体領域１２０が半導体領域１４０を最適に空乏化するようには作用しなくなるので、ドレイン−ソース間の電圧が小さくなる。
半導体領域１２０のドーピング濃度を高くすることにより、２つの別の効果も生じる。第１に、ＲＥＳＵＲＦトランジスタ１００のＲｄｓｏｎが大きくなり、第２に、半導体領域１２０のパンチスルー電圧も大きくなる。Ｒｄｓｏｎが大きくなることによって、ＲＥＳＵＲＦトランジスタ１００の電気特性が劣化する。半導体領域１２０のパンチスルー電圧について、これに続くすぐ後の段落で更に詳細に説明する。
半導体領域１２０はある厚さを有し、接合部１２１は半導体領域１２０において逆バイアスブレークダウン空乏層幅を有する。ドレイン領域１７０、及び半導体領域１３０，１２０がそれぞれ同じ電圧または電位でバイアスされるか、或いはそれぞれ電気的に浮遊した状態にある場合、半導体領域１４０は半導体領域１２０の一部を接合部１２１から空乏化し、電気的浮遊半導体領域１１５は半導体領域１２０の一部を接合部１２４から空乏化する。ドレイン領域１７０が、半導体領域１３０，１２０がバイアスされる電位よりも高い電圧または電位にバイアスされる（すなわち接合部１２１が逆バイアスされる）場合、半導体領域１４０は半導体領域１２０の大きな部分を接合部１２１から空乏化する。
ドレイン領域１７０が、半導体領域１３０，１２０の電位（複数の電位）に対して十分に高い電位にバイアスされる（すなわち接合部１２１が大きく逆バイアスされる）場合、接合部１２１，１２４から延びる２つの空乏層領域が半導体領域１２０内で接触、すなわち合体する。このような状態では、半導体領域１２０は、少なくともドレイン領域１７０下の領域で完全に空乏化する。このような完全な空乏化状態を生じさせるドレイン領域１７０の電位または電圧は「パンチスルー電圧」と呼ばれる。パンチスルー電圧について説明すべき残りの部分に関しては、半導体領域１３０，１２０、及びソース領域１５０がそれぞれ、接地電位またはゼロボルトにバイアスされると仮定する。
パンチスルー電圧に達すると、、半導体領域１２０が完全に空乏化するため、電気的浮遊半導体領域１１５は半導体領域１４０に電気的に接続される。その結果、パンチスルー電圧よりも大きな電圧がＲＥＳＵＲＦトランジスタ１００のドレイン領域１７０に印加されると、電気的浮遊半導体領域１１５は電気的に浮遊した状態ではなくなり、電気的浮遊半導体領域１１５の電位はドレイン領域１７０の電位から、パンチスルー電圧にほぼ等しい固定オフセット電位だけずれる。
接合部１２１の逆バイアスブレークダウン電圧が半導体領域１２０のパンチスルー電圧よりも小さい場合、電気的浮遊半導体領域１１５は半導体領域１４０に電気的に接続されない。しかしながら、接合部１２１の逆バイアスブレークダウン電圧が半導体領域１２０のパンチスルー電圧よりも大きい場合、電気的浮遊半導体領域１１５は半導体領域１４０に電気的に接続され、接合部１２１のブレークダウンは生じない。パンチスルー電圧を逆バイアスブレークダウン電圧よりも確実に小さくするためには、半導体領域１２０の厚さを所定の厚さに低減して、接合部１２１がブレークダウンする前に２つの前述の空乏層領域が半導体領域１２０内で合体するようにすることができる。半導体領域１２０がこの所定の厚さを有する場合、接合部１２１はブレークダウンしない。従って、半導体領域１２０の所定の厚さは半導体領域１２０内の逆バイアスブレークダウン電圧空乏層幅よりも薄い。
半導体領域１２０のドーピング濃度及びドリフト長１５５を独立して大きくしてドレイン−ソース間ブレークダウン電圧を増大させ、同時に半導体領域１２０の厚さを上述のように選択することにより、半導体領域１２０のパンチスルー電圧を確実に接合部１２１での逆バイアスレークダウン電圧よりも小さく維持することができる。半導体領域１２０を所定の厚さにすることにより、ＲＥＳＵＲＦトランジスタ１００のドレイン−ソース間ブレークダウン電圧は、半導体領域１２０と電気的浮遊半導体領域１１５との間のブレークダウン電位（すなわち接合部１２４のブレークダウン電位）と、オフセット電位との合計によって決まる。電気的浮遊半導体領域１１５が電気的に浮遊ではなく、例えばドレイン領域１７０に電気的にバイアスされている場合には、ドレイン−ソース間逆バイアスブレークダウン電圧は接合部１２４のブレークダウン電圧となり、オフセット電位の値だけ大きくなることはないと考えられる。従って、ＲＥＳＵＲＦトランジスタ１００は非常に大きなドレイン−ソース間逆バイアスブレークダウン電圧を有することができ、これによってＲＥＳＵＲＦトランジスタ１００は高電圧及び高電力の用途に適したものとなる。
このような特徴を備えるＲＥＳＵＲＦトランジスタ１００の一実施形態では、半導体領域１４０は約１．０マイクロメートル（ミクロン）の厚さ、及び約２．４×１０１２原子／ｃｍ２のＮ型電荷密度を有することができる。半導体領域１２０は、約１．０ミクロンの厚さ、及び約２．４×１０１２原子／ｃｍ２のＰ型電荷密度を有することができる。電気的浮遊半導体領域１１５は、約２．０ミクロンの厚さ、及び約１．０×１０１９原子／ｃｍ３のＮ型ドーピング濃度を有することができる。ドリフト長１５５は約２．５ミクロンの長さとすることができる。本実施形態では、オフセット電位（すなわち、パンチスルー電圧）は約３５ボルトであり、接合部１２４のブレークダウン電圧は約５５ボルトである。従って、本実施形態では、ＲＥＳＵＲＦトランジスタ１００は約９０ボルトのドレイン−ソース間逆バイアスブレークダウン電圧を有することができる。これに比べて、電気的浮遊半導体領域１１５が電気的に浮遊ではなく、ドレイン領域１７０に電気的にバイアスされている場合には、ブレークダウン電圧は５５ボルトに過ぎないことになる。コスト、サイズ、エピタキシャル層厚さ、プロセスの複雑さ、またはＲＥＳＵＲＦトランジスタ１００のＲｄｓｏｎを悪化させることなく、このように増大したＲＥＳＵＲＦトランジスタ１００のドレイン−ソース間ブレークダウン電圧を実現することができる。
次に図２は本発明の別の実施形態によるトランジスタの一部の断面図であり、この図を参照すると、ＲＥＳＵＲＦトランジスタ２００は、ディスクリート部品または集積回路とすることができる半導体部品の一部である。ＲＥＳＵＲＦトランジスタ２００は、半導体領域または半導体基板２１０と、半導体基板２１０上方の半導体エピタキシャル層２１１と、半導体基板２１０及び半導体エピタキシャル層２１１に位置する電気的浮遊半導体領域２１５と、半導体エピタキシャル層２１１内であって電気的浮遊半導体領域２１５の上方に位置する半導体領域２２０と、半導体エピタキシャル層２１１内であって半導体領域２２０の上方に位置する半導体領域２３０と、半導体エピタキシャル層２１１内であって半導体領域２２０の上方に位置する半導体領域２４０とを備える。電気的浮遊半導体領域２１５はＲＥＳＵＲＦトランジスタ２００の活性領域２４５の下に位置する。活性領域２４５は半導体領域２３０及び半導体領域２４０の一部を含む。図２に示す実施形態では、電気的浮遊半導体領域２１５はＲＥＳＵＲＦトランジスタ２００の活性領域２４５全体の下に連続している。半導体領域２２０は第１部分２２１及び第２部分２２２を含み、第１部分の少なくともかなりの部分は半導体領域２３０の下に在り、第２部分の少なくともかなりの部分は半導体領域２４０の下に在る。一実施形態では、第１部分２２１は、半導体領域２３０及び半導体領域２４０を形成すること、および半導体領域２２０内のドーピング濃度によって画定される。
ＲＥＳＵＲＦトランジスタ２００は更に、ソース領域２５０、ゲート電極２６０、及びドレイン領域２７０を備える。ＲＥＳＵＲＦトランジスタ２００は更に酸化膜領域２８０及びボディコンタクト領域２９０を備える。半導体領域２３０はボディ領域と称され、半導体領域２４０はドリフト領域と称され得る。ＲＥＳＵＲＦトランジスタ２００はドリフト長２５５を有する。
半導体基板２１０、半導体領域２２０、半導体領域２３０、及びボディコンタクト領域２９０は第１の導電型を有する。電気的浮遊半導体領域２１５、半導体領域２４０、ソース領域２５０、及びドレイン領域２７０は第２の導電型を有する。逆バイアスが半導体領域２３０と半導体領域２４０との間にボディコンタクト領域２９０及びドレイン領域２７０をそれぞれ介して印加されると、半導体領域２４０及び電気的浮遊半導体領域２１５は、半導体領域２２０の第２部分２２２を空乏化する。電気的浮遊半導体領域２１５及び半導体領域２４０の双方が半導体領域２２０の第２部分２２２を空乏化することは、ＲＥＳＵＲＦトランジスタ２００がダブルＲＥＳＵＲＦ構造を有することを意味する。
ＲＥＳＵＲＦトランジスタ２００の特定の実施形態では、半導体基板２１０はＰ型半導体基板であり、半導体エピタキシャル層２１１はＰ型エピタキシャル層であり、電気的浮遊半導体領域２１５は高濃度ドープされたＮ型埋込み層であり、半導体領域２２０はＰ型半導体領域であり、半導体領域２３０はＰ型ボディ領域であり、半導体領域２４０はＮ型ドリフト領域である。第１部分２２１は半導体エピタキシャル層２１１の最初の部分であり得る。第２部分２２２は半導体エピタキシャル層２１１内のＰ型ウェルとすることができる。一実施形態では、第１部分２２１のドーピング濃度は第２部分２２２のドーピング濃度よりも低い。第１部分２２１のドーピング濃度を低くする程、半導体領域２２０と電気的浮遊半導体領域２１５との間の接合２２４のブレークダウン電圧が大きくなり、一方、第２部分２２２のドーピング濃度を高くする程、半導体領域２２０のパンチスルー電圧が大きくなる。
ＲＥＳＵＲＦトランジスタ２００は図１に示すＲＥＳＵＲＦトランジスタ１００に関して既に説明した態様と同様な態様で動作する。一実施形態では、第２部分２２２の厚さ２２３は、この厚さが半導体領域２４０と第２部分２２２との間で逆バイアスブレークダウンが始まるときの第２部分２２２内の空乏層幅よりも薄くなるような所定の値を有する。本実施形態では、電気的浮遊半導体領域２１５は、半導体領域２２０の第２領域２２２が少なくともドレイン領域２７０直下の領域で完全に空乏化した後、半導体領域２４０に電気的に接続される。別の表現をすれば、第２領域２２２が完全に空乏化した後は、電気的浮遊半導体領域２１５は電気的に浮遊した状態ではなくなり、電気的浮遊半導体領域２１５の電位は半導体領域２４０の電位からオフセット電位だけずれる。オフセット電位は半導体領域２２０のパンチスルー電圧にほぼ等しい。
ドレイン領域２７０の電圧をボディコンタクト領域２９０の電圧よりも高くすると、ＲＥＳＵＲＦトランジスタ２００に逆バイアスが掛かる。ドレイン領域２７０の電圧をボディコンタクト領域２９０の電圧よりも高くする実施形態では、ＲＥＳＵＲＦトランジスタ２００のドレイン−ソース間逆バイアスブレークダウン電圧は、半導体領域２２０の第１部分２２１と電気的浮遊半導体領域２１５との間のブレークダウン電位、または接合２２４のブレークダウン電位と、オフセット電位との合計となる。
次に図３は本発明の別の実施形態によるトランジスタの一部の断面図であり、この図を参照すると、ＲＥＳＵＲＦトランジスタ３００は、ディスクリート部品または集積回路とすることができる半導体部品の一部である。ＲＥＳＵＲＦトランジスタ３００は、半導体基板３１０と、半導体基板３１０上方の半導体エピタキシャル層３１１と、半導体エピタキシャル層３１１内であって半導体基板３１０の上方に位置する電気的浮遊半導体領域３１５と、半導体エピタキシャル層３１１内に位置し、かつ少なくともその一部を電気的浮遊半導体領域３１５の内の少なくとも一つの電気的浮遊半導体領域の上方に有する半導体領域３２０と、半導体エピタキシャル層３１１内であって半導体領域３２０の上方に位置する半導体領域３４０とを備える。半導体領域３２０は第１部分３２１及び第２部分３２２を含む。一例として、半導体エピタキシャル層３１１は図１の半導体エピタキシャル層１１１及び図２の半導体エピタキシャル層２１１と同様とすることができる。別の例として、半導体基板３１０は図１の半導体基板１１０及び図２の半導体基板２１０と同様とすることができる。更に別の例として、電気的浮遊半導体領域３１５は図１の電気的浮遊半導体領域１１５及び図２の電気的浮遊半導体領域２１５と同様とすることができる。別の例として、半導体領域３２０は図１の半導体領域１２０及び図２の半導体領域２２０と同様とすることができる。更に別の例として、第１部分３２１及び第２部分３２２をそれぞれ図２の第１部分２２１及び第２部分２２２と同様とすることができる。更に別の例として、半導体領域３４０は図１の半導体領域１４０及び図２の半導体領域２４０と同様とすることができる。
電気的浮遊半導体領域３１５はＲＥＳＵＲＦトランジスタ３００の活性領域の下に位置する。活性領域は半導体領域３４０の一部を含む。半導体基板３１０及び半導体領域３２０は第１の導電型を有し、電気的浮遊半導体領域３１５及び半導体領域３４０は第２の導電型を有する。特定の実施形態では、半導体基板３１０はＰ型半導体基板であり、半導体エピタキシャル層３１１はＰ型エピタキシャル層であり、第１部分３２１は半導体領域３２０の母体部分であり、第２部分３２２はエピタキシャル層３１１内のＰ型領域であり、電気的浮遊半導体領域３１５及び半導体領域３４０はＮ型半導体領域である。
ＲＥＳＵＲＦトランジスタ１００（図１）及びＲＥＳＵＲＦトランジスタ２００（図２）の対応する領域においてそうであったように、半導体領域３４０及び電気的浮遊半導体領域３１５は第２部分３２２を空乏化するので、ＲＥＳＵＲＦトランジスタ３００はダブルＲＥＳＵＲＦ構造を有すると言える。図３に示す実施形態では、電気的浮遊半導体領域３１５のそれぞれ一つの領域は、電気的浮遊半導体領域３１５のそれぞれ一つの他の領域から電気的に絶縁される。よって、ＲＥＳＵＲＦトランジスタ３００は電気的浮遊半導体材料から成る複数の電気的に絶縁された島を備えることになる。電気的浮遊半導体領域３１５はＲＥＳＵＲＦトランジスタ３００の活性領域全体の下に連続しているわけではない。
図３に示す実施形態では、電気的浮遊半導体領域３１５の群うちの第１電気的浮遊半導体領域は、電気的浮遊半導体領域３１５の群のうちの第２電気的浮遊半導体領域と、半導体基板３１０の上面に平行な平面内で並んで位置している。半導体領域３４０と電気的浮遊半導体領域３１５との間に単一のパンチスルー電圧を有するのではなく、ＲＥＳＵＲＦトランジスタ３００は、一実施形態においては、複数のパンチスルー電圧を有する。一例として、第１パンチスルー電圧は半導体領域３４０と電気的浮遊半導体領域３１５の第１電気的浮遊半導体領域との間に存在する。第２パンチスルー電圧は電気的浮遊半導体領域３１５の第１電気的浮遊半導体領域と電気的浮遊半導体領域３１５の第２電気的浮遊半導体領域との間に存在する。これらのパンチスルー電圧とは異なるパンチスルー電圧が電気的浮遊半導体領域３１５の他の電気的浮遊半導体領域の対の間に存在し得る。電気的浮遊半導体領域３１５のうち、少なくともその一部が半導体領域３２０第１部分３２１に含まれる特定の電気的浮遊半導体領域を、電気的浮遊半導体領域３１５の内、そのパンチスルー電圧に達する最後の電気的浮遊半導体領域とすることができる。電気的浮遊半導体領域３１５の特定の電気的浮遊半導体領域と半導体領域３４０との間のオフセット電圧は、電気的浮遊半導体領域３１５の異なる電気的浮遊半導体領域の間のパンチスルー電圧の全てと、第１電気的浮遊半導体領域３１５と半導体領域３４０との間のパンチスルー電圧とを合計した値に等しい。
次に図４は本発明の別の実施形態によるトランジスタの一部の断面図であり、この図を参照すると、ＲＥＳＵＲＦトランジスタ４００は、ディスクリート部品または集積回路とすることができる半導体部品の一部である。ＲＥＳＵＲＦトランジスタ４００は、半導体基板４１０と、半導体基板４１０上方の半導体エピタキシャル層４１１と、半導体エピタキシャル層４１１内であって半導体基板４１０の上方に位置する電気的浮遊半導体領域群４１５から成るグループと、半導体エピタキシャル層４１１内であって半導体基板４１０の上方に少なくとも一部を有する半導体領域４２０と、半導体エピタキシャル層４１１内であって半導体領域４２０の上方に位置する半導体領域４４０と、を備える。一例として、半導体基板４１０は図１の半導体基板１１０、図２の半導体基板２１０、及び図３の半導体基板３１０と同様とすることができる。別の例として、半導体エピタキシャル層４１１は図１の半導体エピタキシャル層１１１、図２の半導体エピタキシャル層２１１、及び図３の半導体エピタキシャル層３１１と同様とすることができる。更に別の例として、電気的浮遊半導体領域群４１５は図１の電気的浮遊半導体領域１１５、図２の電気的浮遊半導体領域２１５、及び図３の電気的浮遊半導体領域３１５と同様とすることができる。別の例として、半導体領域４２０は図１の半導体領域１２０、図２の半導体領域２２０、及び図３の半導体領域３２０と同様とすることができる。更に別の例として、半導体領域４４０は図１の半導体領域１４０、図２の半導体領域２４０、及び図３の半導体領域３４０と同様とすることができる。
図４に示す実施形態では、電気的浮遊半導体領域群４１５は半導体領域４２０全体に渡って分布し、そしてＲＥＳＵＲＦトランジスタ４００の活性領域の下に位置する。活性領域は半導体領域４４０の一部を含む。電気的浮遊半導体領域群４１５のそれぞれ一つの領域は、電気的浮遊半導体領域群４１５のそれぞれ一つの他の領域から電気的に絶縁される。図４の実施形態におけるパンチスルー電圧、活性領域、導電型、及びＲＥＳＵＲＦ動作に関する詳細は、図３の実施形態に関して記載したものとほぼ同様である。電気的浮遊半導体領域群４１５はＲＥＳＵＲＦトランジスタ４００の活性領域の全ての下で連続していない。
次に図５は本発明の別の実施形態によるトランジスタの一部の断面図であり、この図を参照すると、ＲＥＳＵＲＦトランジスタ５００は、ディスクリート部品または集積回路とすることができる半導体部品の一部である。ＲＥＳＵＲＦトランジスタ５００は、半導体基板５１０と、半導体基板５１０上方の半導体エピタキシャル層５１１と、半導体エピタキシャル層５１１内であって半導体基板５１０の上方に位置する電気的浮遊半導体領域５１５と、半導体エピタキシャル層５１１内であって電気的浮遊半導体領域５１５の上方に位置する半導体領域５２０の一部分５２１と、半導体エピタキシャル層５１１内であって電気的浮遊半導体領域５１５の上方に位置する半導体領域５２０の一部分５２２と、半導体エピタキシャル層５１１内であって部分５２２の上方に位置する電気的浮遊半導体領域５４５と、半導体エピタキシャル層５１１内であって電気的浮遊半導体領域５４５の上方に位置する半導体領域５２０の一部分５２３と、半導体エピタキシャル層５１１内であって部分５２３の上方に位置する半導体領域５４０とを備える。一例として、半導体基板５１０は図１の半導体基板１１０、図２の半導体基板２１０、図３の半導体基板３１０、及び図４の半導体基板４１０と同様とすることができる。別の例として、半導体エピタキシャル層５１１は図１の半導体エピタキシャル層１１１、図２の半導体エピタキシャル層２１１、図３の半導体エピタキシャル層３１１、及び図４の半導体エピタキシャル層４１１と同様とすることができる。更に別の例として、電気的浮遊半導体領域５１５，５４５は図１の電気的浮遊半導体領域１１５、図２の電気的浮遊半導体領域２１５、図３の電気的浮遊半導体領域３１５、及び図４の電気的浮遊半導体領域群４１５と同様とすることができる。別の例として、半導体領域５２０は図１の半導体領域１２０、図２の半導体領域２２０、図３の半導体領域３２０、及び図４の半導体領域４２０と同様の構成とすることができ、更に部分５２１は図２の第１部分２２１及び図３の第１部分３２１と同様とすることができる。更に別の例として、部分５２２及び５２３は図２の第２部分２２２及び図３の第２部分３２２と同様とすることができる。更に別の例として、半導体領域５４０は図１の半導体領域１４０、図２の半導体領域２４０、図３の半導体領域３４０、及び図４の半導体領域４４０と同様とすることができる。
電気的浮遊半導体領域５１５及び電気的浮遊半導体領域５４５はＲＥＳＵＲＦトランジスタ５００の活性領域の下に位置する。活性領域は半導体領域５４０の少なくとも一部を含む。半導体基板５１０及び半導体領域５２０は第１の導電型を有する。電気的浮遊半導体領域５１５、電気的浮遊半導体領域５４５、及び半導体領域５４０は第２の導電型を有する。一実施形態では、半導体基板５１０はＰ型半導体基板であり、半導体エピタキシャル層５１１はＰ型エピタキシャル層であり、電気的浮遊半導体領域５１５は高濃度ドープされたＮ型埋込み層であり、電気的浮遊半導体領域５４５はＮ型半導体領域であり、半導体領域５４０はＮ型ドリフト領域であり、一方、半導体領域５２０はＰ型半導体領域である。
図５に示す実施形態では、電気的浮遊半導体領域５４５は電気的浮遊半導体材料から成る電気的に絶縁されたアイランド（島）である。この技術分野の当業者であれば、ＲＥＳＵＲＦトランジスタ５００の他の実施形態は、電気的浮遊半導体材料から成る一つよりも多くの電気的に絶縁されたアイランドを備え、この場合、図５に示す構成のように、縦方向に重なって配置された電気的浮遊半導体アイランド群または領域群が形成される。
次に図６は本発明の一実施形態による半導体部品の製造方法６００を示すフロー図である。方法６００の工程６１０では第１の導電型の半導体基板を提供する。一例として、工程６１０で設ける半導体基板は図１の半導体基板１１０、図２の半導体基板２１０、図３の半導体基板３１０、図４の半導体基板４１０、及び図５の半導体基板５１０と同様とすることができる。
方法６００の工程６２０では、第１の導電型の半導体エピタキシャル層を前記半導体基板の上方に設ける。一例として、半導体エピタキシャル層は図１の半導体エピタキシャル層１１１、図２の半導体エピタキシャル層２１１、図３の半導体エピタキシャル層３１１、図４の半導体エピタキシャル層４１１、及び図５の半導体エピタキシャル層５１１と同様とすることができる。
方法６００の工程６３０では、少なくとも一つの第２の導電型の電気的浮遊半導体領域を半導体エピタキシャル層上と、任意で半導体基板上に設ける。一例として、電気的浮遊半導体領域は図１の電気的浮遊半導体領域１１５、図２の電気的浮遊半導体領域２１５、図３の電気的浮遊半導体領域３１５、図４の電気的浮遊半導体領域群４１５の一部、及び図５の電気的浮遊半導体領域５１５と同様とすることができる。更に別の工程を実施して、図４の半導体領域群４１５の残りの部分及び図５の浮遊半導体領域５４５のような更に別の浮遊半導体領域群を形成することができる。方法６００の工程６４０では、第２の導電型の第１半導体領域を半導体エピタキシャル層に形成して第１の導電型の第２半導体領域を半導体エピタキシャル層内において第１半導体領域と電気的浮遊半導体領域との間に位置するように形成する。第２半導体領域の一部は或る厚さを有する。一例として、第１半導体領域は図１の半導体領域１４０、図２の半導体領域２４０、図３の半導体領域３４０、図４の半導体領域４４０、及び図５の半導体領域５４０と同様とすることができる。別の例として、第２半導体領域は図１の半導体領域１２０、図２の半導体領域２２０、図３の半導体領域３２０、図４の半導体領域４２０、及び図５の半導体領域５２０と同様とすることができる。更に別の工程を実施して、第２半導体領域の内部に各部分を形成することができるが、このような各部分は図２の第２部分２２２、図３の第２部分３２２、及び図５の部分５２２及び５２３と同様とすることができる。
方法６００の工程６５０では、第１の導電型の第３半導体領域を第２半導体領域の上方に形成する。一例として、第３半導体領域は図１の半導体領域１３０及び図２の半導体領域２３０と同様とすることができる。
方法６００の工程６６０では、第２の導電型のソース領域を第３半導体領域の上方に形成し、第２の導電型のドレイン領域を第１半導体領域の上方に形成する。一例として、ソース領域は図１のソース領域１５０及び図２のソース領域２５０と同様とすることができる。別の例として、ドレイン領域は図１のドレイン領域１７０及び図２のドレイン領域２７０と同様とすることができる。
方法６００の工程６７０では、第１の導電型のボディコンタクト領域を第３半導体領域の上方に形成する。一例として、ボディコンタクト領域は図１のボディコンタクト領域１９０及び図２のボディコンタクト領域２９０と同様とすることができる。
方法６００の工程６８０では、酸化膜領域を第１半導体領域の上方に形成する。一例として、酸化膜領域は図１の酸化膜領域１８０及び図２の酸化膜領域２８０と同様とすることができる。
方法６００の工程６９０では、ゲート電極を第１半導体領域の少なくとも一部、第３半導体領域の少なくとも一部、及び酸化膜領域の少なくとも一部の上方に形成する。一例として、ゲート電極は図１のゲート電極１６０及び図２のゲート電極２６０と同様とすることができる。
方法６００の一実施形態においては、工程６４０では更に、第２半導体領域における逆バイアスブレークダウン電圧空乏層幅よりも小さい厚さを有する第２半導体領域を画定する。
方法６００の同じ実施形態、または別の実施形態においては、工程６４０では更に、第２半導体領域の第１部分を第３半導体領域の下に画定する。工程６４０に追加する前述の複数の工程では更に、第２半導体領域の第２部分を第１半導体領域の下に形成し、更には、第２半導体領域の第２部分のドーピング濃度を第２半導体領域の第１部分のドーピング濃度よりも高くする。
方法６００の同じ実施形態、または別の実施形態においては、工程６３０では更に、半導体材料から成る連続層から成る電気的浮遊半導体領域を半導体部品の活性領域全体の下に形成する。活性領域は第１半導体領域及び第３半導体領域の一部を含む。
本発明について特定の実施形態を参照しながら記載してきたが、この技術分野の当業者であれば、種々の変更を本発明の技術思想または技術範囲から逸脱しない範囲で加え得ることを理解できるであろう。このような変更の種々の例についてはこれまでの記述の中に示してきた。従って、本発明の実施形態の開示は、本発明の技術範囲の例示に過ぎず、本発明を制限するものではない。本発明の技術範囲は、添付の請求項において請求する範囲によってのみ規定されるものである。例えば、この技術分野の当業者にとっては、本明細書で議論した半導体部品を多種多様な実施形態で実現することができ、これらの実施形態の或る実施形態に関する前述の議論が必ずしも全ての考えられる実施形態を完全に記載しているものではないことが容易に理解できるであろう。
更に、効果、他の利点、及び問題解決法が特定の実施形態に関して記載されてきた。しかしながら、効果、利点、問題解決法、及びこのような効果、利点、または問題解決法をもたらし、またはさらに顕著にさせるいずれかの要素が、またはいずれの要素群も、いずれかの請求項または全ての請求項の必須の、必要な、または基本的な特徴、或いは要素であると考えられるべきではない。
更に、本明細書に開示する実施形態及び限定事項は、実施形態及び／又は限定事項が、（１）特許請求の範囲において明示的に権利請求されておらず、かつ（２）均等論に基づいて特許請求の範囲における表現要素及び／又は限定事項の均等物となる、または均等物となる可能性のある場合には、開放主義に基づいて公衆に開放されない。
本発明の一実施形態によるトランジスタの一部の断面図。 本発明の別の実施形態によるトランジスタの一部の断面図。 本発明の更に別の実施形態によるトランジスタの一部の断面図。 本発明の更に別の実施形態によるトランジスタの一部の断面図。 本発明の別の実施形態によるトランジスタの一部の断面図。 本発明の一実施形態による半導体部品の製造方法を示すフロー図。

Claims (2)

  1. 表面電界緩和型トランジスタ（４００）を備える半導体部品であって、
    前記表面電界緩和型トランジスタ（４００）は、
    第１導電型の半導体基板（４１０）と；
    前記半導体基板（４１０）に積層する第１導電型の半導体エピタキシャル層（４１１）と
    を備え、
    前記半導体エピタキシャル層（４１１）は内部に、
    前記半導体エピタキシャル層（４１１）の表面であるエピタキシャル表面に露出する、第１導電型とは異なる第２導電型の第１半導体領域（４４０）と；
    前記第１半導体領域（４４０）と前記半導体基板（４１０）の間に位置する第１導電型の第２半導体領域（４２０）と；
    第２導電型の複数の電気的浮遊半導体領域（４１５）であって、前記エピタキシャル表面からのそれぞれ前記電気的浮遊半導体領域（４１５）の深さは、千鳥状に異なることと；
    前記第１半導体領域（４４０）とは異なる位置で前記エピタキシャル表面に露出する第２導電型のソース領域（２５０）と；
    前記エピタキシャル表面に露出するように前記第１半導体領域（４４０）の内部に位置する第２導電型のドレイン領域（２７０）と；
    前記ソース領域（２５０）と前記ドレイン領域（２７０）の間の前記第１半導体領域（４４０）の部分に位置し、前記エピタキシャル表面から露出し、且つ前記ドレイン領域（２７０）に接する酸化膜領域（２８０）と；
    を有し、
    前記表面電界緩和型トランジスタ（４００）は更に、
    前記ソース領域（２５０）から前記酸化膜領域（２８０）まで延びるゲート酸化膜と；
    前記ゲート酸化膜を覆う第２導電型のゲート電極（２６０）と
    を有し、
    複数の前記電気的浮遊半導体領域（４１５）は、前記ソース領域（２５０）と前記ドレイン領域（２７０）の間全体に亘って分布し、
    それぞれ前記電気的浮遊半導体領域（４１５）の前記エピタキシャル表面に平行な寸法は、前記ソース領域（２５０）から前記ドレイン領域（２７０）までの距離よりも小さく、
    前記ドレイン領域（２７０）と前記第２半導体領域（４２０）の間が逆バイアスされた場合に、前記第２半導体領域（４２０）は空乏化されるように構成され、
    前記ソース領域（２５０）と前記ドレイン領域（２７０）の間のブレークダウン電圧は、前記第１半導体領域（４４０）に最も近い前記電気的浮遊半導体領域（４１５）と前記第１半導体領域（４４０）との間の第１パンチスルー電圧と、前記電気的浮遊半導体領域（４１５）同士の間それぞれの第２パンチスルー電圧の全てとの合計に等しいことを特徴とする、表面電界緩和型トランジスタ（４００）を備える半導体部品。
  2. 表面電界緩和型トランジスタ（３００）を備える半導体部品であって、
    前記表面電界緩和型トランジスタ（３００）は、
    第１導電型の半導体基板（３１０）と；
    前記半導体基板（３１０）に積層する第１導電型の半導体エピタキシャル層（３１１）と
    を備え、
    前記半導体エピタキシャル層（３１１）は内部に、
    前記半導体エピタキシャル層（３１１）の表面であるエピタキシャル表面に露出する、第１導電型とは異なる第２導電型の第１半導体領域（３４０）と；
    前記第１半導体領域（３４０）と前記半導体基板（３１０）の間に位置する第１導電型の第２半導体領域（３２２）と；
    前記半導体基板（３１０）の前記半導体エピタキシャル層（３１１）に向かう面に平行な平面内で並んで位置する第２導電型の複数の電気的浮遊半導体領域（３１５）であって、それぞれ前記電気的浮遊半導体領域（３１５）は、前記第２半導体領域（３２２）と前記半導体基板の間に互いに離間して位置することと；
    前記第１半導体領域（３４０）とは異なる位置で前記エピタキシャル表面に露出する第２導電型のソース領域（２５０）と；
    前記エピタキシャル表面に露出するように前記第１半導体領域（３４０）の内部に位置する第２導電型のドレイン領域（２７０）と；
    前記ソース領域（２５０）と前記ドレイン領域（２７０）の間の前記第１半導体領域（３４０）の部分に位置し、前記エピタキシャル表面から露出し、且つ前記ドレイン領域（２７０）に接する酸化膜領域（２８０）と；
    を有し、
    前記表面電界緩和型トランジスタ（４００）は更に、
    前記ソース領域（２５０）から前記酸化膜領域（２８０）まで延びるゲート酸化膜と；
    前記ゲート酸化膜を覆う第２導電型のゲート電極（２６０）と
    を有し、
    複数の前記電気的浮遊半導体領域（３１５）は、前記ソース領域（２５０）と前記ドレイン領域（２７０）の間全体に亘って分布し、
    それぞれ前記電気的浮遊半導体領域（３１５）の前記エピタキシャル表面に平行な寸法は、前記ソース領域（２５０）から前記ドレイン領域（２７０）までの距離よりも小さく、
    前記ドレイン領域（２７０）と前記第２半導体領域（３２２）の間が逆バイアスされた場合に、前記第２半導体領域（３２２）は空乏化されるように構成され、
    前記ソース領域（２５０）と前記ドレイン領域（２７０）の間のブレークダウン電圧は、複数の前記電気的浮遊半導体領域（３１５）のうちの１つと前記第２半導体領域（３２２）との間に存在する第１パンチスルー電圧と、前記電気的浮遊半導体領域（３１５）同士の間それぞれの第２パンチスルー電圧の全てとの合計に等しいことを特徴とする、表面電界緩和型トランジスタ（３００）を備える半導体部品。
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