JP4275763B2 - フィールドプレートを採用した電力用半導体素子及びその製造方法 - Google Patents

フィールドプレートを採用した電力用半導体素子及びその製造方法 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は電力用半導体素子及びその製造方法に係り、特にフィールドプレートを採用した電力用半導体素子及びその製造方法に関する。
【0002】
【従来の技術】
最近、応用機器の大形化・大容量化の傾向に応じて高ブレークダウン電圧、大電流特性を有する電力用半導体素子の必要性が高まっている。電力用半導体素子は、特に非常に大きい電流を流しながらも、導通状態での電損を減らすために低い飽和電圧が要求される。また、オフ状態になるとき、またはスイッチがオフされる瞬間、電力用素子の両端に印加される逆方向高電圧に耐えられる特性、即ち高ブレークダウン電圧特性が基本的に要求される。
【0003】
半導体素子のブレークダウン電圧はpn接合の空乏領域により決定される。これは、pn接合に印加された電圧の大部分が空乏領域に印加されるからである。このブレークダウン電圧は、空乏領域の曲率の影響を受けることが知られている。即ち、プレーナ接合において、平坦部より曲率部に電界が集中する電界密集効果により、プレーン接合より曲率の大きなエッジ部に電界が集中することになる。従って、エッジ部からアバランシェブレークダウンが発生しやすく、空乏領域全体のブレークダウン電圧が減少する。
【0004】
プレーナ接合のエッジ部にフィールドプレートを形成し、空乏領域の曲率を改善してブレークダウン電圧を増加させる方法が知られている( 参照文献:" パワーセミコンダクタデバイス" 、1996年、B.J.Baliga著、pp100 〜102)。
フィールドプレートを形成するこの方法は、表面電位を変化させて空乏層の曲率を制御する方法であって、基板面から伸びる空乏層の形はフィールドプレートに印加された電圧により調節される。
【0005】
一方、電力用半導体素子のブレークダウン電圧は空乏領域内の電界(E)を横方向の距離(X)に対して積分した値であって、同一の電圧が印加された場合、積分領域が広いほど空乏領域の各部分における最大電界の大きさが小さくなるのでアバランシェブレークダウンを抑制しうる。
【0006】
【発明が解決しようとする課題】
しかし、従来の素子は、上記積分領域による抑制が不十分であるという問題点があった。
【0007】
本発明は上記の点に鑑みなされたもので、積分領域を大きくしてブレークダウン電圧を増加させうる電力用半導体素子を提供することを目的とする。
さらに、本発明は上記のような良好な電力用半導体素子を得ることができる電力用半導体素子の製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明による電力用半導体素子は、第1導電型のコレクタ領域と、このコレクタ領域内に形成された第2導電型のベース領域と、前記コレクタ領域内に前記ベース領域と所定距離離隔されて形成され、前記コレクタ領域と同一の第1導電型で形成され、前記コレクタ領域より高濃度で形成された少なくとも一つのフィールド強化領域と、前記ベース領域とコレクタ領域との接合部と前記フィールド強化領域上に絶縁膜を介在して形成されたフィールドプレートとを具備する。より好ましい例として、前記フィールド強化領域は前記コレクタ領域より5〜100倍の高濃度で形成され、ベース領域とコレクタ領域との接合部の外側を取囲む環状よりなる。
【0009】
本発明による電力用半導体素子の製造方法は、まず、第1導電型のコレクタ領域内に、フィールド強化領域の形成される部分を開口させる第1マスクパターンをイオン注入マスクとして使用して、第1導電型の不純物を前記コレクタ領域より高濃度、例えば5〜100倍程度のドーズ量に注入する。次いで、ベース領域の形成される部分を開口させる第2マスクパターンをイオン注入マスクとして使用して、第1導電型の不純物の注入された前記部分と所定距離離隔された前記コレクタ領域内に、このコレクタ領域と反対の第2導電型の不純物を注入する。引続き、注入された前記第1導電型及び第2導電型の不純物を拡散させて、ベース領域及びこのベース領域と所定距離離隔されたフィールド強化領域を形成し、このベース領域及びフィールド強化領域の形成された結果物上に電極接続部部分が開口された絶縁膜を形成した後、この絶縁膜上にフィールドプレートを形成する。
【0010】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態を詳しく説明する。
図1は本発明による電力用半導体素子の一実施の形態を概略的に示す断面図である。
本発明による電力用半導体素子は、第1導電型、例えばn型のコレクタ領域10内に、第2導電型、例えばp型のベース領域20が形成されており、さらに第1導電型のフィールド強化領域30が前記ベース領域20と一定の間隔に離隔されてコレクタ領域10内に形成されている。さらに、コレクタ領域10上には、絶縁物、例えばシリコン酸化物よりなる絶縁膜50が形成されており、この絶縁膜50上には、前記ベース−コレクタ接合jBCにより形成される空乏領域(図示せず)のエッジ部の曲率を制御するためのフィールドプレート60aが形成されている。また、前記ベース領域20内にはトランジスタのエミッタ領域40が形成されており、前記絶縁膜50上にはエミッタ領域40と電気的に接続されるエミッタ電極60bが形成されている。
【0011】
本発明による前記フィールド強化領域30は前記ベース−コレクタ接合jBCの外側を取囲む少なくとも一つの環状よりなることが望ましく、前記フィールドプレート60aは前記環状のフィールド強化領域30(例えば、フィールド強化領域30が複数個の環状よりなる場合には最外側の環状)を過ぎて所定距離だけ外側に伸びることが望ましい。また、前記フィールド強化領域30はコレクタ領域10と同一の導電型で形成され、特に前記コレクタ領域10より高濃度、例えば5〜100倍程度の高濃度で形成されることが望ましい。
【0012】
前記コレクタ領域10内には、図示されるように、コレクタ領域10の表面にチャンネルが生成されることを防止するためのチャンネルストッパ35が前記コレクタ領域10と同一の導電型で形成される。さらに、このチャンネルストッパ35と電気的に接続される等電位電極60cが絶縁膜50上に形成される。この場合、前記チャンネルストッパ35はフィールド強化領域30より高濃度で形成されるべきである。
【0013】
図1によれば、フィールドプレート60aはベース領域20と接続され、フィールドプレート60aがベース電極の役割をするように構成されているが、エミッタ領域40と接続されてエミッタ電極の役割をするように構成されても良い。前記のように、コレクタ領域10と同一の導電型で形成され、高濃度で形成されたフィールド強化領域30がフィールドプレート60aの下部に形成された状態でベース−コレクタ接合jBCに逆方向電圧が印加されると、フィールド強化領域30で電界が集中する効果が発生する。これを図2及び図3の特性図に基づき説明する。
【0014】
図2及び図3は本発明によるフィールド強化領域30の有無に応じたベース−コレクタ間の横方向電界分布を同一条件下でシミュレーションした結果を比較して示す特性図であって、図2はフィールド強化領域30が形成されない場合を、図3はフィールド強化領域30を形成した場合を示すものである。各特性図において、電界分布が示す領域は逆方向電圧により空間電荷の露出される空乏領域に該当する。
【0015】
図2に示されるように、フィールド強化領域30が形成されない場合には、ベース−コレクタ接合部とフィールドプレートエッジ部で電界が集中し、その部分で電界のピークが各々PA 及びPC で示されるように発生する。これとは異なり、図3に示されるように、フィールド強化領域30が形成された場合には、ベース−コレクタ接合部PA とフィールドプレートエッジ部PC だけでなく、フィールド強化領域30にも電界が集中してPB で示された電界ピークが生じる。従って、図3の場合は、図2に示された特性図に比べて全体的な電界分布の面積が広がることが分かる。
また、例えばフィールド強化領域30が複数個形成された場合には、図3に示されたフィールド強化領域30によるピークPB が複数個発生し、これにより電界分布の面積が更に広がる。
【0016】
前述したように、距離に対して電界を積分した値が電力用半導体素子のブレークダウン電圧に該当するので、フィールド強化領域30により電界分布の面積が広がることによって積分領域も広がり、結果的にブレークダウン電圧が増加する。ベース−コレクタ間のブレークダウン電圧特性をシミュレーションした結果を図4に示す。
ライン3aはフィールド強化領域30が形成されない場合を、ライン3bはフィールド強化領域30が形成された場合を各々示す。
図4に示されるように、10nAほどの漏れ電流が急に増加する地点、即ちブレークダウンの発生する地点が、フィールド強化領域30の形成されない場合(3a)には約850Vであり、フィールド強化領域30が形成された場合(3b)には約950Vであって、フィールド強化領域30が形成された場合はブレークダウン電圧が100V程度向上することが分かる。
【0017】
引続き、図5乃至図9に基づき本発明による電力用半導体素子の製造方法の一実施の形態を説明する。
まず、図5を参照すれば、第1導電型、例えばn型のコレクタ領域10上に、フィールド強化領域の形成される部分を開口させる第1マスクパターン12を形成し、フィールド強化領域の形成のための不純物14を注入する。この時、注入される不純物は前記コレクタ領域10と同一の第1導電型であって、前記コレクタ領域10よりは高濃度、望ましくは5〜100倍程度のドーズ量に注入する。
前記第1マスクパターン12は絶縁物、例えば酸化物で形成され、特に熱酸化膜で形成することが望ましい。
前記コレクタ領域10は少なくとも一つの層で形成されるが、望ましくは高濃度(n+ )の第1層と、その上の低濃度(n- )の第2層が積層されて形成される。この場合、低濃度(n- )の第2層内にフィールド強化領域の形成のための不純物が注入され、よってフィールド強化領域の形成のための不純物は低濃度(n- )に比べて5〜100倍の濃度(n)に注入される。
【0018】
次いで、図6を参照すれば、不純物の注入されたコレクタ領域10上にベース領域が形成される部分を開口させる第2マスクパターン16を形成し、これをイオン注入マスクとして使用して前記コレクタ領域10とは反対の第2導電型、例えばp型の不純物を注入する。その後、高温拡散工程を通して前記コレクタ領域10内にベース領域20を所定の深さに形成する。この際、図5に示された不純物14も同時に拡散されて所定の深さを有するフィールド強化領域30が形成される。
【0019】
このフィールド強化領域30は、前記ベース領域20と所定距離離隔されて形成され、前記ベース領域20により形成された接合、即ちベース−コレクタ接合jBCの外側を取囲む少なくとも一つの環状よりなることが望ましい。
前記第2マスクパターン16は、前記第1マスクパターン(図5の12)のように熱酸化膜で形成されることが望ましい。第2マスクパターン16は、前記第1マスクパターン12により開口された部分を埋込むように基板を熱酸化させた後、ベース領域の形成される部分が開口されるように再びパタニングして形成することが望ましい。
【0020】
図7を参照すれば、ベース領域20及びフィールド強化領域30の形成された結果物上に、エミッタ領域の形成される部分を開口させる第3マスクパターン32を形成し、前記コレクタ領域10と同一の第1導電型の不純物を注入してから高温拡散工程を行ってエミッタ領域40を形成する。
ここで、エミッタ領域40の形成時、図示されるように、素子の切断部の近所にコレクタと同一の導電型のチャンネルストッパ35を更に形成して前記コレクタ領域10の表面にチャンネルが生成されることを防止することが望ましい。
【0021】
引き続き、エミッタ領域40およびチャンネルストッパ35までを形成した結果物上に、図8に示されるように、電極と接続される部分、即ちエミッタ領域40、ベース領域20及びチャンネルストッパ35上の一部に開口部を有する絶縁膜50の第4マスクパターンを形成する。
この絶縁膜50は、前記第3マスクパターン(図7の32)と同一の方法、即ち前の段階で使用されたマスクパターンにより開口された部分を熱酸化工程で埋込んだ後、再びパターニングする方法で形成することが望ましい。
【0022】
その後、前記結果物の全面に導電物、例えばアルミニウムを蒸着してからパターニングすることにより、図9に示すように、前記エミッタ領域40と接続されるエミッタ電極60bと、前記ベース領域20と接続されてベース電極の役割を同時にするフィールドプレート60aと、前記チャンネルストッパ35と接続される等電位電極60cを形成する。
ここで、フィールドプレート60aは前記フィールド強化領域30(例えば、フィールド強化領域30が複数個の環状よりなる場合には最外側の環状)上を過ぎて所定の距離だけ外側に伸びるようにパターニングすることが望ましい。
図9によれば、フィールドプレート60aがベース電極の役割をするようにパターニングされているが、前記エミッタ電極60bの役割をするようにパターニングしても良い。
【0023】
以上により図1の素子が完成する。ただし、図1の構造および図5ないし図9の製造方法とも本発明の一実施の形態である。本発明は前記実施の形態に限定されなく、多くの変形が本発明の技術的思想内で当分野で通常の知識を有する者により可能であることは明白である。
【0023】
【発明の効果】
以上説明したように本発明では、ベース−コレクタ接合とフィールドプレートエッジ部との間にコレクタ領域と同一の導電型を有する少なくとも一つのフィールド強化領域をコレクタ領域より高濃度で形成する。すると、ベース−コレクタに逆方向電圧が印加された場合、ベース−コレクタ接合とフィールドプレートエッジ部だけでなく、コレクタ領域より高濃度で形成されたフィールド強化領域にも電界が集中して電界ピークが発生し、電界分布の面積が広がる。そして、このように電界分布の面積が広がることにより、距離に対して電界を積分した値である電力用半導体素子のブレークダウン電圧を増加させることができる。
【図面の簡単な説明】
【図1】本発明による電力用半導体素子の一実施の形態を概略的に示す断面図。
【図2】フィールド強化領域が形成されない場合において、ベース−コレクタ間の横方向電界分布をシミュレーションした結果を示す特性図。
【図3】フィールド強化領域が形成された場合において、ベース−コレクタ間の横方向電界分布をシミュレーションした結果を示す特性図。
【図4】フィールド強化領域が形成されない場合と形成された場合の両方において、ベース−コレクタ接合の逆方向電流−電圧特性を同一条件下でシミュレーションした結果を示す特性図。
【図5】本発明による電力用半導体素子の製造方法の一実施の形態を示す断面図。
【図6】本発明による電力用半導体素子の製造方法の一実施の形態を示す断面図。
【図7】本発明による電力用半導体素子の製造方法の一実施の形態を示す断面図。
【図8】本発明による電力用半導体素子の製造方法の一実施の形態を示す断面図。
【図9】本発明による電力用半導体素子の製造方法の一実施の形態を示す断面図。
【符号の説明】
10 コレクタ領域
20 ベース領域
30 フィールド強化領域
50 絶縁膜
60a フィールドプレート

Claims (20)

  1. 第1導電型のコレクタ領域と、
    前記コレクタ領域内に形成された第2導電型のベース領域と、
    前記コレクタ領域内に前記ベース領域と所定距離離隔されて形成され、前記コレクタ領域と同一の第1導電型で形成され、前記コレクタ領域より高濃度で形成された少なくとも一つのフィールド強化領域と、
    前記ベース領域とコレクタ領域との接合部と前記フィールド強化領域上に絶縁膜を介在して形成された導電層からなるフィールドプレートとを具備することを特徴とする電力用半導体素子。
  2. 前記フィールド強化領域は前記コレクタ領域より5〜100倍の高濃度で形成されたことを特徴とする請求項1に記載の電力用半導体素子。
  3. 前記フィールド強化領域は前記ベース領域とコレクタ領域との接合部の外側を取囲む環状よりなることを特徴とする請求項1に記載の電力用半導体素子。
  4. 前記フィールドプレートは前記フィールド強化領域とオーバーラップされ、フィールド強化領域の外境界部から所定距離延伸して形成されたことを特徴とする請求項1に記載の電力用半導体素子。
  5. 前記フィールドプレートは前記ベース領域と電気的に接続されることを特徴とする請求項1に記載の電力用半導体素子。
  6. 前記ベース領域内に形成された第1導電型のエミッタ領域を更に具備することを特徴とする請求項1に記載の電力用半導体素子。
  7. 前記フィールドプレートは前記エミッタ領域と電気的に接続されることを特徴とする請求項6に記載の電力用半導体素子。
  8. 前記フィールドプレートは前記ベース領域と電気的に接続されることを特徴とする請求項6に記載の電力用半導体素子。
  9. 前記フィールド強化領域の外側の前記コレクタ領域内に前記フィールド強化領域より高濃度で形成された第1導電型のチャンネルストッパ領域を更に具備することを特徴とする請求項1に記載の電力用半導体素子。
  10. 前記チャンネルストッパ領域と電気的に接続される等電位電極を更に具備することを特徴とする請求項9に記載の電力用半導体素子。
  11. 前記コレクタ領域は高濃度の第1層と、その上の低濃度の第2層とが積層されて形成されたことを特徴とする請求項1に記載の電力用半導体素子。
  12. フィールド強化領域の形成される部分を開口させる第1マスクパターンをイオン注入マスクとして使用して、第1導電型のコレクタ領域内に第1導電型の不純物を前記コレクタ領域より高濃度で注入する段階と、
    ベース領域の形成される部分を開口させる第2マスクパターンをイオン注入マスクとして使用して、第1導電型の不純物の注入された前記部分と所定距離離隔された前記コレクタ領域内に、前記コレクタ領域と反対の第2導電型の不純物を注入する段階と、
    注入された前記第1導電型及び第2導電型の不純物を拡散させ、ベース領域及びこのベース領域と所定距離離隔されたフィールド強化領域を形成する段階と、
    ベース領域及びフィールド強化領域の形成された結果物上に電極接続部の部分が開口された絶縁膜を形成する段階と、
    前記絶縁膜上に導電層を形成した後パターニングして、前記ベース領域とコレクタ領域との接合部と前記フィールド強化領域上に前記絶縁膜を介在してフィールドプレートを形成する段階とを具備することを特徴とする電力用半導体素子の製造方法。
  13. 第1導電型の不純物を注入する前記段階において、
    前記不純物は前記コレクタ領域より5〜100倍のドーズ量に注入することを特徴とする請求項12に記載の電力用半導体素子の製造方法。
  14. 前記フィールド強化領域は前記ベース領域とコレクタ領域の接合部の外側を取囲む少なくとも一つの環状よりなることを特徴とする請求項12に記載の電力用半導体素子の製造方法。
  15. 前記フィールドプレートは前記ベース領域と電気的に接続されるように形成することを特徴とする請求項12に記載の電力用半導体素子の製造方法。
  16. ベース領域及びフィールド強化領域を形成する前記段階の後、前記ベース領域内に、前記コレクタ領域と同一の第1導電型の不純物を注入してから拡散させてエミッタ領域を形成する段階を更に具備することを特徴とする請求項12に記載の電力用半導体素子の製造方法。
  17. 前記フィールドプレートは前記エミッタ領域と電気的に接続されるように形成することを特徴とする請求項16に記載の電力用半導体素子の製造方法。
  18. エミッタ領域の形成のための前記不純物の注入時、同一の導電型の不純物を素子の切断部の近所に同時に注入して前記コレクタ領域の表面にチャンネルが生成されることを防止するチャンネルストッパを形成することを特徴とする請求項16に記載の電力用半導体素子の製造方法。
  19. 前記フィールドプレートの形成時、前記導電層をパタニングして前記チャンネルストッパと電気的に接続される等電位電極を同時に形成することを特徴とする請求項18に記載の電力用半導体素子の製造方法。
  20. 前記第1マスクパターン、第2マスクパターン及び絶縁膜は熱酸化膜で形成することを特徴とする請求項12に記載の電力用半導体素子の製造方法。
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JP2014241367A (ja) * 2013-06-12 2014-12-25 三菱電機株式会社 半導体素子、半導体素子の製造方法
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IT1214805B (it) * 1984-08-21 1990-01-18 Ates Componenti Elettron Spositivi a semiconduttore con giunprocesso per la fabbricazione di dizioni planari a concentrazione di carica variabile e ad altissima tensione di breakdown
US4757363A (en) * 1984-09-14 1988-07-12 Harris Corporation ESD protection network for IGFET circuits with SCR prevention guard rings
US5283202A (en) 1986-03-21 1994-02-01 Advanced Power Technology, Inc. IGBT device with platinum lifetime control having gradient or profile tailored platinum diffusion regions
JP3111827B2 (ja) * 1994-09-20 2000-11-27 株式会社日立製作所 半導体装置及びそれを使った電力変換装置
US5541439A (en) * 1994-11-17 1996-07-30 Xerox Corporation Layout for a high voltage darlington pair

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