JPH02172281A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置、特に絶縁ゲート構造の縦形パワ
ーＭＯ８ＦＥＴ（メタル・オキサイド・セミコンダクタ
型電界効果トランジスタ）単体または縦形パワーＭＯ８
ＦＥＴを組み込んだＭＯ８ＩＣ等の半導体装置に関する
。

〔従来の技術〕

縦形パワーＭＯ８ＦＥＴの重要な特性にオン抵抗とドレ
イン耐圧とがあるが、両者は互いにトレードオフの関係
になっているため、両特性を同時に向上させることは難
しい。

米国特許第４，３７６，２８６号はドレイン表面に高濃
度ｎ十層をソースより深（設け、これにより。

オン抵抗を低くする例が開示されている。一方、縦形パ
ワーＭＯ８ＦＥＴの破壊強度を強めるためには、米国特
許４，６４２，６６６号で、ソース直下に深いｐ型ウェ
ルを設けた構造が開示されている。

〔発明が解決しようとする課題〕

前記したように、深いｐをウェルを設げる構造ではｐウ
ェル直下のエピタキシャルｎ層の厚さがうすくなること
でドレイン耐圧が小さくなるという問題がある。

縦形パワーＭＯ８ＦＥＴの特性向上におけるオン抵抗の
低減手段としては、ｎｕ半導体からなるドレイン領域の
不純物濃度をｎ−からｎあるいはｎ十と変化させる方法
がある。しかし、この構造では基板内にｎ中型層を形成
する余分の工程が必要となる。

また、前述のように縦形パワーＭＯ８ＦＥＴはその破壊
強度を向上させるために部分的に深いウェル（ｐ型ウェ
ル）が設けられている。しかし、このウェルはリース直
下のみに打込むイオン打込みと隣接ゲート間にチャネル
領域な形成するためにセルファラインで形成されるイオ
ン打込みとの２回にわたるイオン打込みによって形成さ
れる。

ソース直下のみに打込むイオン打込みはセルファライン
手段が利用できないことからイオン打込みのばらつきに
より、チャネル領域の不純物濃度にまで影響を与え、Ｖ
ＴＲ（Ｌきい値）がばらつくという問題がある。

本発明はこれらの問題を解決するだめのもので、その目
的は、ウェル構造をなくしても破壊強度がつよく、しか
もオン抵抗の低減も可能である縦形パワーＭＯ８ＦＥＴ
１に提供することにある。

〔諌題を解決するだめの手段〕

上記目的を達成するために、本発明の縦形ノ（ワ−ＭＯ
８ＦＥＴは、ｎ十型半導体基板上のエピタキシャルｎ型
半導体層の一部にｐ型チャネル領域と、このチャネル層
の表層部にｎ半型ソース領域とソース領域とチャネル層
との表層部にわたって絶縁ゲートを設け、ｎ中型ソース
とｐ型チャネル領域の間にソースより低濃度のｎ層を形
成したものである。

〔作用〕

上記したように構成された縦形パワーＭＯ８ＦＥＴでは
、ソース領域はｐ型チャネル領域の表面の第１ソースｎ
型領域とこれより高い不純物濃度の第２ソースｎ十匿領
域との２重構造として、不純物濃度差なつけることでエ
ミッタ（ソース）への注入効率を低減させ、部分的に深
いｐ型ウェルな設けることなく寄生ｎｐｎ）ランジスタ
の動作を阻止し、縦形パワーＭＯ３ＦＥＴの安定動作が
できる。

しかも、上記構成では深いｐ型ウェルを有しな（・こと
で、実効的にｎ−型エピタキシャル層の厚さが厚くなり
、空乏層の拡がりも大きくなり耐圧が向上する。

このように耐圧が向上することにより、耐圧を従来と同
じにした場合、設計上エピタキシャル層の不純物濃度を
高（でき、その分、オン抵抗を小さくすることができる
。

したがって従来のようなドレイン表面にｎ中型を形成せ
ずにオン抵抗低減がはかられ、工程数低減が可能となる
。

なお、パワーＭＯ８ＦＥＴのしきい値電圧ＶＴＲはセル
ファラインによる１回のイオン打込みによって形成され
たｐ型のチャネル領域の不純物濃度により決定されるこ
とから従来のウェルとチャネル部との２回のイオン打込
みによる場合に比べこのＭＯＳＦＥＴの構造では不純物
濃度が一定し、しきい値電圧の再現性がよくなる。

〔実施例〕

以下図面を参照して本発明の一実施例について説明する
〇 第１図ないし第２図は、本発明の一実施例による縦形パ
ワーＭＯ８ＦＥＴの一部を示す斜視図（第１図）、同じ
くセル部分を示す断面図（第２図）である。

同図において、−点鎖線間Ｗが断面的な単一のセル部分
であり、−点鎖線枠で囲まれる領域が平面的に見た単一
セル１部分である。このようなセル１は単一の縦形パワ
ーＭＯ８ＦＥＴにあって縦横に規則正しく多数配置され
ている。第２図は単一のセル１のみを示している。

セル１はｎ中型（第１導電型）のシリコンの基板２の主
面（上面〕に設けられたｎ−Ｍのエピタキシャル層３０
表面部分に設げられたｐ型のチャネル領域４とチャネル
領域４０周辺表層部に二重でかつ枠状に設けられたｎ型
の第１ソース領域５とｎ中型の第２ソース領域６とによ
って構成されている。

前記基板２は不純物濃度が５×１０ｃＩＪｌ−程度、エ
ピタキシャル層３は不純物濃度力２　ｘ　１０　　ａｘ
程度で厚さ５０μｍ前後、チャネル領域４は不純物濃度
がＩ　Ｘ　１０１７１）ＩＩ−’程度で深さ３μｍ前後
となっている。

前記第１ソース領域５と第２ソース領域６とは拡散係数
の異なるｎｕ不純物を用い、第２ソース領域６に比べ、
低濃度で深く拡散する第１ソース５は拡散係数の大きい
リンを用い、不純物濃度１０　ｔ１〜１０１＠　ｍ−３
で深さ０．８μｍ前後、第２ソース領域６は拡散係数の
小さいヒ素を用い、不純物濃度１０”〜１０”ａｍ−”
で深さ０．３μｍ前後となっている。ただし、第２ソー
ス領域６は第１ソース領域５の不純物が加算された不純
物濃度となっている。この縦形パワーＭＯ８ＦＥＴのし
き（・値電圧はチャネル領域４の不純物濃度ｌＸ１０　
ａｍによって決定される。

他方、前記、第２ソース領域６の端部分から露出する第
１ソース領域５、チャネル領域４、エピタキシャル層３
の表面に亘ってゲート絶縁膜７が設けられて（・る。こ
のゲート絶縁膜７は前記基板２の主面に格子状に設けら
れている。単一の格子部分が単一のセル１となる。また
、前記ゲート絶縁膜７の上にはポリシリコン（Ｐｏｌｙ
　５ｉ）Ｈからなるゲート電極８が設けられている。前
記ゲート絶縁膜７およびゲート電極８は絶縁膜９で被わ
れている。また、前記基板２の主面にはアルミニウムか
らなるソース電極１０が設けられて（・る。

このソース電極１０は前記絶縁膜および第１ソース領域
５．第２ソース領域６、そしてソース領域５．６に囲ま
れたｐ型のチャネル領域４上に亘って設けられて（・る
。さらに前記セル１の裏面（下面）Ｋはドレイン電極１
１が設けられて（・る。

第３図な（・し第７図は上記縦形パワーＭＯ８ＦＥＴに
おけるセル部分の製造プロセスを示す工程断面図である
。各図に対応する工程は下記のとおりである。

（１１ｎ中型半導体（シリコン）基板３上にエピタキシ
ャルｎ−型Ｓｉ層３を成長させる（第３図）。

（２）ｎ−型層３０表面に酸化膜７およびボＩＪ　Ｓ　
ｉ膜８を形成し、パターニングによってポリＳ　ｉゲー
ト（８）を形成する。このポリＳｉゲートをマスクとす
るセルファライン工程でｐ型チャネル領域４を形成（イ
オン打込み・拡散）する（第４図）。

（３）ポリＳｉゲート８及びＨＬＤ材（Ｓｉｆｔ膜）１
２をマスクにリンネ細物を打込み、拡散し、低濃度のｎ
型第１ソース領域５を形成する（第５図）。

（４）同様にＡｓ（ヒ素）不純物を打込み、拡散し、高
濃度のｎ十型第２ソース領域６を形成する（第６図）。

（５）ＨＬＤ材マスク１２をとり除き、ポリＳｉゲート
を覆う酸化膜１０１Ｊ！：形成しＡＩＶ蒸着してソース
電極１０及び反対主面にドレイン電極１１？：形成ｊる
（第７図）。

前記構造を有する縦形パワーＭＯ８ＦＥＴにおいて、前
記ｎ型の基板２およびエピタキシャル層３とｐ型チャネ
ル領域４とｎ型の第１ソース領域５とｎ中型の第２ソー
ス領域６とによって寄生バイポーラトランジスタが形成
される。この寄生バイポーラトランジスタは寄生抵抗が
大き（・とＭＯ８ＦＥＴ動作を阻害する。たとえば、前
記ｐ型チャネル領域４とｎ＋型の第２ソース領域６とで
構成するならば、その濃度差で、エミッタへの注入効率
が大きくなる。つまり、ベース・エミッタ間電圧ＶＢＥ
が太き（なり、寄生バイポーラトランジスタがオンして
しまい、ｎ＋型ソース領域６（エミッタ）とｎ−層エピ
タキシャル層３（コレクタ）との間に電流バスができて
しまう。そこで、この実施例ではエミッタにおいてｎ型
となる第１ンース領域５を設け、エミッタへの注入効率
を約４０％低減し、寄生ｎｐｎバイポーラトランジスタ
をオンしに＜＜シた構造となって（・る。

したがって、第１ソース領域５は拡散係数の大きなリン
で、第２ソース領域は拡散係数の小さいヒ素で形成する
。ソースのピーク濃度は第１ソース領域５と第２ソース
領域６との不純物濃度の和で決定され１０１０ｍ　　程
度である。

第１ソース領域５はゲート電極８とチャネル領域４の中
央部分に設けられた厚さ５０００ＡのＨＬＤ膜１２を通
し、リンを打込み、形成する。第２ソース領域６は、厚
さ５０００ＡのＨＬＤ膜１２を全面にデポジションしホ
トエツチングにより、ゲート電極８とチャネル領域４の
中央部分に設け、ヒ素な打込み、形成する。第２ンース
領域の底面に対する第１ソース領域の厚さは０．３μｍ
以上で形成されている。

〔発明の効果〕

本発明によれば、従来の深いウェル構造がなくなり、チ
ャネル領域が実効上のウェルの深さとなるため、接合が
浅くなり、実効的にｎ−エピタキシャル層の厚さが厚く
なるために耐圧が向上する。

また、チャネル領域は従来法（・ウェル領域の影響を受
けて形成されていたが、１回のイオン打込みによるチャ
ネル領域の形成によって決定されることから、しきい値
の再現性がよくなる。また、耐圧が大きくなることから
、設計上のエピタキシャル層の不純物濃度を高くでき、
その分だけオン抵抗が小さくなる。したがって、従来の
ように、ドレイン表面をｎ＋形化してオン抵抗の低減を
図る工程も不要となり工程数の低減も達成できる。

【図面の簡単な説明】 第１図は本発明の一実施例による縦形パワーＭＯ８ＦＥ
Ｔの一部を示す斜視図である。 第２図は同じく縦形パワーＭＯ８ＦＥＴのセル部分を示
す断面図である。 第３図から第７図は製造状態における半導体装置の断面
図である。 １・・・セル、２・・・基板、３・・・エピタキシャル
層、４・・・チャネル領域、５・・・第１ソース領域、
６・・・第２ンース領域、７・・・ゲート絶縁膜、８・
・・ゲート電極、９・・・絶縁膜、１０・・・ソース電
極、１１・・・ドレイン電極、１２・・・ＨＬＤ膜。 代理人　弁理士　　小　川　勝　男　　　＼第　　１　
　図 ／ ／ ／／ ｌ−セシレ ２−でｔｌｋ旙 第３図 第 第 図 図 〃 第 第 図 図 ｎ

Claims (1)

1. 【特許請求の範囲】 １、第１導電型半導体基板と、この基板の一主面に設け
   られたエピタキシャル第１導電型半導体層の表層部に部
   分的に設けられた第２導電型からなるチャネル領域と、
   前記チャネル領域の表層部に設けられた第１導電型から
   なるソース領域と、前記ソース領域の端表面から前記チ
   ャネル領域の表面部を経て第１導電型半導体層にわたつ
   て、絶縁膜を介し設けられたゲートからなる電界効果ト
   ランジスタであって、前記第１導電型ソース領域と第２
   導電型チャネル領域の間に、ソース領域より低濃度の第
   １導電型層が形成されていることを特徴とする半導体装
   置。 ２、前記第１導電型ソース領域とこれより低濃度の第１
   導電型層とは相異なる不純物により導電塵及び濃度が規
   定されている請求項１に記載の半導体装置。