JPS5821866A - 半導体装置 - Google Patents
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- JPS5821866A JPS5821866A JP12010981A JP12010981A JPS5821866A JP S5821866 A JPS5821866 A JP S5821866A JP 12010981 A JP12010981 A JP 12010981A JP 12010981 A JP12010981 A JP 12010981A JP S5821866 A JPS5821866 A JP S5821866A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
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-
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
-
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- H01L29/42304—Base electrodes for bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は縦型トランジスタを逆方向に用いた半導体装
置に係り、特にそのスイッチング特性の改良に関する。
置に係り、特にそのスイッチング特性の改良に関する。
トランジスタのスイッチングは、オフ状態からオン状態
に移る動作（ターン・オン）と、オン状態からオフ状態
に移る動作（ターン・オフ）とから成り、ターン・オン
に要する時間ｔ。９、ターン・オフに要する時間ｔ。、
Ｆは、周知の如く次のように表わされる。
に移る動作（ターン・オン）と、オン状態からオフ状態
に移る動作（ターン・オフ）とから成り、ターン・オン
に要する時間ｔ。９、ターン・オフに要する時間ｔ。、
Ｆは、周知の如く次のように表わされる。
ｔｏＮ＝ｔｄ十ｔｒ ・・・・・・
・・・（１）ｔｏＦＦ＝ｔ８＋ｔｆ・・・川・・・（２
）上記（１）式、（２）式におけるｔ（１＋ ｔｒ ＋
ｊｓ ＋ ｉｆはそれぞれ遅延時間（ｔ（１）、上昇
時間（１，）、蓄積時間（ｔ８）、下降時間（ｔｆ）で
あシ、これはトランジスタのペースに時間（１）の経過
と共に第１図（、）に示すように変化するペース電流工
、を加えた時に、第１図（ｂ）のコレクタ電流（ＩＣ）
波形中にそれぞれ示されている時間である。
・・・（１）ｔｏＦＦ＝ｔ８＋ｔｆ・・・川・・・（２
）上記（１）式、（２）式におけるｔ（１＋ ｔｒ ＋
ｊｓ ＋ ｉｆはそれぞれ遅延時間（ｔ（１）、上昇
時間（１，）、蓄積時間（ｔ８）、下降時間（ｔｆ）で
あシ、これはトランジスタのペースに時間（１）の経過
と共に第１図（、）に示すように変化するペース電流工
、を加えた時に、第１図（ｂ）のコレクタ電流（ＩＣ）
波形中にそれぞれ示されている時間である。
上記４種類の時間のうち、トランジスタのスイツチング
特性を決める最も大きなファクタは蓄積時間ｔ８であり
、スイッチング特性を良くするためにはこの時間ｔ、を
小さくする必要がある。
特性を決める最も大きなファクタは蓄積時間ｔ８であり
、スイッチング特性を良くするためにはこの時間ｔ、を
小さくする必要がある。
この蓄積時間ｔｌｌとは、第１図に示すように、それま
でオンしていたトランジスタのペース電流１、が負（あ
るいはＯ）になってから、コレクタ電流工。が減少し始
めるまでの時間をいうが、これはコレクタおよびペース
中の少数キャリアが飽和（オン）領域と活性領域の境界
に対応するレベルまで戻る時間である。したがってこの
時間を決めるものは、トランジスタの飽和の程度がどれ
だけ深いかということである。
でオンしていたトランジスタのペース電流１、が負（あ
るいはＯ）になってから、コレクタ電流工。が減少し始
めるまでの時間をいうが、これはコレクタおよびペース
中の少数キャリアが飽和（オン）領域と活性領域の境界
に対応するレベルまで戻る時間である。したがってこの
時間を決めるものは、トランジスタの飽和の程度がどれ
だけ深いかということである。
一般に上記蓄積時間ｔ８を短かくするためには、トラン
ジスタのコレクタとペースとの間に順方向にショットキ
ーダイオードを挿入する方法が広く利用されている。こ
れをＮＰＮ ）ランジスタを例にして説明する。
ジスタのコレクタとペースとの間に順方向にショットキ
ーダイオードを挿入する方法が広く利用されている。こ
れをＮＰＮ ）ランジスタを例にして説明する。
第２図は通常の縦型ＮＰＮ ）ランジスタの構成を示す
断面図である。図において１はコレクタとなるＮ型基板
、２はこの基板１の表面領域に設けられたＰ型ベース領
域、３はこのペース領域２０表面領域に設けられた高濃
度のＮ＋型エミッタ領域、４はコレクタのオーミックな
電極形成のための高濃度のＮ＋型コンタクト領域、５は
エミッタ電極、６はペース電極、７はコレクタ電極であ
る なお、上記高濃度のＮ＋型エミッタ領域とＮ＋型コンタ
クト領域は種々の方法で形成することができるが、たと
えば、気相−固相拡散による方法、不純物添加シリケー
トガラスからの拡散による方法、イオン打ち込み法、不
純物添加多結晶シリコンからの拡散による方法、等が採
用できる。
断面図である。図において１はコレクタとなるＮ型基板
、２はこの基板１の表面領域に設けられたＰ型ベース領
域、３はこのペース領域２０表面領域に設けられた高濃
度のＮ＋型エミッタ領域、４はコレクタのオーミックな
電極形成のための高濃度のＮ＋型コンタクト領域、５は
エミッタ電極、６はペース電極、７はコレクタ電極であ
る なお、上記高濃度のＮ＋型エミッタ領域とＮ＋型コンタ
クト領域は種々の方法で形成することができるが、たと
えば、気相−固相拡散による方法、不純物添加シリケー
トガラスからの拡散による方法、イオン打ち込み法、不
純物添加多結晶シリコンからの拡散による方法、等が採
用できる。
また第３図は第２図のトランジスタのシンがル図である
。
。
いま上記トランジスタがオン（飽和）状態であるときは
、エミッタ・ペース接合、コレクタ・ペース接合ともに
順バイアス状態である。接合電圧の代表的な値は、エミ
ッタ・ペース接合電圧Ｖ、□が０．６ （Ｖ）、コレク
タ・ペース接合電圧ＶＢｃカ０．５ （Ｖ）であり、コ
レクタ・エミッタ間電圧ＶＣ］ｅ（ｓａｔ）は０．１（
Ｖ）と極めテ小すナ値ヲ示している０このｖｃｍ（ｓａ
ｔ）の値は飽和状態が深いことを意味しており、コレク
タ・ペース接合では活性状態に比較して少数キャリア濃
度が著しく増加している。
、エミッタ・ペース接合、コレクタ・ペース接合ともに
順バイアス状態である。接合電圧の代表的な値は、エミ
ッタ・ペース接合電圧Ｖ、□が０．６ （Ｖ）、コレク
タ・ペース接合電圧ＶＢｃカ０．５ （Ｖ）であり、コ
レクタ・エミッタ間電圧ＶＣ］ｅ（ｓａｔ）は０．１（
Ｖ）と極めテ小すナ値ヲ示している０このｖｃｍ（ｓａ
ｔ）の値は飽和状態が深いことを意味しており、コレク
タ・ペース接合では活性状態に比較して少数キャリア濃
度が著しく増加している。
これに対して飽和状態を浅く抑えてスイッチング特性を
改善するために、ショットキーダイオードを挿入したも
のが第４図の断面図および第５図のシンデル図に示すト
ランジスタである。
改善するために、ショットキーダイオードを挿入したも
のが第４図の断面図および第５図のシンデル図に示すト
ランジスタである。
このトランジスタは第４図に示すようにペース電極６の
一部がＮ型基板１の表面と接触しておル、この接触部に
ショットキーダイオードが形成されている。すなわち、
このショットキーダイオードは、第５図に示すように、
コレクタ・ペース接合と並列に順方向に挿入されている
。
一部がＮ型基板１の表面と接触しておル、この接触部に
ショットキーダイオードが形成されている。すなわち、
このショットキーダイオードは、第５図に示すように、
コレクタ・ペース接合と並列に順方向に挿入されている
。
ショットキーダイオードの電圧−電流特性は、電極金属
の種類、半導体基板の種類、その不純物濃度によって決
まるが、１０１５〜１０１６ （、ｍ−３）程度の不純
物濃度のＮ型シリコン基板にアルミ５− ニウム電極を接触させた場合のものを第６図に示す。図
示するようにこの場合のショットキーダイオードの順方
向の立ち上りは約０．４． （Ｖ）である。すると本体
のトランジスタが活性状態（コレクタ・ペース接合が逆
バイアス）から飽和状態（コレクタ・ペース接合が順バ
イアス）に移るとき、コレクタ・ペース接合電圧はシヨ
、トキーダイオードの順バイアス値０．４ （Ｖ） Ｋ
制限されてしまい、それ以上深い飽和状態に入ることが
できない。すなわち、コレクタ・エミッタ間電圧ｖｃＦ
、（８ａｔ）は０．６−０．４ ＝ ０．２ 、（Ｖ）
よシも低下するととはない。したがって、コレクタ・ペ
ース接合での少数キャリア濃度の増加が、前記第２図お
よび第３図のトランジスタの場合に比較して小さく抑え
られるととになシ、ターン・オフの際の少数キャリアの
放電に要する時間、すなわち蓄積時間ｔｌＩが短縮され
る。
の種類、半導体基板の種類、その不純物濃度によって決
まるが、１０１５〜１０１６ （、ｍ−３）程度の不純
物濃度のＮ型シリコン基板にアルミ５− ニウム電極を接触させた場合のものを第６図に示す。図
示するようにこの場合のショットキーダイオードの順方
向の立ち上りは約０．４． （Ｖ）である。すると本体
のトランジスタが活性状態（コレクタ・ペース接合が逆
バイアス）から飽和状態（コレクタ・ペース接合が順バ
イアス）に移るとき、コレクタ・ペース接合電圧はシヨ
、トキーダイオードの順バイアス値０．４ （Ｖ） Ｋ
制限されてしまい、それ以上深い飽和状態に入ることが
できない。すなわち、コレクタ・エミッタ間電圧ｖｃＦ
、（８ａｔ）は０．６−０．４ ＝ ０．２ 、（Ｖ）
よシも低下するととはない。したがって、コレクタ・ペ
ース接合での少数キャリア濃度の増加が、前記第２図お
よび第３図のトランジスタの場合に比較して小さく抑え
られるととになシ、ターン・オフの際の少数キャリアの
放電に要する時間、すなわち蓄積時間ｔｌＩが短縮され
る。
上記の例では通常のＮＰＮ ）ランジスタにシ。
、トキーダイオードを挿入することによって蓄積時間ｔ
８を短かくすることができるが、次にト６− ランジスタを逆方向て用いる場合について説明する。
８を短かくすることができるが、次にト６− ランジスタを逆方向て用いる場合について説明する。
最近、バイポーラ型の高集積論理回路として実用化され
ているＩ２Ｌ （Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔ
ｉｏｎＬｏｇｉｃ）は、横型ＰＮＰトランジスタと逆方
向の縦型ＮＰＮ ｌ−ランジスタとを組み合わせて一つ
のインバータを形成しているが、このスイッチング特性
を高めることが重要な課題となっている。
ているＩ２Ｌ （Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔ
ｉｏｎＬｏｇｉｃ）は、横型ＰＮＰトランジスタと逆方
向の縦型ＮＰＮ ｌ−ランジスタとを組み合わせて一つ
のインバータを形成しているが、このスイッチング特性
を高めることが重要な課題となっている。
第７図はこの■２Ｌインバータで用いられる逆方向の縦
型ＮＰＮ ｌ−ランジスタに、前記第４図と同様に７ヨ
ツトキーダイオードを形成するように構成した断面図で
あり、図中１１はエミッタとなるＮ型基板、１２はＰ型
ベース領域、１３は炉型コレクタ領域、１４はエミッタ
のオーミックな電極形成のための炉型コンタクト領域、
１５はコレクタ電極、１６はペース電極、１７けエミッ
タ電極である。ここでコレクタ・ペース間にショットキ
ーダイオードを挿入しようとするために、上記ペース電
極１６の一部をＮ＋型コレクタ領域１３の表面に接触さ
せている〇しかしとの領域１３が高濃度領域のために電
極１６と領域１３との間はオーミック接触となり、コレ
クタ・ペース間にショットキーダイオードを形成するこ
とはできない。
型ＮＰＮ ｌ−ランジスタに、前記第４図と同様に７ヨ
ツトキーダイオードを形成するように構成した断面図で
あり、図中１１はエミッタとなるＮ型基板、１２はＰ型
ベース領域、１３は炉型コレクタ領域、１４はエミッタ
のオーミックな電極形成のための炉型コンタクト領域、
１５はコレクタ電極、１６はペース電極、１７けエミッ
タ電極である。ここでコレクタ・ペース間にショットキ
ーダイオードを挿入しようとするために、上記ペース電
極１６の一部をＮ＋型コレクタ領域１３の表面に接触さ
せている〇しかしとの領域１３が高濃度領域のために電
極１６と領域１３との間はオーミック接触となり、コレ
クタ・ペース間にショットキーダイオードを形成するこ
とはできない。
そこで従来では、縦型トランジスタを逆方向に使用する
場合でも、ショットキーダイオードが形成できてスイッ
チング特性の良好なものが考えられている。第８図は上
記従来のトランジスタの構成を示す断面図である。ここ
では低濃度のＮ−型基板２１にＰ型の外部ペース領域２
２および内部ペース領域２３を形成する。上記内部ペー
ス領域２３はたとえばゾロン等のＰ型不純物原子をイオ
ン打ち込み法等によってＮ−型基板２１内部に深く打ち
込み、その上部に基板２１と同一の低濃度のＮ−型領域
２４が残るようにして形成する。しかる後に、内部ペー
ス領域２３上の一部に通常の拡散法等によって、高濃度
の炉型コレクタ領域２５を形成する。そして内部ペース
領域２３上に残った低濃度のコレクタ領域となるＮ−型
領域２４の表面にペース電極２７の一部を接融させるこ
とによってショットキーダイオードを形成する。なお、
第８図において２６はコレクタ電極であり、また２８は
エミッタ電極、２９はエミッタのオーミックな電極形成
のためのＮ型コンタクト領域である。
場合でも、ショットキーダイオードが形成できてスイッ
チング特性の良好なものが考えられている。第８図は上
記従来のトランジスタの構成を示す断面図である。ここ
では低濃度のＮ−型基板２１にＰ型の外部ペース領域２
２および内部ペース領域２３を形成する。上記内部ペー
ス領域２３はたとえばゾロン等のＰ型不純物原子をイオ
ン打ち込み法等によってＮ−型基板２１内部に深く打ち
込み、その上部に基板２１と同一の低濃度のＮ−型領域
２４が残るようにして形成する。しかる後に、内部ペー
ス領域２３上の一部に通常の拡散法等によって、高濃度
の炉型コレクタ領域２５を形成する。そして内部ペース
領域２３上に残った低濃度のコレクタ領域となるＮ−型
領域２４の表面にペース電極２７の一部を接融させるこ
とによってショットキーダイオードを形成する。なお、
第８図において２６はコレクタ電極であり、また２８は
エミッタ電極、２９はエミッタのオーミックな電極形成
のためのＮ型コンタクト領域である。
このトランジスタでは一応、コレクタ・ペース接合間に
並列にショットキーダイオードを形成することはできる
。しかしながら、内部ペース領域２３を形成する際、そ
の上部に低濃度のＮ−型領域２４が残るようにＰ型不純
物原子を基板２１中に打ち込むために、イオン打ち込み
の加速エネルギーを極めて大きくしなければならない。
並列にショットキーダイオードを形成することはできる
。しかしながら、内部ペース領域２３を形成する際、そ
の上部に低濃度のＮ−型領域２４が残るようにＰ型不純
物原子を基板２１中に打ち込むために、イオン打ち込み
の加速エネルギーを極めて大きくしなければならない。
このために打ち込んだ不純物の濃度グロファイルが広が
ってしまうので、基板２１の濃度のばらつきによってペ
ース幅がばらついてしまい、電流増幅率（β）等の特性
の制御が困難となる欠点がある。また高エネルギーのイ
オン打ち込みでは不純物の通過経路付近の基板２１に結
晶欠陥が生じ易く、このためリーク電流のレベルが増大
してしまうという欠点もある。
ってしまうので、基板２１の濃度のばらつきによってペ
ース幅がばらついてしまい、電流増幅率（β）等の特性
の制御が困難となる欠点がある。また高エネルギーのイ
オン打ち込みでは不純物の通過経路付近の基板２１に結
晶欠陥が生じ易く、このためリーク電流のレベルが増大
してしまうという欠点もある。
９−
この発明は上記のような事情を考慮してなされたもので
あり、その目的とするところは、縦型トランジスタを逆
方向に用いたものであって、スイッチング特性が良好で
しかも電流増幅率等の特性の制御に困難性を伴なわずか
つリーク電流のレベルも低く抑えることができる半導体
装置を提供することにある。
あり、その目的とするところは、縦型トランジスタを逆
方向に用いたものであって、スイッチング特性が良好で
しかも電流増幅率等の特性の制御に困難性を伴なわずか
つリーク電流のレベルも低く抑えることができる半導体
装置を提供することにある。
以下図面を参照してこの発明の一実施例を説明する。第
９図（、）〜（りはこの発明の半導体装置を製造する場
合の各工程を示す断面図であシ、この半導体装置は次の
ようにして製造される。
９図（、）〜（りはこの発明の半導体装置を製造する場
合の各工程を示す断面図であシ、この半導体装置は次の
ようにして製造される。
まず、第９図（、）に示すように１逆方向トランジスタ
のエミッタとなるＮ−型基板（一方導電型の半導体基板
）３１０表面領域にＰ型ベース領域（第１半導体領域）
３２を形成する。このＰ型ベース領域３２の形成方法と
しては、基板３１の表面を酸化膜や窒化膜等の絶縁層で
被ってから周知の写真蝕刻法によってＰ型ベース領域３
２に対応した部分の絶縁層を除去し、その後にＰ型不純
物を拡散してもよいしあるいはイオｌＯ− ン打ち込みＫよってＰ型ベース領域、９２を形成する。
のエミッタとなるＮ−型基板（一方導電型の半導体基板
）３１０表面領域にＰ型ベース領域（第１半導体領域）
３２を形成する。このＰ型ベース領域３２の形成方法と
しては、基板３１の表面を酸化膜や窒化膜等の絶縁層で
被ってから周知の写真蝕刻法によってＰ型ベース領域３
２に対応した部分の絶縁層を除去し、その後にＰ型不純
物を拡散してもよいしあるいはイオｌＯ− ン打ち込みＫよってＰ型ベース領域、９２を形成する。
また上記Ｐ型ベース領域形成後に基板３１の表面は絶縁
層３３によって被われた状態となる。次に第９図（ｂ）
に示すように、逆方向トランジスタのコレクタとなる部
分およびエミッタコンタクトとなる部分それぞれに対応
した位置の絶縁層３３を写真働刻法によって除去して、
絶縁層３３に開口部、９４ 、３５を形成し、その後に
全面に所定の厚みで、低渉度のＮ型不純物を含有する多
結晶シリコン層３６を堆ηを形成する。さらに第９図（
ｃ）に示すように、上記両開口部３４．３５の部分およ
びその周囲を残すようにして多結晶シリコン層３６をエ
ツチングによって選択的に除去し、多結晶シリコン層３
６Ａ。
層３３によって被われた状態となる。次に第９図（ｂ）
に示すように、逆方向トランジスタのコレクタとなる部
分およびエミッタコンタクトとなる部分それぞれに対応
した位置の絶縁層３３を写真働刻法によって除去して、
絶縁層３３に開口部、９４ 、３５を形成し、その後に
全面に所定の厚みで、低渉度のＮ型不純物を含有する多
結晶シリコン層３６を堆ηを形成する。さらに第９図（
ｃ）に示すように、上記両開口部３４．３５の部分およ
びその周囲を残すようにして多結晶シリコン層３６をエ
ツチングによって選択的に除去し、多結晶シリコン層３
６Ａ。
３６Ｂを形成する。このとき、上記一方間口部３４部分
に残された多結晶シリコン）ａ ｓ ｅ Ａは、前記絶
縁層３３上に十分な長さをとって延在した状態となる。
に残された多結晶シリコン）ａ ｓ ｅ Ａは、前記絶
縁層３３上に十分な長さをとって延在した状態となる。
次に第９図（ｄ）に示すように、上記多結晶シリコン層
３６にの部分層（第１多結晶シリコンＮ）３７および多
結晶シリコン層３６Ｂの全部分に高濃度のＮ型不純物を
添加する。仁のとき多結晶シリコン層３６にの残シの部
分層（第２多結晶シリコン層）３８の濃度は初期の低濃
度状態のままである。この方法としては側条結晶シリコ
ン層３６Ａ、３６Ｂを酸化してその表面にシリコン酸化
膜３９を形成し、上記多結晶シリコン層３６にの部分層
３７の表面に形成された酸化膜３９および多結晶シリコ
ン層３６Ｂの表面全面に形成された酸化膜３９を除去し
、拡散法によって高濃度のＮｍ不純物を添加してもよい
し、また酸化膜３９を残したままリン等のＮ型不純物を
イオン打ち込み法によって添加するようにしてもよい。
３６にの部分層（第１多結晶シリコンＮ）３７および多
結晶シリコン層３６Ｂの全部分に高濃度のＮ型不純物を
添加する。仁のとき多結晶シリコン層３６にの残シの部
分層（第２多結晶シリコン層）３８の濃度は初期の低濃
度状態のままである。この方法としては側条結晶シリコ
ン層３６Ａ、３６Ｂを酸化してその表面にシリコン酸化
膜３９を形成し、上記多結晶シリコン層３６にの部分層
３７の表面に形成された酸化膜３９および多結晶シリコ
ン層３６Ｂの表面全面に形成された酸化膜３９を除去し
、拡散法によって高濃度のＮｍ不純物を添加してもよい
し、また酸化膜３９を残したままリン等のＮ型不純物を
イオン打ち込み法によって添加するようにしてもよい。
さらにこれに引き続いて第９図（、）に示すように、高
温拡散により、高濃度のＮ型不純物が添加された多結晶
シリコン層３６にの部分層３７および多結晶シリコン層
３６ＢそｎぞれからＰ型ベース領域３２、Ｎ−型基板３
１それぞれにＮ型不純物を拡散して、Ｐ型ベース領域３
２の表面領域に高濃度の１型コレクタ領域（第２半導体
領域）４０を、Ｎ−型基板３１の表面領域に高濃度のＮ
＋型コンタクト領域４１をそれぞれ形成する。次に上記
酸化膜３９の一部および前記絶縁膜３３の一部を除去し
てアルミニウム等の電極金属を被着させ、さらに第９図
（ｆ）に示すようにこの金属をノ母ターニングしてコレ
クタ電極４２．ペース電極４３、エミッタ電極４４を形
成する。またこれら各電極４２．４３．４４を形成する
際に、ペース電極４３の一部が、前記多結晶シリコン層
３６．１の初期の低不純物濃度を維持している部分層３
８に接触するようにする。
温拡散により、高濃度のＮ型不純物が添加された多結晶
シリコン層３６にの部分層３７および多結晶シリコン層
３６ＢそｎぞれからＰ型ベース領域３２、Ｎ−型基板３
１それぞれにＮ型不純物を拡散して、Ｐ型ベース領域３
２の表面領域に高濃度の１型コレクタ領域（第２半導体
領域）４０を、Ｎ−型基板３１の表面領域に高濃度のＮ
＋型コンタクト領域４１をそれぞれ形成する。次に上記
酸化膜３９の一部および前記絶縁膜３３の一部を除去し
てアルミニウム等の電極金属を被着させ、さらに第９図
（ｆ）に示すようにこの金属をノ母ターニングしてコレ
クタ電極４２．ペース電極４３、エミッタ電極４４を形
成する。またこれら各電極４２．４３．４４を形成する
際に、ペース電極４３の一部が、前記多結晶シリコン層
３６．１の初期の低不純物濃度を維持している部分層３
８に接触するようにする。
上記第９図（ｆ）に示すよりに構成されたトランジスタ
では、ペース電極４３と低不純物濃度となっている多結
晶シリコン層３６にの部分層３８との接触部でショット
キーダイオードが形成される。また上記部分層３８は高
濃度のＮ型不純物を含みコレクタ電極４２の一部を構成
すルニ等しい部分Ｍ３７に連続して形成されているため
、上記ショットキーダイオードは逆方向ＮＰＮ ）ラン
ジスタのコレクタ・ペース間に並列１３− して挿入された構成となっている。すなわち、逆方向で
縦型のトランジスタのコレクタそのものの不純物濃度は
高くとも、コレクタに接続された多結晶シリコン層の一
部を低濃度としここにペース電極の一部を接触させるこ
とによってショットキーダイオードを形成することがで
き、この結果、前記蓄積時間ｔｌｌが短縮できてスイッ
チング特性は良好なものとなる。しかも従来のような高
エネルギーのイオン打ち込みは必要とせず、ペース、コ
レクタは通常の拡散、イオン打ち込みによって形成する
ため、ペース幅のばらつきは極めて少くすることができ
る。このため電流増幅率（β）等の特性の制御を容易に
行うことができる。しかも高エネルギーのイオン打ち込
みを行なった時のように結晶欠陥が生じ易いという状態
は発生せず、リーク電流のレベルは低く抑えることがで
きる。
では、ペース電極４３と低不純物濃度となっている多結
晶シリコン層３６にの部分層３８との接触部でショット
キーダイオードが形成される。また上記部分層３８は高
濃度のＮ型不純物を含みコレクタ電極４２の一部を構成
すルニ等しい部分Ｍ３７に連続して形成されているため
、上記ショットキーダイオードは逆方向ＮＰＮ ）ラン
ジスタのコレクタ・ペース間に並列１３− して挿入された構成となっている。すなわち、逆方向で
縦型のトランジスタのコレクタそのものの不純物濃度は
高くとも、コレクタに接続された多結晶シリコン層の一
部を低濃度としここにペース電極の一部を接触させるこ
とによってショットキーダイオードを形成することがで
き、この結果、前記蓄積時間ｔｌｌが短縮できてスイッ
チング特性は良好なものとなる。しかも従来のような高
エネルギーのイオン打ち込みは必要とせず、ペース、コ
レクタは通常の拡散、イオン打ち込みによって形成する
ため、ペース幅のばらつきは極めて少くすることができ
る。このため電流増幅率（β）等の特性の制御を容易に
行うことができる。しかも高エネルギーのイオン打ち込
みを行なった時のように結晶欠陥が生じ易いという状態
は発生せず、リーク電流のレベルは低く抑えることがで
きる。
さらに前記多結晶シリコン層３６にの初期の不純物濃度
、すなわち部分領域３８の濃度を適当に設定することに
よって、コレクタ・ペース１４− 間に挿入されるショットキーダイオードの順方向降下電
圧を種々の値に制御することも可能である。
、すなわち部分領域３８の濃度を適当に設定することに
よって、コレクタ・ペース１４− 間に挿入されるショットキーダイオードの順方向降下電
圧を種々の値に制御することも可能である。
なおこの発明は上記実施例に限定されるものではなく、
たとえば電極４２．４３．４４はアルミニウムによって
構成する場合について説明したが、これはその他にプラ
チナ、チタン、タングステン、モリブデン等の単元素金
属や、アルミニウムーシリコン合金（Ａｚ−ｓ ｔ ）
、アルミニウムー銅合金（Ａｚ−Ｃｕ） 、アルミニ
ウムーシリコン−銅合金（Ａｔ−８１−Ｃｕ ）等の合
金、さらにはプラチナ・シリサイド−チタン・タングス
テン−アルミニｒ） Ａ （Ｐｔ−８ｌ／Ｔｉ−Ｗ／Ａ
ｔ）等の複合金属など多結晶シリコンとの間にショット
キー接合を形成する金属ならば何を用いてもよい。
たとえば電極４２．４３．４４はアルミニウムによって
構成する場合について説明したが、これはその他にプラ
チナ、チタン、タングステン、モリブデン等の単元素金
属や、アルミニウムーシリコン合金（Ａｚ−ｓ ｔ ）
、アルミニウムー銅合金（Ａｚ−Ｃｕ） 、アルミニ
ウムーシリコン−銅合金（Ａｔ−８１−Ｃｕ ）等の合
金、さらにはプラチナ・シリサイド−チタン・タングス
テン−アルミニｒ） Ａ （Ｐｔ−８ｌ／Ｔｉ−Ｗ／Ａ
ｔ）等の複合金属など多結晶シリコンとの間にショット
キー接合を形成する金属ならば何を用いてもよい。
また上記実施例では基板３１はＮ−型であυ、逆方向Ｎ
ＰＮの縦型トランジスタについて説明したが、これはＰ
型の基板を用いたＰＮＰ ）ランジスタに実施できるこ
とはいうまでもない。さらに基板３１はＰ型基体（ある
いはＮ型基体）上に成長させたＮ型（あるいはＰ型）の
エピタキシャル層であってもよい。
ＰＮの縦型トランジスタについて説明したが、これはＰ
型の基板を用いたＰＮＰ ）ランジスタに実施できるこ
とはいうまでもない。さらに基板３１はＰ型基体（ある
いはＮ型基体）上に成長させたＮ型（あるいはＰ型）の
エピタキシャル層であってもよい。
以上説明したようにこの発明によれば、一方導電型の半
導体基板と、この基板の表面領域に形成される他方導電
型の第１半導体領域と、この第１半導体領域の表面領域
に形成される一方導電型の第２半導体領域と、上記基板
の表面を被うように設けられる絶縁層と、この絶縁層に
設けられた開口部を介して上記第１半導体領域の表面と
接触する金属電極と、上記絶縁層に設けられた他の開口
部を介して上記第２半導体領域の表面と接触する一方導
電型不純物を含む第１多結晶シリコン層と、この第１多
結晶シリコン層に連続し上記絶縁層上に延在するように
設けられると共に上記金属電極と接触しこの接触部にシ
ョットキー接合を形成する上記第１多結晶シリコン層よ
うも低濃度の一方導電型不純物を含む第２多結晶シリコ
ン層とを具備したことによって、縦型トランジスタを逆
方向に用いたものであって、スイッチング特性が良好で
しかも電流増幅率等の特性の制御に困難性を伴なわずに
かつリーク電流のレベルも低く抑えることができる半導
体装置を提供することができる。
導体基板と、この基板の表面領域に形成される他方導電
型の第１半導体領域と、この第１半導体領域の表面領域
に形成される一方導電型の第２半導体領域と、上記基板
の表面を被うように設けられる絶縁層と、この絶縁層に
設けられた開口部を介して上記第１半導体領域の表面と
接触する金属電極と、上記絶縁層に設けられた他の開口
部を介して上記第２半導体領域の表面と接触する一方導
電型不純物を含む第１多結晶シリコン層と、この第１多
結晶シリコン層に連続し上記絶縁層上に延在するように
設けられると共に上記金属電極と接触しこの接触部にシ
ョットキー接合を形成する上記第１多結晶シリコン層よ
うも低濃度の一方導電型不純物を含む第２多結晶シリコ
ン層とを具備したことによって、縦型トランジスタを逆
方向に用いたものであって、スイッチング特性が良好で
しかも電流増幅率等の特性の制御に困難性を伴なわずに
かつリーク電流のレベルも低く抑えることができる半導
体装置を提供することができる。
第１図（ａ） 、 （ｂ）は一般的なトランジスタのス
イッチング特性を示す波形図、第２図は通常の縦型ＮＰ
Ｎ ）ランジスタの構成を示す断面図、第３図は第２図
のトランジスタのシンがル図、第４図は第１図のものに
対してスイッチング特性の改善が図られた縦型ＮＰＮ
）ランジスタの構成を示す断面図、第５図は第４図のト
ランジスタのシンプル図、第６図はショットキーダイオ
ードの電圧−電流特性図、第７図は逆方向縦型ＮＰＮト
ランジスタにショットキーダイオードを形成しようとす
る場合の構成を示す断面図、第８図はショットキーダイ
オードが形成された従来のトランジスタの構成を示す断
面図、第９図（ａ）〜（ｆ）はこの発明に係る半導体装
置を製造する場合の各工程を示す断面図である。 ３１・・・Ｎ−型基板（一方導電型の半導体基板）、１
７− ３２・・・Ｐ型ベース領域（第１半導体領域）、３３・
・・絶縁層、３４．３５・・・開口部、３６・・・多結
晶シリコン層、３７・・・部分層（第１多結晶シリコン
層）、３８・・・部分層（第２多結晶シリコン層）、３
９・・・酸化膜、４ｏ・・・１型コレクタ領域（第２半
導体領域）、４１・・・離型コンタクト領域、４２・・
・コレクタ電極、４３・・・ペース電極、４４・・・エ
ミッタ電極。 出願人代理人 弁理士 鈴 江 武 彦１８− 第１図 ＩＢ↑ 第４図 第６図 第２図 Ｅ
イッチング特性を示す波形図、第２図は通常の縦型ＮＰ
Ｎ ）ランジスタの構成を示す断面図、第３図は第２図
のトランジスタのシンがル図、第４図は第１図のものに
対してスイッチング特性の改善が図られた縦型ＮＰＮ
）ランジスタの構成を示す断面図、第５図は第４図のト
ランジスタのシンプル図、第６図はショットキーダイオ
ードの電圧−電流特性図、第７図は逆方向縦型ＮＰＮト
ランジスタにショットキーダイオードを形成しようとす
る場合の構成を示す断面図、第８図はショットキーダイ
オードが形成された従来のトランジスタの構成を示す断
面図、第９図（ａ）〜（ｆ）はこの発明に係る半導体装
置を製造する場合の各工程を示す断面図である。 ３１・・・Ｎ−型基板（一方導電型の半導体基板）、１
７− ３２・・・Ｐ型ベース領域（第１半導体領域）、３３・
・・絶縁層、３４．３５・・・開口部、３６・・・多結
晶シリコン層、３７・・・部分層（第１多結晶シリコン
層）、３８・・・部分層（第２多結晶シリコン層）、３
９・・・酸化膜、４ｏ・・・１型コレクタ領域（第２半
導体領域）、４１・・・離型コンタクト領域、４２・・
・コレクタ電極、４３・・・ペース電極、４４・・・エ
ミッタ電極。 出願人代理人 弁理士 鈴 江 武 彦１８− 第１図 ＩＢ↑ 第４図 第６図 第２図 Ｅ
Claims (1)
- 一方導電型の半導体基板と、この基板の表面領域に形成
される他方導電型の第１￥＝導体領域と、この第１半導
体領域の表面領域に形成される一方導電型の第２半導体
領域と、上記基板の表面を被うように設けられる絶縁層
と、この絶縁層に設けられた開口部を介して上記第１半
導体領域の表面と接触する金属電極と、上記絶縁層に設
けられた他の開口部を介して上記第２半導体領域の表面
と接触する一方導電型不純物を含む第１多結晶シリコン
層と、この第１多結晶シリコン層に連続し上記絶縁層上
に延在するように設けられると共に上記金属電極と接触
しこの接触部にショットキー接合を形成する上記第１多
結晶シリコン層よりも低濃度の一方導電型不純物を含む
第２多結晶シリコン層とを具備したことを特徴とする半
導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12010981A JPS5821866A (ja) | 1981-07-31 | 1981-07-31 | 半導体装置 |
| DE8282106904T DE3277428D1 (en) | 1981-07-31 | 1982-07-30 | Semiconductor device having a schottky diode |
| EP19820106904 EP0075678B1 (en) | 1981-07-31 | 1982-07-30 | Semiconductor device having a schottky diode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12010981A JPS5821866A (ja) | 1981-07-31 | 1981-07-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5821866A true JPS5821866A (ja) | 1983-02-08 |
Family
ID=14778150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12010981A Pending JPS5821866A (ja) | 1981-07-31 | 1981-07-31 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0075678B1 (ja) |
| JP (1) | JPS5821866A (ja) |
| DE (1) | DE3277428D1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045052A (ja) * | 1983-08-22 | 1985-03-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS60241262A (ja) * | 1984-05-11 | 1985-11-30 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | ヘテロ構造バイポ−ラ・トランジスタ |
| JPS61180482A (ja) * | 1984-11-28 | 1986-08-13 | フエアチアイルド カメラ アンド インストルメント コ−ポレ−シヨン | バイポーラトランジスタを製造する方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0974165B1 (en) * | 1998-02-09 | 2009-03-25 | Nxp B.V. | Semiconductor device with a bipolar transistor, and method of manufacturing such a device |
| JP6866326B2 (ja) * | 2018-03-19 | 2021-04-28 | 株式会社東芝 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3749987A (en) * | 1971-08-09 | 1973-07-31 | Ibm | Semiconductor device embodying field effect transistors and schottky barrier diodes |
| JPS55125663A (en) * | 1979-03-22 | 1980-09-27 | Hitachi Ltd | Semiconductor integrated circuit |
-
1981
- 1981-07-31 JP JP12010981A patent/JPS5821866A/ja active Pending
-
1982
- 1982-07-30 EP EP19820106904 patent/EP0075678B1/en not_active Expired
- 1982-07-30 DE DE8282106904T patent/DE3277428D1/de not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045052A (ja) * | 1983-08-22 | 1985-03-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS60241262A (ja) * | 1984-05-11 | 1985-11-30 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | ヘテロ構造バイポ−ラ・トランジスタ |
| JPS61180482A (ja) * | 1984-11-28 | 1986-08-13 | フエアチアイルド カメラ アンド インストルメント コ−ポレ−シヨン | バイポーラトランジスタを製造する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0075678B1 (en) | 1987-09-30 |
| DE3277428D1 (en) | 1987-11-05 |
| EP0075678A2 (en) | 1983-04-06 |
| EP0075678A3 (en) | 1985-05-15 |
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