JPS60226186A - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
°（技術分野）
本発明は半導体装置に関し、特にショットキバリアダイ
オードと並列抵抗を負荷として用いるメモリ・セルを有
する半導体装置に関する。
オードと並列抵抗を負荷として用いるメモリ・セルを有
する半導体装置に関する。
（従来技術）
バイポーラ型集積回路では、高速化の為にショットキバ
リアダイオード（以下ＳＢＤと記す）が用いられること
が多く、メモリでは高抵抗と並列にＳＢＤを負荷として
用いる事によシ書込みパルス幅と読出し時間の短縮化を
図っている。しかしながら、耐α線の信頼性上あるいは
ＳＢＤがスピードアップコンデンサの役割を果す上でも
ＳＢＤには、ある程度の容量が必要とされている。そこ
で従来は８ＢＤを形成するシリコンの表面濃度をイオン
注入によシ高くしたシ、ＳＢＤの面積を大きくする事に
よシ容量確保を行なっていた。
リアダイオード（以下ＳＢＤと記す）が用いられること
が多く、メモリでは高抵抗と並列にＳＢＤを負荷として
用いる事によシ書込みパルス幅と読出し時間の短縮化を
図っている。しかしながら、耐α線の信頼性上あるいは
ＳＢＤがスピードアップコンデンサの役割を果す上でも
ＳＢＤには、ある程度の容量が必要とされている。そこ
で従来は８ＢＤを形成するシリコンの表面濃度をイオン
注入によシ高くしたシ、ＳＢＤの面積を大きくする事に
よシ容量確保を行なっていた。
従来技術でＳＢＤに容量を付ける場合、イオン注入によ
シ表面漉度を上げるとトンネル電流の増大をもたらし、
ＳＢＤのダイオード特性が劣化するという欠点を生ずる
。また、８ＢＤの面積を大きくすると、ＳＢＤの順方向
電圧が低下して、回路動作のマージン減少をもたらした
シ、素子の高集積化の妨げとなるなどの欠点を生ずる。
シ表面漉度を上げるとトンネル電流の増大をもたらし、
ＳＢＤのダイオード特性が劣化するという欠点を生ずる
。また、８ＢＤの面積を大きくすると、ＳＢＤの順方向
電圧が低下して、回路動作のマージン減少をもたらした
シ、素子の高集積化の妨げとなるなどの欠点を生ずる。
（発明の目的）
本発明の目的は、上記欠点を除去し、必要な容量をもっ
た小面積のショットキバリアダイオード管有し、高集積
化、高信頼化、高速化が可能な半導体装置を提供するこ
とにある。
た小面積のショットキバリアダイオード管有し、高集積
化、高信頼化、高速化が可能な半導体装置を提供するこ
とにある。
（発明の構成）
本発明の第１の発明の半導体装置は、第１導電型半導体
基板に設けられた第２導電型半導体層と、該第２導電型
半導体層のショットキバリアダイオード形成予定領域を
囲みかつ前記第２導電型半導体層内に終る深さを有する
ように形成された溝と、畝溝の内壁及び底面から前記第
２導電型半導体層へ拡がって形成された第１導電型半導
体層と、前記溝を埋めるように設けられた多結晶シリコ
ン層と、前記ショットキバリアダイオード形成予定領域
と前記多結晶シリコン層とを電気的に接続しかつ前記シ
ョットキバリアダイオード形成予定領域を覆ってショッ
トキバリアを形成する物質層とを含んで構成される。
基板に設けられた第２導電型半導体層と、該第２導電型
半導体層のショットキバリアダイオード形成予定領域を
囲みかつ前記第２導電型半導体層内に終る深さを有する
ように形成された溝と、畝溝の内壁及び底面から前記第
２導電型半導体層へ拡がって形成された第１導電型半導
体層と、前記溝を埋めるように設けられた多結晶シリコ
ン層と、前記ショットキバリアダイオード形成予定領域
と前記多結晶シリコン層とを電気的に接続しかつ前記シ
ョットキバリアダイオード形成予定領域を覆ってショッ
トキバリアを形成する物質層とを含んで構成される。
本発明の第２の発明の半導体装置は、第１導電型半導体
基板に設けられた第２導電型半導体層と、該第２４電型
半導体層のショットキバリアダイオード形成予定領域を
囲みかつ前記第２導電型半導体層内に終る深さを有する
ように形成された溝と、畝溝の内壁及び底面から前記第
２導電型半導体層へ拡がって形成された第１導電型半導
体層と、前記溝の内壁及び底面を覆うように設けられた
少くとも一層から成る絶縁膜層と、前記絶縁膜層の上に
前記溝の残部を埋めるように設けられた多結晶シリコン
層と、前記ショットキバリアダイオード形成予定領域と
前記第１導電型半導体層とを電気的に接続しかつショッ
トキバリアを形成する物質層とを含んで構成される。
基板に設けられた第２導電型半導体層と、該第２４電型
半導体層のショットキバリアダイオード形成予定領域を
囲みかつ前記第２導電型半導体層内に終る深さを有する
ように形成された溝と、畝溝の内壁及び底面から前記第
２導電型半導体層へ拡がって形成された第１導電型半導
体層と、前記溝の内壁及び底面を覆うように設けられた
少くとも一層から成る絶縁膜層と、前記絶縁膜層の上に
前記溝の残部を埋めるように設けられた多結晶シリコン
層と、前記ショットキバリアダイオード形成予定領域と
前記第１導電型半導体層とを電気的に接続しかつショッ
トキバリアを形成する物質層とを含んで構成される。
本発明の第３の発明の半導体装置は、第１導電型半導体
基板に設けられた第２導電型牛導体層と、該第２導電型
半導体層のショットキバリアダイオード形成予定領域を
囲みかつ前記第２導電型半導体層内に終る深さを有する
ように形成された溝と、畝溝の内面を覆いかつ溝の底面
に開孔を石するように形成された少くとも一層の絶縁膜
と、前記溝の残部を埋めるように設けられた第１導電型
不純物を含む多結晶シリコン層と、該多結晶シリコン層
中の第１導電型不純物が前記絶縁膜の開孔を通って前記
第２導電型半導体層内に拡散することによシ形成される
第１導電型半導体第１領域と、前記ショットキバリアダ
イオード形成予定領域及び前記多結晶シリコン層表面を
覆ってショットバリアを形成する物質層とを含んで構成
される。
基板に設けられた第２導電型牛導体層と、該第２導電型
半導体層のショットキバリアダイオード形成予定領域を
囲みかつ前記第２導電型半導体層内に終る深さを有する
ように形成された溝と、畝溝の内面を覆いかつ溝の底面
に開孔を石するように形成された少くとも一層の絶縁膜
と、前記溝の残部を埋めるように設けられた第１導電型
不純物を含む多結晶シリコン層と、該多結晶シリコン層
中の第１導電型不純物が前記絶縁膜の開孔を通って前記
第２導電型半導体層内に拡散することによシ形成される
第１導電型半導体第１領域と、前記ショットキバリアダ
イオード形成予定領域及び前記多結晶シリコン層表面を
覆ってショットバリアを形成する物質層とを含んで構成
される。
本発明の第４の発明の半導体装置は、第１導電型半導体
毎キ噸謔啼嗜す上基板に設けられた第２導電型半導体層
と、該第２導電型半導体層のショットキバリアダイオー
ド形成予定領域を囲みかつ前記第１導電型半導体番祖軸
に達するように形成された溝と、該溝裏面から該溝内に
露出している前記第１導電型半導体％＠４に＠；へ拡が
って形成される第２導電型半導体第１領域と、前記溝の
内面を覆いかつ溝の底面に開孔を有するように形成され
た少くとも一層の絶縁膜と、前記溝の残部を埋めるよう
に設けられた第１導電型不純物を含む多結晶シリコン層
と、該多結晶シリコン層中の第１導電型不純物が前記絶
縁膜の開孔を通って前記第２導電型半導体第ユ・領域内
に拡散することによシ形成される第１導電型半導体第２
領域と、前記ショットキバリアダイオード形成予定領域
及び前記多結晶シリコン層表面を覆ってショットキバリ
アを形成する物質層とを含んで構成される。
毎キ噸謔啼嗜す上基板に設けられた第２導電型半導体層
と、該第２導電型半導体層のショットキバリアダイオー
ド形成予定領域を囲みかつ前記第１導電型半導体番祖軸
に達するように形成された溝と、該溝裏面から該溝内に
露出している前記第１導電型半導体％＠４に＠；へ拡が
って形成される第２導電型半導体第１領域と、前記溝の
内面を覆いかつ溝の底面に開孔を有するように形成され
た少くとも一層の絶縁膜と、前記溝の残部を埋めるよう
に設けられた第１導電型不純物を含む多結晶シリコン層
と、該多結晶シリコン層中の第１導電型不純物が前記絶
縁膜の開孔を通って前記第２導電型半導体第ユ・領域内
に拡散することによシ形成される第１導電型半導体第２
領域と、前記ショットキバリアダイオード形成予定領域
及び前記多結晶シリコン層表面を覆ってショットキバリ
アを形成する物質層とを含んで構成される。
（実施例）
次に、本発明の実施例について図面を用いて説明する。
以下の説明において第１導電型をＰ型、第２導電型をＮ
型として説明する。
型として説明する。
まず、第１の発明の発明について説明する。
第１図は水弟１の発明の一実施例の断面図である。
この第１の実施例は、Ｐ型半導体基板１に設けられたＮ
型埋込層２とその上に設けられたＮ型エピタキアル層３
とから成るＮ型半導体層４と、このＮ型半導体層のショ
ットキバリアダイオード形成予定領域を囲みかつＮ型半
導体層４内に終る深さを有するように形成された溝５と
、この溝の内壁及び底面からＮ型半導体層４へ拡がって
形成されたＰ型半導体層６と、溝５を埋めるように設け
られた多結晶シリコン層１０と、ショットキバリアダイ
オード形成予定領域と多結晶シリコン層１０とを電気的
に接続しかつショットキバリアダイオード形成予定領域
を覆ってショットキバリアを形成する物質層としてのＰ
ｔＳｉ層１４とを含んで構成される。尚、番号７はシリ
コン酸化膜、１５はＴｉｕｒｌｌｌｌｌｒ １ ｇ ｋ
＋ Ａ １１１１１−ｎ Ａ ？。
型埋込層２とその上に設けられたＮ型エピタキアル層３
とから成るＮ型半導体層４と、このＮ型半導体層のショ
ットキバリアダイオード形成予定領域を囲みかつＮ型半
導体層４内に終る深さを有するように形成された溝５と
、この溝の内壁及び底面からＮ型半導体層４へ拡がって
形成されたＰ型半導体層６と、溝５を埋めるように設け
られた多結晶シリコン層１０と、ショットキバリアダイ
オード形成予定領域と多結晶シリコン層１０とを電気的
に接続しかつショットキバリアダイオード形成予定領域
を覆ってショットキバリアを形成する物質層としてのＰ
ｔＳｉ層１４とを含んで構成される。尚、番号７はシリ
コン酸化膜、１５はＴｉｕｒｌｌｌｌｌｒ １ ｇ ｋ
＋ Ａ １１１１１−ｎ Ａ ？。
第２図は第１図に示す実施例の等価回路図である。
第２図においてＣｊは、第１図のＰ型半導体層６とＮ型
半導体層４とで作るＰＮ接合の接合容量を示す。
半導体層４とで作るＰＮ接合の接合容量を示す。
更にＰｔＳｉ層１４はＮ型エピタキシアル層３とはショ
ットキバリアを形成し、Ｐ型半導体層６とはオーミック
接触するので、ＳＢＤに接合容量ＣｊとダイオードＤと
が並列に接続されたことになる。
ットキバリアを形成し、Ｐ型半導体層６とはオーミック
接触するので、ＳＢＤに接合容量ＣｊとダイオードＤと
が並列に接続されたことになる。
このようにして、必要な容量をもった小面積の８ＢＤを
有する半導体装置が得られる。
有する半導体装置が得られる。
次に、この実施例の製造方法について説明しよう。
第３図（ａ）〜（ｄ）は第１図に示す実施例の製造方法
を説明するための工程順に示した断面図である。
を説明するための工程順に示した断面図である。
まず、第３図（ａ）に示すように、Ｐ型半導体基板１の
上にＮ型埋込層２． Ｎ型エピタキシアル層３を形成し
、表面にシリコン酸化膜７を形成する。
上にＮ型埋込層２． Ｎ型エピタキシアル層３を形成し
、表面にシリコン酸化膜７を形成する。
ホトレジスト法を用い、ＳＢＤ形成予定領域を囲むよう
な溝５をあける。溝５はＮ型半導体層４内に留まるよう
に形成する。
な溝５をあける。溝５はＮ型半導体層４内に留まるよう
に形成する。
次に、第３図（ｂ）に示すように、ホウ素を熱拡散して
溝５の内壁及び底面に沿ったＰ型半導体層６を形成する
。
溝５の内壁及び底面に沿ったＰ型半導体層６を形成する
。
次に、第３図（Ｃ）に示すように、気相成長法を用いて
多結晶シリコン層１０を成長させ、溝５を埋める。溝以
外の多結晶シリコンはエッチバック法で除去する。
多結晶シリコン層１０を成長させ、溝５を埋める。溝以
外の多結晶シリコンはエッチバック法で除去する。
次に、第３図（ψに示すように、ＳＢＤ形成予定領域の
シリコン酸化膜を除去する。
シリコン酸化膜を除去する。
次に、８ＢＤ形成予定領域にＰｔ膜を付着させ、熱処理
を施して、第１図に示すようにＰｔ Ｓｉ層１４を形成
すると共にＮ型エピタキシアル層３との間にショットキ
バリアを形成する。後は、通常の方法によシＴｉ−Ｗ膜
１５．Ｉｔ膜１６を形成する。
を施して、第１図に示すようにＰｔ Ｓｉ層１４を形成
すると共にＮ型エピタキシアル層３との間にショットキ
バリアを形成する。後は、通常の方法によシＴｉ−Ｗ膜
１５．Ｉｔ膜１６を形成する。
このように形成された第１の発明のＳＢＤは、ＰＮ接合
の接合容量が付加され、小面積で大きい容量を付加する
ことができる。また、ＰＮ接合の順方向電圧は８ＢＤＯ
順方向電圧よシ通常高いので、ＰＮ接合の面積を８ＢＤ
の面積よシ大きくしない限ｆｉ、 Ｉ−Ｖ特性は８ＢＤ
を形成する金属の種類、８ＢＤの面積によシ決定され、
容量とは独立に決められる。それ故、８ＢＤに容量を付
加する際のＩ−Ｖ特性劣化がない。
の接合容量が付加され、小面積で大きい容量を付加する
ことができる。また、ＰＮ接合の順方向電圧は８ＢＤＯ
順方向電圧よシ通常高いので、ＰＮ接合の面積を８ＢＤ
の面積よシ大きくしない限ｆｉ、 Ｉ−Ｖ特性は８ＢＤ
を形成する金属の種類、８ＢＤの面積によシ決定され、
容量とは独立に決められる。それ故、８ＢＤに容量を付
加する際のＩ−Ｖ特性劣化がない。
次に、第２の発明について説明する。
第４図は本第２の発明の一実施例の断面図である。
この実施例は、Ｐ型半導体基板１に設けられたＮ型埋込
層２とこの上に設けられたＮ型エピタキシアル層３とか
ら成るＮ型半導体層４と、このＮ型半導体層４のショッ
トキバリアダイオード形成予定領域を囲みかつＮ型半導
体層４内に終る深さを有するように形成された溝５と、
この溝の内壁及び底面からＮ型半導体層４拡がって形成
されたＰ型半導体層６と、溝５の内壁及び底面を覆うよ
うに設けられたシリコン酸化膜７、シリコン窒化膜９か
ら成る絶縁膜層と、シリコン窒化膜９の上に溝５の残部
を埋めるように設けられた多結晶シリコン層１０と、シ
ョットキバリアダイオード形成予定領域とＰ型半導体層
６とを覆って電気的に接続しかつショットキバリアを形
成する物質層としてのＰｔＳｉ層１４とを含んで構成さ
れる。尚、番号１５はＴｉ−Ｗ膜、１６はＡρ膜である
。
層２とこの上に設けられたＮ型エピタキシアル層３とか
ら成るＮ型半導体層４と、このＮ型半導体層４のショッ
トキバリアダイオード形成予定領域を囲みかつＮ型半導
体層４内に終る深さを有するように形成された溝５と、
この溝の内壁及び底面からＮ型半導体層４拡がって形成
されたＰ型半導体層６と、溝５の内壁及び底面を覆うよ
うに設けられたシリコン酸化膜７、シリコン窒化膜９か
ら成る絶縁膜層と、シリコン窒化膜９の上に溝５の残部
を埋めるように設けられた多結晶シリコン層１０と、シ
ョットキバリアダイオード形成予定領域とＰ型半導体層
６とを覆って電気的に接続しかつショットキバリアを形
成する物質層としてのＰｔＳｉ層１４とを含んで構成さ
れる。尚、番号１５はＴｉ−Ｗ膜、１６はＡρ膜である
。
この実施例の等価回路図は第２図に示したものと同じで
ある。
ある。
この実施例は、第１の実施例の製造方法を少し変更する
ことによシ製造することができる。
ことによシ製造することができる。
第３図の）に示した工程までは同じである。次に、溝５
の内壁及び底面を含めて全面を覆うようにシリコン酸化
！ＩＸ７、シリコン窒化膜９を設け、溝５の残部を多結
晶シリコン層１０で埋める。酸化して多結晶シリコン層
１０の表面にシリコン酸化膜８を形成する。次に、ショ
ットキバリアダイオード形成予定領域とＰ型半導体層６
の内側の表面のシリコン窒化膜及びシリコン酸化膜を除
去する。
の内壁及び底面を含めて全面を覆うようにシリコン酸化
！ＩＸ７、シリコン窒化膜９を設け、溝５の残部を多結
晶シリコン層１０で埋める。酸化して多結晶シリコン層
１０の表面にシリコン酸化膜８を形成する。次に、ショ
ットキバリアダイオード形成予定領域とＰ型半導体層６
の内側の表面のシリコン窒化膜及びシリコン酸化膜を除
去する。
そして、ショットキバリアを形成するために、Ｐｔ層を
被着し、熱処理してＰｔ Ｓｉ層１４を形成する。
被着し、熱処理してＰｔ Ｓｉ層１４を形成する。
後は、通常の方法によシ、Ｔｉ−Ｗ層１５．Ａｆ１層１
６を形成する。
６を形成する。
このように形成された第２の発明のＳＢＤは、ＰＮ接合
の接合容量が付加され、小面積で大きい容量を付加する
ことができる。また、ＰＮ接合の順方向電圧はＳＢＤの
順方向電圧よシ通常高いので、ＰＮ接合の面積を８ＢＤ
の面積よシ大きくしない限、９．Ｉ−Ｖ特性は８ＢＤを
形成する金属の種類、ＳＢＤ面積によシ決定され、容量
とは独立に決められる。それ故、ＳＢＤに容量を付加す
る際のＩ−Ｖ特性劣化がない。即ち、第１の発明と同様
の効果が得られる。
の接合容量が付加され、小面積で大きい容量を付加する
ことができる。また、ＰＮ接合の順方向電圧はＳＢＤの
順方向電圧よシ通常高いので、ＰＮ接合の面積を８ＢＤ
の面積よシ大きくしない限、９．Ｉ−Ｖ特性は８ＢＤを
形成する金属の種類、ＳＢＤ面積によシ決定され、容量
とは独立に決められる。それ故、ＳＢＤに容量を付加す
る際のＩ−Ｖ特性劣化がない。即ち、第１の発明と同様
の効果が得られる。
次に、第３の発明について説明する。
第５図は本第３の発明の一実施例の断面図である。
この実施例は、Ｐ型半導体基板１に設けられたＮ型埋込
層２とＮ型エピタキシアル層３とから成るＮ型半導体層
４と、このＮ型半導体層４のショットキバリアダイオー
ド形成予定領域を囲みかつＮ型半導体層４内に終る深さ
を有するように形成された溝５と、この溝５の内面を徨
いかつ溝の底面に開孔１７を有するように形成されたシ
リコン酸化膜７とシリコン窒化膜９から成る絶縁膜と、
物を含む多結晶シリコン層１０と、この多結晶シリコン
層中のＰ型不純物が開孔１７を通ってＮ型半導体層４内
に拡散することによ多形成されるＰ型半導体第１領域１
１と、ショットキバリアダイとを含んで構成される。尚
、１５はＴｉ一層、１６はＡｆｔ層である。
層２とＮ型エピタキシアル層３とから成るＮ型半導体層
４と、このＮ型半導体層４のショットキバリアダイオー
ド形成予定領域を囲みかつＮ型半導体層４内に終る深さ
を有するように形成された溝５と、この溝５の内面を徨
いかつ溝の底面に開孔１７を有するように形成されたシ
リコン酸化膜７とシリコン窒化膜９から成る絶縁膜と、
物を含む多結晶シリコン層１０と、この多結晶シリコン
層中のＰ型不純物が開孔１７を通ってＮ型半導体層４内
に拡散することによ多形成されるＰ型半導体第１領域１
１と、ショットキバリアダイとを含んで構成される。尚
、１５はＴｉ一層、１６はＡｆｔ層である。
第６図は第５図に示す実施例の等価回路図である。
本第３の発明の実施例では、Ｐ型半導体第１領域１１と
Ｎ型半導体層４との間に形成されるＰＮ接合による接合
容量Ｃｊが形成される他に、溝５の内壁に設けられたシ
リコン酸化膜７とシリコン窒化膜９とを誘電体として多
結晶シリコン層１０とＮ型半導体層４との間に形成され
る容量ＣＷａ１１が新しく並列に接続した形となる。
Ｎ型半導体層４との間に形成されるＰＮ接合による接合
容量Ｃｊが形成される他に、溝５の内壁に設けられたシ
リコン酸化膜７とシリコン窒化膜９とを誘電体として多
結晶シリコン層１０とＮ型半導体層４との間に形成され
る容量ＣＷａ１１が新しく並列に接続した形となる。
この実施例は、第２の発明の実施例の製造方法を少し変
更することによって製造できる。第３図（ａ）に示した
ような溝５を形成した後、シリコン酸化膜７、シリコン
窒化膜９を溝５の内面を含む全表面に設ける。次に、シ
リコン窒化膜９が溝５の側壁にのみ残るようにエツチン
グする。次に、溝５の底面のシリコン酸化膜を除去して
開孔１７を設ける。そして、Ｐ型不純物を含む多結晶シ
リコン層１０で溝５を埋める。多結晶シリコン層１０の
表面にシリコン酸化膜を形成すると同時に多結晶シリコ
ン層１０からＰ型不純物を拡散させてＰ型半導体第２領
域１１を形成する。多結晶シリコン層１０の上及びショ
ットキバリアダイオード形成予定領域の上のシリコン酸
化膜を除去してＰｔ層を被着し、熱処理してＰｔ Ｓｉ
層１４を形成する。後は、第１．第２の発明の実施例と
同様にする。
更することによって製造できる。第３図（ａ）に示した
ような溝５を形成した後、シリコン酸化膜７、シリコン
窒化膜９を溝５の内面を含む全表面に設ける。次に、シ
リコン窒化膜９が溝５の側壁にのみ残るようにエツチン
グする。次に、溝５の底面のシリコン酸化膜を除去して
開孔１７を設ける。そして、Ｐ型不純物を含む多結晶シ
リコン層１０で溝５を埋める。多結晶シリコン層１０の
表面にシリコン酸化膜を形成すると同時に多結晶シリコ
ン層１０からＰ型不純物を拡散させてＰ型半導体第２領
域１１を形成する。多結晶シリコン層１０の上及びショ
ットキバリアダイオード形成予定領域の上のシリコン酸
化膜を除去してＰｔ層を被着し、熱処理してＰｔ Ｓｉ
層１４を形成する。後は、第１．第２の発明の実施例と
同様にする。
このように形成された第３の発明の実施例は、接合容量
Ｃｊと溝内壁絶縁膜による容量Ｃ１，１とが並列に付加
され、小面積で大きい容量を付加することができる。ま
た、ＰＮ接合の順方向電圧は、８ＢＤＯ順方向電圧よシ
通常高いので、ＰＮ接合の面積を８ＢＤの面積よシ大き
くしない限シ、■−■特性は８ＢＤを形成する金属の種
類、８ＢＤの面積によシ決定され、容量とは独立に決め
られる。それ故、８ＢＤに容量を付加する際のＩ−Ｖ特
性劣化がない。
Ｃｊと溝内壁絶縁膜による容量Ｃ１，１とが並列に付加
され、小面積で大きい容量を付加することができる。ま
た、ＰＮ接合の順方向電圧は、８ＢＤＯ順方向電圧よシ
通常高いので、ＰＮ接合の面積を８ＢＤの面積よシ大き
くしない限シ、■−■特性は８ＢＤを形成する金属の種
類、８ＢＤの面積によシ決定され、容量とは独立に決め
られる。それ故、８ＢＤに容量を付加する際のＩ−Ｖ特
性劣化がない。
次に、第４の発明について説明する。
第７図は本第４の発明の一実施例の断面図である。
この実施例はＰ型半導体基板１に設けられたＮ型埋込層
２とＮ型エピタキシアル層３とから成るＮ型半導体層４
と、このＮ型半導体層４のショットキバリアダイオード
形成予定領域を囲みかつｌ曖中舎Ｐ型半導体基壕り噸嫡
に達するように形成された溝５と、この溝５表面から溝
５内に露出しているＰ型半導体基板１へ拡がって形成さ
れるＮ型半導体第１領域１２と、溝５の内面を覆いかつ
溝の底面に開孔を有するように形成されたシリコン酸化
膜とシリコン窒化膜９とから成る絶縁膜と、溝５の残部
を埋めるように設けられたＰ型不純物を含む多結晶シリ
コン層１０と、この多結晶シリコン層中のＰ型不純物が
開孔１７を通ってＮ型半導体第１領域１２内に拡散する
ことによ多形成されるＰ型′半導体第２領域１３と、シ
ョットキバリアダイオード形成予定領域及び多結晶シリ
コン層表面を覆ってショットキバリアを形成する物質層
としてのｐｔ ｓｔ層１４とを含んで構成される。
２とＮ型エピタキシアル層３とから成るＮ型半導体層４
と、このＮ型半導体層４のショットキバリアダイオード
形成予定領域を囲みかつｌ曖中舎Ｐ型半導体基壕り噸嫡
に達するように形成された溝５と、この溝５表面から溝
５内に露出しているＰ型半導体基板１へ拡がって形成さ
れるＮ型半導体第１領域１２と、溝５の内面を覆いかつ
溝の底面に開孔を有するように形成されたシリコン酸化
膜とシリコン窒化膜９とから成る絶縁膜と、溝５の残部
を埋めるように設けられたＰ型不純物を含む多結晶シリ
コン層１０と、この多結晶シリコン層中のＰ型不純物が
開孔１７を通ってＮ型半導体第１領域１２内に拡散する
ことによ多形成されるＰ型′半導体第２領域１３と、シ
ョットキバリアダイオード形成予定領域及び多結晶シリ
コン層表面を覆ってショットキバリアを形成する物質層
としてのｐｔ ｓｔ層１４とを含んで構成される。
次に、この実施例の等価回路図は第６図に示したものと
同じである。Ｐ型第２領域１３とＮ型半導体層４との間
に作られる接合容量Ｃｊと、溝５の内壁に設けられたシ
リコン酸化膜７、シリコン窒化膜９を誘電体とし多結晶
シリコン層１０とＮ型半導体層４及び１２との間に作ら
れる容量”Ｗｍ ＩＩが並列に接続した形となることは
第３の発明の実施例と同じである。
同じである。Ｐ型第２領域１３とＮ型半導体層４との間
に作られる接合容量Ｃｊと、溝５の内壁に設けられたシ
リコン酸化膜７、シリコン窒化膜９を誘電体とし多結晶
シリコン層１０とＮ型半導体層４及び１２との間に作ら
れる容量”Ｗｍ ＩＩが並列に接続した形となることは
第３の発明の実施例と同じである。
次に、この実施例の製造方法について説明する。
第８図（ａ）〜（ｅ）は第７図に示す実施例の製造方法
を説明するための工程順に示した断面図である。
を説明するための工程順に示した断面図である。
まず、第８図（ａ）に示すように、Ｐ型半導体基板１の
上にＮ型埋込層２、Ｎ型エピタキシアル層３を形成して
Ｎ型半導体層４とする。表面にシリコン酸化膜７を形成
し、ホトレジストをマスクとし、シリコン酸化膜７．Ｎ
型エピタキシアル層３及びＮ型埋込層２の途中まで異方
性エツチング法によシ除去し、溝５を形成する。引続い
てリンをイオン注入する。ホトレジストを除去した後、
非酸化性雰囲気中でリンの押込みを行い、Ｎ型半導体第
１領域１２を形成する。このときＮ型半導体第１領域１
２は、次の工程のエツチングで更に深くされる溝よシも
充分深くしておく。
上にＮ型埋込層２、Ｎ型エピタキシアル層３を形成して
Ｎ型半導体層４とする。表面にシリコン酸化膜７を形成
し、ホトレジストをマスクとし、シリコン酸化膜７．Ｎ
型エピタキシアル層３及びＮ型埋込層２の途中まで異方
性エツチング法によシ除去し、溝５を形成する。引続い
てリンをイオン注入する。ホトレジストを除去した後、
非酸化性雰囲気中でリンの押込みを行い、Ｎ型半導体第
１領域１２を形成する。このときＮ型半導体第１領域１
２は、次の工程のエツチングで更に深くされる溝よシも
充分深くしておく。
次に、第８図Φ）に示すように、異方性エツチングを更
に行って溝５の底面が元の半導体基板１に達する程度に
溝を深くする。
に行って溝５の底面が元の半導体基板１に達する程度に
溝を深くする。
次に、第８図（Ｃ）に示すように、熱酸化を行い、１０
０＾程度の薄いシリコン酸化膜７を溝５の内壁及び底面
に成長させる。次に、数百にのシリコン窒化膜９を気相
成長法で被着し、異方性エツチングを行って溝５の側壁
のみ残す。更に、溝５の底面のシリコン酸化膜を除去し
、開口１７を設ける。
０＾程度の薄いシリコン酸化膜７を溝５の内壁及び底面
に成長させる。次に、数百にのシリコン窒化膜９を気相
成長法で被着し、異方性エツチングを行って溝５の側壁
のみ残す。更に、溝５の底面のシリコン酸化膜を除去し
、開口１７を設ける。
次に、第８図（ｄ）に示すように、気相成長法でＰ型不
純物、例えばホウ素を含有する多結晶シリコン層１０を
堆積する。
純物、例えばホウ素を含有する多結晶シリコン層１０を
堆積する。
次に、第８図（ｅ）に示すように、エッチバック法で溝
５の領域以外の多結晶シリコン層を除去する。
５の領域以外の多結晶シリコン層を除去する。
そして、熱酸化して多結晶シリコン層１ｏの表面にシリ
コン酸化膜８を形成する。このとき、多結晶シリコン層
中のＰ型不純物が拡散してＰ型半導体第２領域１３が形
成される。
コン酸化膜８を形成する。このとき、多結晶シリコン層
中のＰ型不純物が拡散してＰ型半導体第２領域１３が形
成される。
次に、ショットキバリアダイオード形成予定領域のシリ
コン酸化膜７及び多結晶シリコン層１゜の上のシリコン
酸化膜８を除去し、Ｐｔを被着し、熱処理してＰｔ Ｓ
ｉ層１４を形成する。Ｐｔ Ｓｉ とならなかった余分
のｐｔを除去し、通常の方法によシＴｉ−Ｗ層１ｓ 、
Ａ１１層１６を被着して第６図に示す構造を得る。
コン酸化膜７及び多結晶シリコン層１゜の上のシリコン
酸化膜８を除去し、Ｐｔを被着し、熱処理してＰｔ Ｓ
ｉ層１４を形成する。Ｐｔ Ｓｉ とならなかった余分
のｐｔを除去し、通常の方法によシＴｉ−Ｗ層１ｓ 、
Ａ１１層１６を被着して第６図に示す構造を得る。
このように形成された第４の発明の実施例は、接合容量
Ｃｊと溝内壁絶縁膜による容量ＣＷａ ｌ ｌとが並列
に付加され、小面積で大きい容量を付加することができ
る。また、ＰＮ接合の順方向電圧は、８ＢＤの順方向電
圧よシ通常高いので、ＰＮ接合の面積をＳＢＤの面積よ
シ大きくしない限シ、■−Ｖ特性はＳＢＤを形成する金
属の種類、ＳＢＤの面積によシ決定され、容量とは独立
に決められる。それ故、ＳＢＤに容量を付加する際のＩ
−Ｖ特性劣化がない。
Ｃｊと溝内壁絶縁膜による容量ＣＷａ ｌ ｌとが並列
に付加され、小面積で大きい容量を付加することができ
る。また、ＰＮ接合の順方向電圧は、８ＢＤの順方向電
圧よシ通常高いので、ＰＮ接合の面積をＳＢＤの面積よ
シ大きくしない限シ、■−Ｖ特性はＳＢＤを形成する金
属の種類、ＳＢＤの面積によシ決定され、容量とは独立
に決められる。それ故、ＳＢＤに容量を付加する際のＩ
−Ｖ特性劣化がない。
（発明の効果）
以上詳細に説明したように、本発明によれば、必要な容
量が付加された／Ｊ％面積のシｙｉｙトキバリアダイオ
ードを有し、高集積化、高信頼性化、高速化が可能な半
導体装置が得られるという効果が得られる。
量が付加された／Ｊ％面積のシｙｉｙトキバリアダイオ
ードを有し、高集積化、高信頼性化、高速化が可能な半
導体装置が得られるという効果が得られる。
第１図は本第１の発明の一実施例の断面図、第２図は第
１図に示す実施例の等価回路図、第３図（ａ）〜（ヨ）
は第１図に示す実施例の製造方法を説明するための工程
順に示した断面図、第４図は本第２の発明の一実施例の
断面図、第５図は本第３の発明の一実施例の断面図、第
６図は第５図に示す実施例の等価回路図、第７図は本第
４の発明の一実施例の断面図、第８図（ａ）〜（ｅ）は
第７図に示す実施例の製造方法を説明するための工程順
に示した断面図である。 １・・・・・Ｐ型半導体基板、２・・・・Ｎ型埋込層、
３・・・・ Ｎ型エピタキシアル層、４・・・・・Ｎ型
半導体層、５・・・溝、６ ・・Ｐ型半導体層、７．８
・・・・シリコン酸化膜、９・・・・シリコン窒化膜、
１０．。 ・・多結晶シリコン層、１１・・・・・Ｐ型半導体第１
領域、１２・・・・・Ｎ型半導体第１領域、１３・・・
・Ｐ型半導体第２領域、１４・・・・Ｐｔ Ｓｉ層、１
５・・・・・Ｔｉ−Ｗ膜、１６・・・・・Ａｆｉ膜、１
７・・・ 開孔、Ｃｊ・・・・・・接合容量、Ｄ・・・
・・・ダイオード、ＳＢＤ・・・・・・シ曹ットキバリ
アダイオード 千１回 第７図 寮３厨 拓４勿 を！回 不ｔ＠ 争８図
１図に示す実施例の等価回路図、第３図（ａ）〜（ヨ）
は第１図に示す実施例の製造方法を説明するための工程
順に示した断面図、第４図は本第２の発明の一実施例の
断面図、第５図は本第３の発明の一実施例の断面図、第
６図は第５図に示す実施例の等価回路図、第７図は本第
４の発明の一実施例の断面図、第８図（ａ）〜（ｅ）は
第７図に示す実施例の製造方法を説明するための工程順
に示した断面図である。 １・・・・・Ｐ型半導体基板、２・・・・Ｎ型埋込層、
３・・・・ Ｎ型エピタキシアル層、４・・・・・Ｎ型
半導体層、５・・・溝、６ ・・Ｐ型半導体層、７．８
・・・・シリコン酸化膜、９・・・・シリコン窒化膜、
１０．。 ・・多結晶シリコン層、１１・・・・・Ｐ型半導体第１
領域、１２・・・・・Ｎ型半導体第１領域、１３・・・
・Ｐ型半導体第２領域、１４・・・・Ｐｔ Ｓｉ層、１
５・・・・・Ｔｉ−Ｗ膜、１６・・・・・Ａｆｉ膜、１
７・・・ 開孔、Ｃｊ・・・・・・接合容量、Ｄ・・・
・・・ダイオード、ＳＢＤ・・・・・・シ曹ットキバリ
アダイオード 千１回 第７図 寮３厨 拓４勿 を！回 不ｔ＠ 争８図
Claims (4)
- （１） 第１導電型半導体基板に設けられた第２導電型
半導体層と、該第２導電型半導体層のショットキバリア
ダイオード形成予定領域を囲みかつ前記第２導電型半導
体層内に終る深さを有するように形成された溝と、畝溝
の内壁及び底面から前記第２導電型半導体層へ拡がって
形成された第１導電型半導体層と、前記溝を埋めるよう
に設けられた多結晶シリコン層と、前記ショットキバリ
アダイオード形成予定領域と前記多結晶シリコン層とを
電気的に接続しかつ前記ショットキバリアダイオード形
成予定領域を覆ってショットキバリアを形成する物質層
とを含むことを特徴とする半導体装置。 - （２）第１導電型半導体基板に設けられた第２導電型半
導体層と、該第２導電型半導体層のショットキバリアダ
イオード形成予定領域を囲みかつ前記第２導電型半導体
層内に終る深さを有するように形成された溝と、畝溝の
内壁及び底面から前記第２導電型半導体層へ拡がって形
成された第１導電型半導体層と、前記溝の内壁及び底面
を覆うように設けられた少くとも一層から成る絶縁膜層
と、前記絶縁膜層の上に前記溝の残部を埋めるように設
けられた多結晶シリコン層と、前記ショットキバリアダ
イオード形成予定領域と前記第１導電型半導体層とを覆
って電気的に接続し、かつショットキバリアを形成する
物質層とを含むことを特徴とする半導体装置。 - （３）第１導電型半導体基板に設けられた第２導電型半
導体層と、該第２導電型半導体層のショットキバリアダ
イオード形成予定領域を囲みかつ前記第２導電型半導体
層内に終る深さを有するように形成された溝と、畝溝の
内面を覆いかつ溝の底面に開孔を有するように形成され
た少くとも一層の絶縁膜と、前記溝の残部を埋めるよう
に設けられた第１導電型不純物を含む多結晶シリコン層
と、該多結晶シリコン層中の第１導電型不純物が前記絶
縁膜の開孔を通って前記第２導電型半導体層内に拡散す
ることによ多形成される第１導電型半導体第１領域と、
前記ショットキバリアダイオード形成予定領域及び前記
多結晶シリコン層表面を覆ってショットバリアを形成す
る物質層とを含むことを特徴とする半導体装置。 - （４）第１導電型半導体基板に設けられた第２導電型半
導体層と、該第２導電型半導体層のショットキバリアダ
イオード形成予定領域を囲みかつ前記第１導電型半導体
格版領≠に達するように形成された溝と、該溝表面から
該溝内に露出している前記第１導電型半導体基板へ拡が
って形成される第２導電型半導体第１領域と、前記溝の
内面を覆いかつ溝の底面に開孔を有するように形成され
た少くとも一層の絶縁膜と、前記溝の残部を埋めるよう
に設けられた第１導電型不純物を含む多結晶シリコン層
と、該多結晶シリコン層中の第１導電型不純物が前記絶
縁膜の開孔を通って前記第２導電型半導体第１領域内に
拡散することによ多形成される第１導電型半導体第２領
域と、前記ショットキバリアダイオード形成予定領域及
び前記多結晶シリコン層表面を覆ってショットバリアを
形成する物質層とを含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8312184A JPS60226186A (ja) | 1984-04-25 | 1984-04-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8312184A JPS60226186A (ja) | 1984-04-25 | 1984-04-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60226186A true JPS60226186A (ja) | 1985-11-11 |
Family
ID=13793371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8312184A Pending JPS60226186A (ja) | 1984-04-25 | 1984-04-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60226186A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110190135A (zh) * | 2019-05-29 | 2019-08-30 | 西安电子科技大学芜湖研究院 | 一种浮结型肖特基二极管及其制备方法 |
-
1984
- 1984-04-25 JP JP8312184A patent/JPS60226186A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110190135A (zh) * | 2019-05-29 | 2019-08-30 | 西安电子科技大学芜湖研究院 | 一种浮结型肖特基二极管及其制备方法 |
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