JP2637463B2 - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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-
- H—ELECTRICITY
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、バイポ
ーラトランジスタを有する半導体集積回路装置に適用し
て有効な技術に関するものである。
ーラトランジスタを有する半導体集積回路装置に適用し
て有効な技術に関するものである。
バイポーラトランジスタを主体とするメモリLSIやロ
ジックLSI等の半導体集積回路装置は高集積化の傾向に
ある。本発明者が開発中のバイポーラトランジスタは、
例えば特願昭59−225738号に記載されるようにSICOS（S
ide Wall Base Contact Structure）構造を採用してい
る。このバイポーラトランジスタは、活性領域（アクテ
ィブ領域）に形成された突出状（凸状）島領域にベース
領域を構成し、突出状島領域の側壁においてベース領域
にベース引出用電極を接続している。つまり、SICOS構
造のバイポーラトランジスタは、ベース領域とベース引
出用電極との接続面積に相当する分、ベース領域の占有
面積を縮小し、高集積化を図ることができる特徴があ
る。
ジックLSI等の半導体集積回路装置は高集積化の傾向に
ある。本発明者が開発中のバイポーラトランジスタは、
例えば特願昭59−225738号に記載されるようにSICOS（S
ide Wall Base Contact Structure）構造を採用してい
る。このバイポーラトランジスタは、活性領域（アクテ
ィブ領域）に形成された突出状（凸状）島領域にベース
領域を構成し、突出状島領域の側壁においてベース領域
にベース引出用電極を接続している。つまり、SICOS構
造のバイポーラトランジスタは、ベース領域とベース引
出用電極との接続面積に相当する分、ベース領域の占有
面積を縮小し、高集積化を図ることができる特徴があ
る。
前記メモリLSIを有する半導体集積回路装置において
は、SICOS構造の順方向及びSICOS構造の逆方向バイポー
ラトランジスタが使用されている。
は、SICOS構造の順方向及びSICOS構造の逆方向バイポー
ラトランジスタが使用されている。
順方向バイポーラトランジスタは、突出状島領域の表
面側からその深さ方向に向って、エミッタ領域、ベース
領域、コレクタ領域を設けた縦型構造で構成されてい
る。エミッタ領域は高不純物濃度のｎ型半導体領域で構
成されている。ベース領域はｐ型半導体領域で構成され
ている。コレクタ領域は、ベース領域に接触する側に設
けられた低不純物濃度のｎ型エピタキシャル層と、その
下部に設けられた高不純物濃度の埋込型のｎ型半導体領
域とで構成されている。順方向バイポーラトランジスタ
は、本発明者が開発中のショットキーバリアダイオード
（SBD）付抵抗切換型メモリセル以外の周辺回路やロジ
ック部において使用されている。この順方向バイポーラ
トランジスタはベース領域にコレクタ領域の低不純物濃
度の部分（エピタキシャル層）を接触させるので、ベー
ス領域とコレクタ領域との間に形成されるpn接合容量が
低減でき、動作速度の高速化を図ることができる特徴が
ある。
面側からその深さ方向に向って、エミッタ領域、ベース
領域、コレクタ領域を設けた縦型構造で構成されてい
る。エミッタ領域は高不純物濃度のｎ型半導体領域で構
成されている。ベース領域はｐ型半導体領域で構成され
ている。コレクタ領域は、ベース領域に接触する側に設
けられた低不純物濃度のｎ型エピタキシャル層と、その
下部に設けられた高不純物濃度の埋込型のｎ型半導体領
域とで構成されている。順方向バイポーラトランジスタ
は、本発明者が開発中のショットキーバリアダイオード
（SBD）付抵抗切換型メモリセル以外の周辺回路やロジ
ック部において使用されている。この順方向バイポーラ
トランジスタはベース領域にコレクタ領域の低不純物濃
度の部分（エピタキシャル層）を接触させるので、ベー
ス領域とコレクタ領域との間に形成されるpn接合容量が
低減でき、動作速度の高速化を図ることができる特徴が
ある。
前記逆方向バイポーラトランジスタは、突出状島領域
の表面側からその深さ方向に向って、コレクタ領域、ベ
ース領域、エミッタ領域を設けた縦型構造で構成されて
いる。コレクタ領域は高不純物濃度のｎ型半導体領域で
構成されている。ベース領域はｐ型半導体領域で構成さ
れている。エミッタ領域は、ベース領域に接触する側に
設けられた低不純物濃度のｎ型エピタキシャル層と、そ
の下部に設けられた高不純物濃度の埋込型のｎ型半導体
領域とで構成されている。逆方向バイポーラトランジス
タは前記SBD付抵抗切換型メモリセルを構成している。
逆方向バイポーラトランジスタは、メモリセルの電荷蓄
積部（蓄積ノード部）となるコレクタ領域をベース領域
を介在させて基板の表面側に構成している。つまり、逆
方向バイポーラトランジスタは基板内にα線の入射で発
生した少数キャリアの影響を低減し、耐α線ソフトエラ
ー強度を向上できる特徴がある。
の表面側からその深さ方向に向って、コレクタ領域、ベ
ース領域、エミッタ領域を設けた縦型構造で構成されて
いる。コレクタ領域は高不純物濃度のｎ型半導体領域で
構成されている。ベース領域はｐ型半導体領域で構成さ
れている。エミッタ領域は、ベース領域に接触する側に
設けられた低不純物濃度のｎ型エピタキシャル層と、そ
の下部に設けられた高不純物濃度の埋込型のｎ型半導体
領域とで構成されている。逆方向バイポーラトランジス
タは前記SBD付抵抗切換型メモリセルを構成している。
逆方向バイポーラトランジスタは、メモリセルの電荷蓄
積部（蓄積ノード部）となるコレクタ領域をベース領域
を介在させて基板の表面側に構成している。つまり、逆
方向バイポーラトランジスタは基板内にα線の入射で発
生した少数キャリアの影響を低減し、耐α線ソフトエラ
ー強度を向上できる特徴がある。
SICOS構造は突出状島領域に各動作領域が縦型構造に
規定される特有の構造であり、逆方向バイポーラトラン
ジスタは順方向バイポーラトランジスタのコレクタ領域
とエミッタ領域とを入れ換えた簡単な構造で構成されて
いる。また、逆方向バイポーラトランジスタの各動作領
域は順方向バイポーラトランジスタの各動作領域と同一
製造工程で形成されている。つまり、逆方向バイポーラ
トランジスタのコレクタ領域、ベース領域、エミッタ領
域の夫々は、順方向バイポーラトランジスタのエミッタ
領域、ベース領域、コレクタ領域の夫々と同一製造工程
で形成され、かつ夫々と同一不純物濃度分布で形成され
ている。このように構成される半導体集積回路装置は製
造工程を低減することができる特徴がある。
規定される特有の構造であり、逆方向バイポーラトラン
ジスタは順方向バイポーラトランジスタのコレクタ領域
とエミッタ領域とを入れ換えた簡単な構造で構成されて
いる。また、逆方向バイポーラトランジスタの各動作領
域は順方向バイポーラトランジスタの各動作領域と同一
製造工程で形成されている。つまり、逆方向バイポーラ
トランジスタのコレクタ領域、ベース領域、エミッタ領
域の夫々は、順方向バイポーラトランジスタのエミッタ
領域、ベース領域、コレクタ領域の夫々と同一製造工程
で形成され、かつ夫々と同一不純物濃度分布で形成され
ている。このように構成される半導体集積回路装置は製
造工程を低減することができる特徴がある。
本発明者は前述のSICOS構造のバイポーラトランジス
タの開発中に対の問題点が生じることを見出した。
タの開発中に対の問題点が生じることを見出した。
前記SICOS構造の逆方向バイポーラトランジスタは、
ベース領域にエミッタ領域の低不純物濃度のエピタキシ
ャル層が接触している。このため、エピタキシャル層に
おける正孔の蓄積電荷量が大きく、ベース遮断周波数
（fT）が低くなるので、高速サイクルで逆方向バイポー
ラトランジスタを動作させることができないという問題
があった。本発明者が開発中の逆方向バイポーラトラン
ジスタは、前記エピタキシャル層における正孔の蓄積電
荷量が８〜９割程度ベース遮断周波数の値を規定してお
り、１〜２［GHz］程度のベース遮断周波数しか得るこ
とができなかった。
ベース領域にエミッタ領域の低不純物濃度のエピタキシ
ャル層が接触している。このため、エピタキシャル層に
おける正孔の蓄積電荷量が大きく、ベース遮断周波数
（fT）が低くなるので、高速サイクルで逆方向バイポー
ラトランジスタを動作させることができないという問題
があった。本発明者が開発中の逆方向バイポーラトラン
ジスタは、前記エピタキシャル層における正孔の蓄積電
荷量が８〜９割程度ベース遮断周波数の値を規定してお
り、１〜２［GHz］程度のベース遮断周波数しか得るこ
とができなかった。
この解決策としては、エピタキシャル層の成長時に膜
厚を薄くするか、逆方向バイポーラトランジスタのエミ
ッタ領域の高不純物濃度の埋込型半導体領域の拡散量を
増加することが考えられる。しかしながら、これらの解
決策は、エミッタ領域とコレクタ領域との間の耐圧を劣
化させる等、半導体集積回路装置の特性不良を生じる。
厚を薄くするか、逆方向バイポーラトランジスタのエミ
ッタ領域の高不純物濃度の埋込型半導体領域の拡散量を
増加することが考えられる。しかしながら、これらの解
決策は、エミッタ領域とコレクタ領域との間の耐圧を劣
化させる等、半導体集積回路装置の特性不良を生じる。
本発明の目的は、SICOS構造の順方向及び逆方向バイ
ポーラトランジスタを有する半導体集積回路装置におい
て、動作速度の高速化を図ることが可能な技術を提供す
ることにある。
ポーラトランジスタを有する半導体集積回路装置におい
て、動作速度の高速化を図ることが可能な技術を提供す
ることにある。
本発明の他の目的は、前記逆方向バイポーラトランジ
スタの正孔の蓄積電荷量を低減することによって、前記
目的を達成することが可能な技術を提供することにあ
る。
スタの正孔の蓄積電荷量を低減することによって、前記
目的を達成することが可能な技術を提供することにあ
る。
本発明の他の目的は、前記逆方向バイポーラトランジ
スタの正孔の蓄積電荷量を低減すると共にベース幅を縮
小することによって、前記目的を達成することが可能な
技術を提供することにある。
スタの正孔の蓄積電荷量を低減すると共にベース幅を縮
小することによって、前記目的を達成することが可能な
技術を提供することにある。
本発明の他の目的は、前記逆方向バイポーラトランジ
スタの最適化を図ることが可能な技術を提供することに
ある。
スタの最適化を図ることが可能な技術を提供することに
ある。
本発明の他の目的は、前記目的を達成するための製造
工程を低減することが可能な技術を提供することにあ
る。
工程を低減することが可能な技術を提供することにあ
る。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
SICOS構造の順方向及び逆方向バイポーラトランジス
タを有する半導体集積回路装置において、前記逆方向バ
イポーラトランジスタのベース領域を、順方向バイポー
ラトランジスタのベース領域に比べて深く構成する。
タを有する半導体集積回路装置において、前記逆方向バ
イポーラトランジスタのベース領域を、順方向バイポー
ラトランジスタのベース領域に比べて深く構成する。
また、前記構成に加えて、逆方向バイポーラトランジ
スタのコレクタ領域を、順方向バイポーラトランジスタ
のエミッタ領域に比べて深く構成する。
スタのコレクタ領域を、順方向バイポーラトランジスタ
のエミッタ領域に比べて深く構成する。
また、半導体基板の主面の第１の活性領域の第１の突
出状島領域に各動作領域を縦型構造で形成した逆方向バ
イポーラトランジスタと、該主面の第２の活性領域の第
２の突出状島領域に形成したシールド型ショットキーバ
リアダイオード素子とを含む半導体集積回路装置の製造
方法において、前記半導体基板の主面に成長させたエピ
タキシャル層を分離して、該エピタキシャル層の成長表
面を夫々の主面とする前記第１の突出状島領域及び第２
の突出状島領域を形成し、前記第１の突出状島領域及び
第２の突出状島領域の夫々の主面へのイオン打込によっ
て前記逆方向バイポーラトランジスタのベース領域（コ
レクタ領域）と前記シールド型ショットキーバリアダイ
オード素子のシールド領域（カソード領域）とを形成す
る。
出状島領域に各動作領域を縦型構造で形成した逆方向バ
イポーラトランジスタと、該主面の第２の活性領域の第
２の突出状島領域に形成したシールド型ショットキーバ
リアダイオード素子とを含む半導体集積回路装置の製造
方法において、前記半導体基板の主面に成長させたエピ
タキシャル層を分離して、該エピタキシャル層の成長表
面を夫々の主面とする前記第１の突出状島領域及び第２
の突出状島領域を形成し、前記第１の突出状島領域及び
第２の突出状島領域の夫々の主面へのイオン打込によっ
て前記逆方向バイポーラトランジスタのベース領域（コ
レクタ領域）と前記シールド型ショットキーバリアダイ
オード素子のシールド領域（カソード領域）とを形成す
る。
上述した手段によれば、前記順方向バイポーラトラン
ジスタのベース領域にはコレクタ領域の低不純物濃度の
エピタキシャル層が接触するので、ベース領域とコレク
タ領域とのpn接合容量を低減し、順方向バイポーラトラ
ンジスタの動作速度の高速化を図ることができると共
に、前記逆方向バイポーラトランジスタのベース領域に
はエミッタ領域の高不純物濃度の埋込型半導体領域が接
触する（或はエピタキシャル層が薄くなる）ので、正孔
の蓄積電荷量を小さくし、ベース遮断周波数を大きくし
て逆方向バイポーラトランジスタの動作速度の高速化を
図ることができる。
ジスタのベース領域にはコレクタ領域の低不純物濃度の
エピタキシャル層が接触するので、ベース領域とコレク
タ領域とのpn接合容量を低減し、順方向バイポーラトラ
ンジスタの動作速度の高速化を図ることができると共
に、前記逆方向バイポーラトランジスタのベース領域に
はエミッタ領域の高不純物濃度の埋込型半導体領域が接
触する（或はエピタキシャル層が薄くなる）ので、正孔
の蓄積電荷量を小さくし、ベース遮断周波数を大きくし
て逆方向バイポーラトランジスタの動作速度の高速化を
図ることができる。
また、前記効果に加えて、前記逆方向バイポーラトラ
ンジスタのベース領域のベース幅を縮小することができ
るので、ベース遮断周波数を大きくし、逆方向バイポー
ラトランジスタの動作速度の高速化を図ることができ
る。
ンジスタのベース領域のベース幅を縮小することができ
るので、ベース遮断周波数を大きくし、逆方向バイポー
ラトランジスタの動作速度の高速化を図ることができ
る。
また、前記逆方向バイポーラトランジスタのベース領
域を前記シールド領域を形成する工程で形成することが
できるので、半導体集積回路装置の製造工程を低減する
ことができる。
域を前記シールド領域を形成する工程で形成することが
できるので、半導体集積回路装置の製造工程を低減する
ことができる。
また、前記逆方向バイポーラトランジスタのコレクタ
領域を前記カソード領域を形成する工程で形成すること
ができるので、半導体集積回路装置の製造工程を低減す
ることができる。
領域を前記カソード領域を形成する工程で形成すること
ができるので、半導体集積回路装置の製造工程を低減す
ることができる。
以下、本発明の構成について、SICOS構造のバイポー
ラトランジスタを主体として構成された半導体集積回路
装置に本発明を適用した一実施例とともに説明する。
ラトランジスタを主体として構成された半導体集積回路
装置に本発明を適用した一実施例とともに説明する。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
本発明の一実施例である半導体集積回路装置に搭載さ
れたバイポーラメモリであるSRAM（Static Random Acce
ss Memory）のメモリセルを第２図（等価回路図）で示
す。
れたバイポーラメモリであるSRAM（Static Random Acce
ss Memory）のメモリセルを第２図（等価回路図）で示
す。
第２図に示すように、SRAMのメモリセルは相補性デジ
ット線DL及び情報保持線HLとワード線WLとの交差部に配
置されている。本発明者が開発中のメモリセルは、ショ
ットキーバリアダイオードSBD、順方向バイポーラトラ
ンジスタ（クランプトランジスタ）Tr1、逆方向バイポ
ーラトランジスタTr2、高抵抗RH、低抵抗RLの夫々を有
するフリップフロップで構成されている。つまり、メモ
リセルはSBD付抵抗切換型メモリセルで構成されてい
る。
ット線DL及び情報保持線HLとワード線WLとの交差部に配
置されている。本発明者が開発中のメモリセルは、ショ
ットキーバリアダイオードSBD、順方向バイポーラトラ
ンジスタ（クランプトランジスタ）Tr1、逆方向バイポ
ーラトランジスタTr2、高抵抗RH、低抵抗RLの夫々を有
するフリップフロップで構成されている。つまり、メモ
リセルはSBD付抵抗切換型メモリセルで構成されてい
る。
このSBD付抵抗切換型メモリセルの要部の具体的な構
成を第１図（メモリセルの要部断面図）で示す。
成を第１図（メモリセルの要部断面図）で示す。
本発明者が開発中の半導体集積回路装置はこれに限定
されないが４層配線構造で構成されている。メモリ部、
図示しない周辺回路部及びロジック部の夫々の活性領域
（アクティブ領域）ActのバイポーラトランジスタTr間
は、主に第１層目の配線26で結線されている。活性領域
Actに形成された回路間或は異なる活性領域Actに形成さ
れた回路間は第１層目の配線26及び第２層目の配線28で
結線されている。この配線26及び配線28は分離領域（ア
イソレーション領域）Isoを延在するように構成されて
いる。前記以外の第３層目の配線30、第４層目の配線32
の夫々は信号配線や電源配線を主体として構成されてい
る。
されないが４層配線構造で構成されている。メモリ部、
図示しない周辺回路部及びロジック部の夫々の活性領域
（アクティブ領域）ActのバイポーラトランジスタTr間
は、主に第１層目の配線26で結線されている。活性領域
Actに形成された回路間或は異なる活性領域Actに形成さ
れた回路間は第１層目の配線26及び第２層目の配線28で
結線されている。この配線26及び配線28は分離領域（ア
イソレーション領域）Isoを延在するように構成されて
いる。前記以外の第３層目の配線30、第４層目の配線32
の夫々は信号配線や電源配線を主体として構成されてい
る。
第１図に示すように、半導体集積回路装置は単結晶珪
素からなるp-型半導体基板１を主体として構成されてい
る。この半導体基板１の主面上にはn-型エピタキシャル
層３が積層されている。
素からなるp-型半導体基板１を主体として構成されてい
る。この半導体基板１の主面上にはn-型エピタキシャル
層３が積層されている。
前記SBD付抵抗切換型メモリセルは活性領域Actにおい
て半導体基板１の主面に構成されている。半導体素子間
特に順方向バイポーラトランジスタTr1、逆方向バイポ
ーラトランジスタTr2、高抵抗RHの夫々の間は素子分離
領域によって電気的に分離されている。素子分離領域
は、主に半導体基板１、素子間分離絶縁膜５及びp+型半
導体領域６で構成されている。素子間分離絶縁膜５は半
導体基板１（又は及びエピタキシャル層３）の主面に選
択的に熱酸化処理を施して形成された酸化珪素膜で形成
されている。素子間分離絶縁膜５は、突出状（凸状）島
領域４の角部分の半導体基板１やエピタキシャル層３に
結晶欠陥を発生させないように3000〜5000［Å］程度の
膜圧で形成されている。素子間分離絶縁膜５は素子間分
離絶縁膜としては薄い膜圧で形成されている。p+型半導
体領域６は素子間分離絶縁膜５下において半導体基板１
の主面部に設けられている。
て半導体基板１の主面に構成されている。半導体素子間
特に順方向バイポーラトランジスタTr1、逆方向バイポ
ーラトランジスタTr2、高抵抗RHの夫々の間は素子分離
領域によって電気的に分離されている。素子分離領域
は、主に半導体基板１、素子間分離絶縁膜５及びp+型半
導体領域６で構成されている。素子間分離絶縁膜５は半
導体基板１（又は及びエピタキシャル層３）の主面に選
択的に熱酸化処理を施して形成された酸化珪素膜で形成
されている。素子間分離絶縁膜５は、突出状（凸状）島
領域４の角部分の半導体基板１やエピタキシャル層３に
結晶欠陥を発生させないように3000〜5000［Å］程度の
膜圧で形成されている。素子間分離絶縁膜５は素子間分
離絶縁膜としては薄い膜圧で形成されている。p+型半導
体領域６は素子間分離絶縁膜５下において半導体基板１
の主面部に設けられている。
前記順方向バイポーラトランジスタTr1は、ｎ型コレ
クタ領域、ｐ型ベース領域及びｎ型エミッタ領域で構成
されている。つまり、前記順方向バイポーラトランジス
タTr1はnpn型で構成されている。
クタ領域、ｐ型ベース領域及びｎ型エミッタ領域で構成
されている。つまり、前記順方向バイポーラトランジス
タTr1はnpn型で構成されている。
コレクタ領域は、埋込型のn+型半導体領域２及び図示
しないコレクタ電位引上用n+型半導体領域で構成されて
いる。n+型半導体領域２は半導体基板１とエピタキシャ
ル層３との間に設けられている。このn+型半導体領域２
はコレクタ抵抗を低減するために設けられている。
しないコレクタ電位引上用n+型半導体領域で構成されて
いる。n+型半導体領域２は半導体基板１とエピタキシャ
ル層３との間に設けられている。このn+型半導体領域２
はコレクタ抵抗を低減するために設けられている。
ベース領域はp+型半導体領域９及びｐ型半導体領域16
で構成されている。ｐ型半導体領域16は活性領域Actの
エピタキシャル層３で形成された突出状島領域４におい
てエピタキシャル層３の主面部に設けられている。p+型
半導体領域９は突出状島領域４の側壁具体的には肩部分
においてエピタキシャル層３の主面部に設けられてい
る。
で構成されている。ｐ型半導体領域16は活性領域Actの
エピタキシャル層３で形成された突出状島領域４におい
てエピタキシャル層３の主面部に設けられている。p+型
半導体領域９は突出状島領域４の側壁具体的には肩部分
においてエピタキシャル層３の主面部に設けられてい
る。
エミッタ領域はｎ型半導体領域17及びn+型半導体領域
20で構成されている。ｎ型半導体領域17は前記突出状島
領域４に形成されたベース領域（ｐ型半導体領域16）の
主面部に設けられている。n+型半導体領域20はｎ型半導
体領域17の主面部に設けられている。
20で構成されている。ｎ型半導体領域17は前記突出状島
領域４に形成されたベース領域（ｐ型半導体領域16）の
主面部に設けられている。n+型半導体領域20はｎ型半導
体領域17の主面部に設けられている。
この順方向バイポーラトランジスタTr1の各動作領域
の構成を第３図（模写断面図）に、各動作領域の不純物
濃度分布を第4C図（第３図のＣ−Ｃ切断線で切った不純
物濃度分布図）で示す。順方向バイポーラトランジスタ
Tr1のコレクタ領域である埋込型のn+型半導体領域２は
例えば1019〜1020［atoms/cm3］程度の不純物濃度で構
成されている。ｎ型不純物としては例えばSbが使用され
ている。前記エピタキシャル層３は約0.6〜0.8［μｍ］
程度の膜厚で成長させているので、n+型半導体領域２は
エピタキシャル層３の表面から約0.6〜1.4［μｍ］程度
の深さに不純物濃度の最大値（ピーク値）を有するよう
に構成されている。ベース領域であるｐ型半導体領域16
は例えば1017〜1018［atoms/cm3］程度の不純物濃度で
構成されている。ｐ型不純物としては例えばＢが使用さ
れている。ｐ型半導体領域16はエピタキシャル層３の表
面から約0.4〜0.7［μｍ］程度の深さに不純物濃度の最
大値を有するように構成されている。このｐ型半導体領
域16は、後述するが、ショットキーバリアダイオードSB
Dのシールド領域（α線の入射で発生する少数キャリア
に対するポテンシャルバリア領域）としても使用される
ので、ベース領域としては高不純物濃度で構成されてい
る。エミッタ領域のうちのｎ型半導体領域17は例えば10
18〜1019（atoms/cm3］程度の不純物濃度で構成されて
いる。ｎ型不純物としては例えばＰが使用されている。
ｎ型半導体領域17はエピタキシャル層３の表面から約0.
2〜0.4［μｍ］程度の深さに不純物濃度の最大値を有す
るように構成されている。このｎ型半導体領域17は低抵
抗RLやショットキーバリアダイオードSBDのカソード領
域としても使用されるので比較的高不純物濃度で構成さ
れている。エミッタ領域のうちのn+型半導体領域20は例
えば1020〜1021［atoms/cm3］程度の不純物濃度で構成
されている。ｎ型不純物としては例えばAsが使用されて
いる。n+半導体領域20はエピタキシャル層３の表面から
約0.2［μｍ］程度の深さの範囲内において不純物濃度
の最大値を有するように構成されている。
の構成を第３図（模写断面図）に、各動作領域の不純物
濃度分布を第4C図（第３図のＣ−Ｃ切断線で切った不純
物濃度分布図）で示す。順方向バイポーラトランジスタ
Tr1のコレクタ領域である埋込型のn+型半導体領域２は
例えば1019〜1020［atoms/cm3］程度の不純物濃度で構
成されている。ｎ型不純物としては例えばSbが使用され
ている。前記エピタキシャル層３は約0.6〜0.8［μｍ］
程度の膜厚で成長させているので、n+型半導体領域２は
エピタキシャル層３の表面から約0.6〜1.4［μｍ］程度
の深さに不純物濃度の最大値（ピーク値）を有するよう
に構成されている。ベース領域であるｐ型半導体領域16
は例えば1017〜1018［atoms/cm3］程度の不純物濃度で
構成されている。ｐ型不純物としては例えばＢが使用さ
れている。ｐ型半導体領域16はエピタキシャル層３の表
面から約0.4〜0.7［μｍ］程度の深さに不純物濃度の最
大値を有するように構成されている。このｐ型半導体領
域16は、後述するが、ショットキーバリアダイオードSB
Dのシールド領域（α線の入射で発生する少数キャリア
に対するポテンシャルバリア領域）としても使用される
ので、ベース領域としては高不純物濃度で構成されてい
る。エミッタ領域のうちのｎ型半導体領域17は例えば10
18〜1019（atoms/cm3］程度の不純物濃度で構成されて
いる。ｎ型不純物としては例えばＰが使用されている。
ｎ型半導体領域17はエピタキシャル層３の表面から約0.
2〜0.4［μｍ］程度の深さに不純物濃度の最大値を有す
るように構成されている。このｎ型半導体領域17は低抵
抗RLやショットキーバリアダイオードSBDのカソード領
域としても使用されるので比較的高不純物濃度で構成さ
れている。エミッタ領域のうちのn+型半導体領域20は例
えば1020〜1021［atoms/cm3］程度の不純物濃度で構成
されている。ｎ型不純物としては例えばAsが使用されて
いる。n+半導体領域20はエピタキシャル層３の表面から
約0.2［μｍ］程度の深さの範囲内において不純物濃度
の最大値を有するように構成されている。
前記第１図に示すように、ベース領域のp+型半導体領
域９には、突出状島領域４の側壁の素子間分離絶縁膜５
に形成された接続孔７を通してベース引出用電極8Aの一
端が接続されている。ベース引出用電極8Aの他端は素子
分離領域の素子間分離絶縁膜５上に引き出されている。
すなわち、順方向バイポーラトランジスタTr1はSICOS構
造で構成されている。ベース引出用電極8Aはｐ型不純物
が導入された第１層目の多結晶珪素膜で形成されてい
る。前記ベース領域のp+型半導体領域９はベース引出用
電極8Aに導入されたｐ型不純物を接続孔７部分において
エピタキシャル層３の主面部に拡散することによって形
成されている。つまり、p+型半導体領域９はベース引出
用電極8Aに対して自己整合で形成されている。SICOS構
造の順方向バイポーラトランジスタTr1は、ベース引出
用電極8Aとベース領域であるp+型半導体領域９との接続
面積を平面方向においてなくすことができるので、ベー
ス領域の占有面積を縮小し、集積度を向上することがで
きる。
域９には、突出状島領域４の側壁の素子間分離絶縁膜５
に形成された接続孔７を通してベース引出用電極8Aの一
端が接続されている。ベース引出用電極8Aの他端は素子
分離領域の素子間分離絶縁膜５上に引き出されている。
すなわち、順方向バイポーラトランジスタTr1はSICOS構
造で構成されている。ベース引出用電極8Aはｐ型不純物
が導入された第１層目の多結晶珪素膜で形成されてい
る。前記ベース領域のp+型半導体領域９はベース引出用
電極8Aに導入されたｐ型不純物を接続孔７部分において
エピタキシャル層３の主面部に拡散することによって形
成されている。つまり、p+型半導体領域９はベース引出
用電極8Aに対して自己整合で形成されている。SICOS構
造の順方向バイポーラトランジスタTr1は、ベース引出
用電極8Aとベース領域であるp+型半導体領域９との接続
面積を平面方向においてなくすことができるので、ベー
ス領域の占有面積を縮小し、集積度を向上することがで
きる。
ベース引出電極8Aには図示しないが層間絶縁膜24等に
形成された接続孔25を通して第１層目の配線26が接続さ
れている。配線26はバリアメタル膜26A上にアルミニウ
ム膜26Bを積層した複合膜で形成されている。バリアメ
タル膜26Aは例えばTiN膜で形成されている。アルミニウ
ム膜26Bにはアロイスパイクを防止するSi又は及びスト
レスマイグレーションを防止するCuが添加されている。
形成された接続孔25を通して第１層目の配線26が接続さ
れている。配線26はバリアメタル膜26A上にアルミニウ
ム膜26Bを積層した複合膜で形成されている。バリアメ
タル膜26Aは例えばTiN膜で形成されている。アルミニウ
ム膜26Bにはアロイスパイクを防止するSi又は及びスト
レスマイグレーションを防止するCuが添加されている。
エミッタ領域のn+型半導体領域20には層間絶縁膜13で
形成された接続孔（エミッタ開口）18を通してエミッタ
引出用電極19が接続されている。エミッタ引出用電極19
はｎ型不純物が導入された第２層目の多結晶珪素膜で形
成されている。前記層間絶縁膜13はベース引出用電極8A
の表面に熱酸化処理を施して形成した酸化珪素膜で形成
される。この層間絶縁膜13で開口寸法が規定される接続
孔18はベース引出用電極8Aに対して自己整合で形成され
ている。すなわち、結果的にエミッタ引出用電極19はベ
ース引出用電極8Aに対して自己整合でエミッタ領域であ
るn+型半導体領域20に接続されている。このn+型半導体
領域20は、接続孔18で規定された領域内において、エミ
ッタ引出用電極19を通してｎ型不純物をｎ型半導体領域
17の主面部に導入することによって形成されている。つ
まり、n+型半導体領域20はエミッタ引出用電極19に対し
て自己整合で形成されている。エミッタ引出用電極19に
はベース引出用電極8Aと同様に配線26が接続されてい
る。
形成された接続孔（エミッタ開口）18を通してエミッタ
引出用電極19が接続されている。エミッタ引出用電極19
はｎ型不純物が導入された第２層目の多結晶珪素膜で形
成されている。前記層間絶縁膜13はベース引出用電極8A
の表面に熱酸化処理を施して形成した酸化珪素膜で形成
される。この層間絶縁膜13で開口寸法が規定される接続
孔18はベース引出用電極8Aに対して自己整合で形成され
ている。すなわち、結果的にエミッタ引出用電極19はベ
ース引出用電極8Aに対して自己整合でエミッタ領域であ
るn+型半導体領域20に接続されている。このn+型半導体
領域20は、接続孔18で規定された領域内において、エミ
ッタ引出用電極19を通してｎ型不純物をｎ型半導体領域
17の主面部に導入することによって形成されている。つ
まり、n+型半導体領域20はエミッタ引出用電極19に対し
て自己整合で形成されている。エミッタ引出用電極19に
はベース引出用電極8Aと同様に配線26が接続されてい
る。
前記コレクタ領域のコレクタ電位引上用のn+型半導体
領域は図示しないが突出状島領域４のエピタキシャル層
３の主面部に設けられている。このコレクタ電位引上用
のn+型半導体領域には、前記ベース領域、エミッタ領域
の夫々と同様に、コレクタ引出用電極（19）を介在させ
て配線26が接続されている。
領域は図示しないが突出状島領域４のエピタキシャル層
３の主面部に設けられている。このコレクタ電位引上用
のn+型半導体領域には、前記ベース領域、エミッタ領域
の夫々と同様に、コレクタ引出用電極（19）を介在させ
て配線26が接続されている。
前記逆方向バイポーラトランジスタTr2は第１図に示
すようにｎ型コレクタ領域、ｐ型ベース領域及びｎ型エ
ミッタ領域で構成されている。つまり、前記逆方向バイ
ポーラトランジスタTr2は順方向バイポーラトランジス
タTr1と同様にnpn型で構成されている。
すようにｎ型コレクタ領域、ｐ型ベース領域及びｎ型エ
ミッタ領域で構成されている。つまり、前記逆方向バイ
ポーラトランジスタTr2は順方向バイポーラトランジス
タTr1と同様にnpn型で構成されている。
エミッタ領域は、埋込型のn+型半導体領域２及び図示
しないエミッタ電位引上用n+型半導体領域で構成されて
いる。
しないエミッタ電位引上用n+型半導体領域で構成されて
いる。
ベース領域はp+型半導体領域９及びｐ型半導体領域14
で構成されている。ｐ型半導体領域14は突出状島領域４
においてエピタキシャル層３の主面部に設けられてい
る。p+型半導体領域９は突出状島領域４の肩部分におい
てエピタキシャル層３の主面部に設けられている。
で構成されている。ｐ型半導体領域14は突出状島領域４
においてエピタキシャル層３の主面部に設けられてい
る。p+型半導体領域９は突出状島領域４の肩部分におい
てエピタキシャル層３の主面部に設けられている。
コレクタ領域はｎ型半導体領域15及びn+型半導体領域
20で構成されている。ｎ型半導体領域15は前記突出状島
領域４に形成されたベース領域（ｐ型半導体領域14）の
主面部に設けられている。n+型半導体領域20はｎ型半導
体領域15の主面部に設けられている。
20で構成されている。ｎ型半導体領域15は前記突出状島
領域４に形成されたベース領域（ｐ型半導体領域14）の
主面部に設けられている。n+型半導体領域20はｎ型半導
体領域15の主面部に設けられている。
その逆方向バイポーラトランジスタTr2の各動作領域
の構成を第３図に、各動作領域の不純物濃度分布を第4B
図（第３図のＢ−Ｂ切断線で切った不純物濃度分布図）
で示す。逆方向バイポーラトランジスタTr2は、順方向
バイポーラトランジスタTr1のエミッタ領域とコレクタ
領域とを実質的に入れ換えた構造で構成されている。逆
方向バイポーラトランジスタTr2のエミッタ領域である
埋込型のn+型半導体領域２は例えば1019〜1020［atoms/
cm3］程度の不純物濃度で構成されている。ｎ型不純物
としては例えばSbが使用されている。n+型半導体領域２
はエピタキシャル層３の表面から約0.6〜1.4［μｍ］程
度の深さに不純物濃度の最大値を有するように構成され
ている。すなわち、逆方向バイポーラトランジスタTr2
のエミッタ領域は前記順方向バイポーラトランジスタTr
1のコレクタ領域と同一又は略同等の不純物濃度で構成
されている。ベース領域であるｐ型半導体領域16は例え
ば1017〜1018［atoms/cm3］程度の不純物濃度で構成さ
れている。ｐ型不純物としては例えばＢが使用されてい
る。ｐ型半導体領域16はエピタキシャル層３の表面から
約0.4〜0.7［μｍ］程度の深さに不純物濃度の最大値を
有するように構成されている。このｐ型半導体領域16
は、逆方向バイポーラトランジスタTr2のコレクタ領域
をシールドするシールド領域（α線の入射で発生する少
数キャリアに対するポテンシャルバリア領域）としても
使用されるので、ベース領域としては高不純物濃度で構
成されている。すなわち、逆方向バイポーラトランジス
タTr2のベース領域は順方向バイポーラトランジスタTr1
のベース領域と同一又は略同等の不純物濃度で構成され
ている。コレクタ領域のうちのｎ型半導体領域15は例え
ば1018〜1019［atoms/cm3］程度の不純物濃度で構成さ
れている。ｎ型不純物としては例えばＰが使用されてい
る。ｎ型半導体領域15はエピタキシャル層３の表面から
約0.2〜0.4［μｍ］程度の深さに不純物濃度の最大値を
有するように構成されている。コレクタ領域のうちのn+
型半導体領域20は例えば1020〜1021（atoms/cm3］程度
の不純物濃度で構成されている。ｎ型不純物としては例
えばAsが使用されている。n+型半導体領域20はエピタキ
シャル層３の表面から約0.2［μｍ］程度の深さの範囲
内において不純物濃度の最大値を有するように構成され
ている。すなわち、逆方向バイポーラトランジスタTr2
のコレクタ領域（15、20の夫々）は順方向バイポーラト
ランジスタTr1のエミッタ領域（17、20の夫々）と同一
又は略同等の不純物濃度で構成されている。この逆方向
バイポーラトランジスタTr2のコレクタ領域はSBD付抵抗
切換型メモリセルの情報蓄積部（蓄積ノード部）として
使用されている。
の構成を第３図に、各動作領域の不純物濃度分布を第4B
図（第３図のＢ−Ｂ切断線で切った不純物濃度分布図）
で示す。逆方向バイポーラトランジスタTr2は、順方向
バイポーラトランジスタTr1のエミッタ領域とコレクタ
領域とを実質的に入れ換えた構造で構成されている。逆
方向バイポーラトランジスタTr2のエミッタ領域である
埋込型のn+型半導体領域２は例えば1019〜1020［atoms/
cm3］程度の不純物濃度で構成されている。ｎ型不純物
としては例えばSbが使用されている。n+型半導体領域２
はエピタキシャル層３の表面から約0.6〜1.4［μｍ］程
度の深さに不純物濃度の最大値を有するように構成され
ている。すなわち、逆方向バイポーラトランジスタTr2
のエミッタ領域は前記順方向バイポーラトランジスタTr
1のコレクタ領域と同一又は略同等の不純物濃度で構成
されている。ベース領域であるｐ型半導体領域16は例え
ば1017〜1018［atoms/cm3］程度の不純物濃度で構成さ
れている。ｐ型不純物としては例えばＢが使用されてい
る。ｐ型半導体領域16はエピタキシャル層３の表面から
約0.4〜0.7［μｍ］程度の深さに不純物濃度の最大値を
有するように構成されている。このｐ型半導体領域16
は、逆方向バイポーラトランジスタTr2のコレクタ領域
をシールドするシールド領域（α線の入射で発生する少
数キャリアに対するポテンシャルバリア領域）としても
使用されるので、ベース領域としては高不純物濃度で構
成されている。すなわち、逆方向バイポーラトランジス
タTr2のベース領域は順方向バイポーラトランジスタTr1
のベース領域と同一又は略同等の不純物濃度で構成され
ている。コレクタ領域のうちのｎ型半導体領域15は例え
ば1018〜1019［atoms/cm3］程度の不純物濃度で構成さ
れている。ｎ型不純物としては例えばＰが使用されてい
る。ｎ型半導体領域15はエピタキシャル層３の表面から
約0.2〜0.4［μｍ］程度の深さに不純物濃度の最大値を
有するように構成されている。コレクタ領域のうちのn+
型半導体領域20は例えば1020〜1021（atoms/cm3］程度
の不純物濃度で構成されている。ｎ型不純物としては例
えばAsが使用されている。n+型半導体領域20はエピタキ
シャル層３の表面から約0.2［μｍ］程度の深さの範囲
内において不純物濃度の最大値を有するように構成され
ている。すなわち、逆方向バイポーラトランジスタTr2
のコレクタ領域（15、20の夫々）は順方向バイポーラト
ランジスタTr1のエミッタ領域（17、20の夫々）と同一
又は略同等の不純物濃度で構成されている。この逆方向
バイポーラトランジスタTr2のコレクタ領域はSBD付抵抗
切換型メモリセルの情報蓄積部（蓄積ノード部）として
使用されている。
第３図の左側に示す順方向バイポーラトランジスタTr
は、第１図において図示してないが、メモリセル部以外
の周辺回路やロジック部に主体として配置されている。
この順方向バイポーラトランジスタTrは、ｎ型コレクタ
領域、ｐ型ベース領域及びｎ型エミッタ領域で構成さ
れ、npn型で構成されている。順方向バイポーラトラン
ジスタTrはSICOS構造で構成されている。
は、第１図において図示してないが、メモリセル部以外
の周辺回路やロジック部に主体として配置されている。
この順方向バイポーラトランジスタTrは、ｎ型コレクタ
領域、ｐ型ベース領域及びｎ型エミッタ領域で構成さ
れ、npn型で構成されている。順方向バイポーラトラン
ジスタTrはSICOS構造で構成されている。
コレクタ領域は、埋込型のn+型半導体領域２、n-型エ
ピタキシャル層３及び図示しないコレクタ電位引上用n+
型半導体領域で構成されている。
ピタキシャル層３及び図示しないコレクタ電位引上用n+
型半導体領域で構成されている。
ベース領域はp+型半導体領域９及びｐ型半導体領域45
で構成されている。ｐ型半導体領域45は突出状島領域４
においてエピタキシャル層３の主面部に設けられてい
る。p+型半導体領域９は突出状島領域４の側壁具体的に
は肩部分においてエピタキシャル層３の主面部に設けら
れている。
で構成されている。ｐ型半導体領域45は突出状島領域４
においてエピタキシャル層３の主面部に設けられてい
る。p+型半導体領域９は突出状島領域４の側壁具体的に
は肩部分においてエピタキシャル層３の主面部に設けら
れている。
エミッタ領域はn+型半導体領域20で構成されている。
n+型半導体領域20は前記突出状島領域４に形成されたベ
ース領域（ｐ型半導体領域45）の主面部に設けられてい
る。
n+型半導体領域20は前記突出状島領域４に形成されたベ
ース領域（ｐ型半導体領域45）の主面部に設けられてい
る。
この順方向バイポーラトランジスタTrの各動作領域の
不純物濃度分布を第4A図（第３図のＡ−Ａ切断線で切っ
た不純物濃度分布図）で示す。順方向バイポーラトラン
ジスタTrのコレクタ領域である埋込型のn+型半導体領域
２は前記順方向バイポーラトランジスタTr1のコレクタ
領域や逆方向バイポーラトランジスタTr2のエミッタ領
域と同一又は略同等の不純物濃度で構成されている。エ
ピタキシャル層３はベース領域であるｐ型半導体領域45
とコレクタ領域である埋込型のn+型半導体領域２との間
に設けられている。エピタキシャル層３は例えば1015〜
1016［atoms/cm3］程度の不純物濃度で構成されてい
る。エピタキシャル層３は約0.4〜0.7［μｍ］程度の範
囲内に構成されている。ベース領域であるｐ型半導体領
域45は例えば1017〜1018［atoms/cm3］程度の不純物濃
度で構成されている。ｐ型不純物としては例えばＢが使
用されている。ｐ型半導体領域45はエピタキシャル層３
の表面から約0.3〜0.4［μｍ］程度の深さに不純物濃度
の最大値を有するように構成されている。エミッタ領域
であるn+型半導体領域20は例えば1020〜1021［atoms/cm
3］程度の不純物濃度で構成されている。ｎ型不純物と
しては例えばAsが使用されている。n+型半導体領域20は
ベース領域であるｐ型半導体領域45の表面から約0.2
［μｍ］程度の深さの範囲内において不純物濃度の最大
値を有するように構成されている。
不純物濃度分布を第4A図（第３図のＡ−Ａ切断線で切っ
た不純物濃度分布図）で示す。順方向バイポーラトラン
ジスタTrのコレクタ領域である埋込型のn+型半導体領域
２は前記順方向バイポーラトランジスタTr1のコレクタ
領域や逆方向バイポーラトランジスタTr2のエミッタ領
域と同一又は略同等の不純物濃度で構成されている。エ
ピタキシャル層３はベース領域であるｐ型半導体領域45
とコレクタ領域である埋込型のn+型半導体領域２との間
に設けられている。エピタキシャル層３は例えば1015〜
1016［atoms/cm3］程度の不純物濃度で構成されてい
る。エピタキシャル層３は約0.4〜0.7［μｍ］程度の範
囲内に構成されている。ベース領域であるｐ型半導体領
域45は例えば1017〜1018［atoms/cm3］程度の不純物濃
度で構成されている。ｐ型不純物としては例えばＢが使
用されている。ｐ型半導体領域45はエピタキシャル層３
の表面から約0.3〜0.4［μｍ］程度の深さに不純物濃度
の最大値を有するように構成されている。エミッタ領域
であるn+型半導体領域20は例えば1020〜1021［atoms/cm
3］程度の不純物濃度で構成されている。ｎ型不純物と
しては例えばAsが使用されている。n+型半導体領域20は
ベース領域であるｐ型半導体領域45の表面から約0.2
［μｍ］程度の深さの範囲内において不純物濃度の最大
値を有するように構成されている。
前記メモリセル以外の順方向バイポーラトランジスタ
Trは、ベース領域であるｐ型半導体領域45を浅いpn接合
で構成し、ｐ型半導体領域45の底面を低不純物濃度のｎ
型エピタキシャル層３に接触させている。つまり、ｐ型
半導体領域45及びエピタキシャル層３は低不純物濃度の
pn接合部を構成している。
Trは、ベース領域であるｐ型半導体領域45を浅いpn接合
で構成し、ｐ型半導体領域45の底面を低不純物濃度のｎ
型エピタキシャル層３に接触させている。つまり、ｐ型
半導体領域45及びエピタキシャル層３は低不純物濃度の
pn接合部を構成している。
これに対して、逆方向バイポーラトランジスタTr
2は、前記順方向バイポーラトランジスタTrのベース領
域であるｐ型半導体領域45に比べて、pn接合が深いｐ型
半導体領域14でベース領域を構成している。このｐ型半
導体領域14は、ベース領域と埋込型のn+型半導体領域２
との間の寸法を縮小し、エピタキシャル層３の縦方向の
寸法を縮小するか、或はエピタキシャル層３を実質的に
廃止して直接埋込型のn+型半導体領域２に接触するよう
に構成されている。この逆方向バイポーラトランジスタ
Tr2の動作速度を規定するベース遮断周波数fTの関係式
は次式〈１〉で与えらている。
2は、前記順方向バイポーラトランジスタTrのベース領
域であるｐ型半導体領域45に比べて、pn接合が深いｐ型
半導体領域14でベース領域を構成している。このｐ型半
導体領域14は、ベース領域と埋込型のn+型半導体領域２
との間の寸法を縮小し、エピタキシャル層３の縦方向の
寸法を縮小するか、或はエピタキシャル層３を実質的に
廃止して直接埋込型のn+型半導体領域２に接触するよう
に構成されている。この逆方向バイポーラトランジスタ
Tr2の動作速度を規定するベース遮断周波数fTの関係式
は次式〈１〉で与えらている。
ここで、 Q:正孔の蓄積電荷量 WB:ベース幅 η：電荷密度 D:拡散係数 ベース遮断周波数fTはエピタキシャル層３内の正孔の
蓄積電荷量Ｑに依存するが、前記逆方向バイポーラトラ
ンジスタTr2は、エピタキシャル層３を実質的に廃止
し、ベース領域（ｐ型半導体領域14）と埋込型のn+型半
導体領域２とを直接々触させ、高不純物濃度のpn接合を
構成しているので、前記〈１〉式の第１項を無視するこ
とができる。この〈１〉式の第１項はベース遮断周波数
fTの約８〜９割の値を規定しているので、ベース遮断周
波数fTは高い値にすることができる。
蓄積電荷量Ｑに依存するが、前記逆方向バイポーラトラ
ンジスタTr2は、エピタキシャル層３を実質的に廃止
し、ベース領域（ｐ型半導体領域14）と埋込型のn+型半
導体領域２とを直接々触させ、高不純物濃度のpn接合を
構成しているので、前記〈１〉式の第１項を無視するこ
とができる。この〈１〉式の第１項はベース遮断周波数
fTの約８〜９割の値を規定しているので、ベース遮断周
波数fTは高い値にすることができる。
また、逆方向バイポーラトランジスタTr2は、前記順
方向バイポーラトランジスタTrのエミッタ領域であるn+
型半導体領域20に比べて、pn接合が深いｎ型半導体領域
15（及びn+型半導体領域20）でコレクタ領域を構成して
いる。このｎ型半導体領域15は、ベース領域であるｐ型
半導体領域14を深く構成したことに対応して深く構成さ
れ、ベース幅（ｐ型半導体領域14の幅寸法）を縮小する
ように構成されている。つまり、ベース遮断周波数fTは
前記〈１〉式に示すように、ベース幅WBによって規定さ
れており、コレクタ領域を深く構成することによって高
い値にすることができる。
方向バイポーラトランジスタTrのエミッタ領域であるn+
型半導体領域20に比べて、pn接合が深いｎ型半導体領域
15（及びn+型半導体領域20）でコレクタ領域を構成して
いる。このｎ型半導体領域15は、ベース領域であるｐ型
半導体領域14を深く構成したことに対応して深く構成さ
れ、ベース幅（ｐ型半導体領域14の幅寸法）を縮小する
ように構成されている。つまり、ベース遮断周波数fTは
前記〈１〉式に示すように、ベース幅WBによって規定さ
れており、コレクタ領域を深く構成することによって高
い値にすることができる。
前記逆方向バイポーラトランジスタTr2のベース領域
のp+型半導体領域９には、前記順方向バイポーラトラジ
ンスタTr1と同様にベース引出用電極8Aを介在させて配
線26が接続されている。つまり、逆方向バイポーラトラ
ンジスタTr2はSICOS構造で構成されている。エミッタ領
域の図示しないエミッタ電位引上用のn+型半導体領域に
はエミッタ引出用電極（19）を介在させて配線26が接続
されている。コレクタ領域のn+型半導体領域20にはコレ
クタ引出用電極19を介在させて配線26が接続されてい
る。
のp+型半導体領域９には、前記順方向バイポーラトラジ
ンスタTr1と同様にベース引出用電極8Aを介在させて配
線26が接続されている。つまり、逆方向バイポーラトラ
ンジスタTr2はSICOS構造で構成されている。エミッタ領
域の図示しないエミッタ電位引上用のn+型半導体領域に
はエミッタ引出用電極（19）を介在させて配線26が接続
されている。コレクタ領域のn+型半導体領域20にはコレ
クタ引出用電極19を介在させて配線26が接続されてい
る。
このように、SICOS構造の順方向バイポーラトラジス
タTr（メモリセル以外のTr）及び逆方向バイポーラトラ
ンジスタTr2（メモリセル）を有する半導体集積回路装
置において、前記逆方向バイポーラトランジスタTr2の
ベース領域（ｐ型半導体領域14）を、順方向バイポーラ
トランジスタTrのベース領域（ｐ型半導体領域45）に比
べて深く構成することにより、前記順方向バイポーラト
ランジスタTrのベース領域にはコレクタ領域の低不純物
濃度のエピタキシャル層３が接触するので、ベース領域
とコレクタ領域とのpn接合容量を低減し、順方向バイポ
ーラトランジスタTrの動作速度の高速化を図ることがで
きると共に、前記逆方向バイポーラトランジスタTr2の
ベース領域にはエミッタ領域の高不純物濃度の埋込型半
導体領域２が接触する（或はエピタキシャル層３が薄く
なる）ので、正孔の蓄積電荷量Ｑを小さくし、ベース遮
断周波数fTを大きくして逆方向バイポーラトランジスタ
Tr2の動作速度の高速化を図ることができる。
タTr（メモリセル以外のTr）及び逆方向バイポーラトラ
ンジスタTr2（メモリセル）を有する半導体集積回路装
置において、前記逆方向バイポーラトランジスタTr2の
ベース領域（ｐ型半導体領域14）を、順方向バイポーラ
トランジスタTrのベース領域（ｐ型半導体領域45）に比
べて深く構成することにより、前記順方向バイポーラト
ランジスタTrのベース領域にはコレクタ領域の低不純物
濃度のエピタキシャル層３が接触するので、ベース領域
とコレクタ領域とのpn接合容量を低減し、順方向バイポ
ーラトランジスタTrの動作速度の高速化を図ることがで
きると共に、前記逆方向バイポーラトランジスタTr2の
ベース領域にはエミッタ領域の高不純物濃度の埋込型半
導体領域２が接触する（或はエピタキシャル層３が薄く
なる）ので、正孔の蓄積電荷量Ｑを小さくし、ベース遮
断周波数fTを大きくして逆方向バイポーラトランジスタ
Tr2の動作速度の高速化を図ることができる。
また、前記構成に加えて、逆方向バイポーラトランジ
スタTr2のコレクタ領域（ｎ型半導体領域15）を、順方
向バイポーラトランジスタTrのエミッタ領域（n+型半導
体領域20）に比べて深く構成することにより、前述の効
果に加えて、前記逆方向バイポーラトランジスタTr2の
ベース領域（ｐ型半導体領域14）のベース幅を縮小する
ことができるので、ベース遮断周波数fTを大きくし、逆
方向バイポーラトランジスタTr2の動作速度の高速化を
図ることができる。
スタTr2のコレクタ領域（ｎ型半導体領域15）を、順方
向バイポーラトランジスタTrのエミッタ領域（n+型半導
体領域20）に比べて深く構成することにより、前述の効
果に加えて、前記逆方向バイポーラトランジスタTr2の
ベース領域（ｐ型半導体領域14）のベース幅を縮小する
ことができるので、ベース遮断周波数fTを大きくし、逆
方向バイポーラトランジスタTr2の動作速度の高速化を
図ることができる。
第５図（ベース遮断周波数fTのピンチ抵抗依存性を示
す図）には前述の逆方向バイポーラトランジスタTr2の
ベース遮断周波数fT（実線Ａ）と、前記順方向バイポー
ラトランジスタTrを逆方向バイポーラトランジスタとし
た場合のベース遮断周波数fT（実線Ｂ）とを示す。第５
図に示すように、逆方向バイポーラトランジスタTr2の
ベース遮断周波数fTは従来の逆方向バイポーラトランジ
スタ（Tr）に比べて約２倍程度高くすることができる。
つまり、逆方向バイポーラトランジスタTr2は、４〜８
［GHz］程度のベース遮断周波数fTを得ることができる
ので、高速サイクルで動作させることができる。なお、
第５図において、ピンチ抵抗が約30［ＫΩ／□］を越え
た領域（Ｐ点以上の領域）はパンチスルーが発生する領
域である。
す図）には前述の逆方向バイポーラトランジスタTr2の
ベース遮断周波数fT（実線Ａ）と、前記順方向バイポー
ラトランジスタTrを逆方向バイポーラトランジスタとし
た場合のベース遮断周波数fT（実線Ｂ）とを示す。第５
図に示すように、逆方向バイポーラトランジスタTr2の
ベース遮断周波数fTは従来の逆方向バイポーラトランジ
スタ（Tr）に比べて約２倍程度高くすることができる。
つまり、逆方向バイポーラトランジスタTr2は、４〜８
［GHz］程度のベース遮断周波数fTを得ることができる
ので、高速サイクルで動作させることができる。なお、
第５図において、ピンチ抵抗が約30［ＫΩ／□］を越え
た領域（Ｐ点以上の領域）はパンチスルーが発生する領
域である。
前記ショットキーバリアダオードSBDは、第１図に示
すように、前記メモリセルの順方向バイポーラトランジ
スタTr1のエミッタ領域と一帯に構成されたｎ型半導体
領域17（カソード領域）と、ｎ型半導体領域17の主面に
形成された（図示していない）白金シリサイド膜（アノ
ード領域）とで構成されている。実質的には、ショット
キーバリアダイオードSBDのカソード領域はｎ型半導体
領域17の表面側に設けられたｎ型半導体領域46で構成さ
れ、アノード領域はｎ型半導体領域46の主面に形成され
た白金シリサイド膜で構成されている。このｎ型半導体
領域46は、第３図及び第4D図（第３図のＤ−Ｄ切断線で
切った不純物濃度分布図）に示すように、ｎ型半導体領
域17に比べてエピタキシャル層３の表面側の不純物濃度
の最大値を有し、ｎ型半導体領域17に比べて不純物濃度
の最大値が低く構成されている。このｎ型半導体領域46
は不純物濃度が最大値となる領域は白金シリサイド膜中
（シリサイド化される領域中）である。ｎ型半導体領域
46は、1018［atoms/cm3］以下の不純物濃度、具体的に
は1.25×1018［atoms/cm3］以下の不純物濃度で構成さ
れている。本実施例ではｎ型半導体領域46は1017［atom
s/cm3］程度の不純物濃度で構成されている。また、ｎ
型半導体領域46はｎ型半導体領域17の表面から0.01［μ
ｍ］までの範囲内において不純物濃度の最大値を有する
ように構成されている。
すように、前記メモリセルの順方向バイポーラトランジ
スタTr1のエミッタ領域と一帯に構成されたｎ型半導体
領域17（カソード領域）と、ｎ型半導体領域17の主面に
形成された（図示していない）白金シリサイド膜（アノ
ード領域）とで構成されている。実質的には、ショット
キーバリアダイオードSBDのカソード領域はｎ型半導体
領域17の表面側に設けられたｎ型半導体領域46で構成さ
れ、アノード領域はｎ型半導体領域46の主面に形成され
た白金シリサイド膜で構成されている。このｎ型半導体
領域46は、第３図及び第4D図（第３図のＤ−Ｄ切断線で
切った不純物濃度分布図）に示すように、ｎ型半導体領
域17に比べてエピタキシャル層３の表面側の不純物濃度
の最大値を有し、ｎ型半導体領域17に比べて不純物濃度
の最大値が低く構成されている。このｎ型半導体領域46
は不純物濃度が最大値となる領域は白金シリサイド膜中
（シリサイド化される領域中）である。ｎ型半導体領域
46は、1018［atoms/cm3］以下の不純物濃度、具体的に
は1.25×1018［atoms/cm3］以下の不純物濃度で構成さ
れている。本実施例ではｎ型半導体領域46は1017［atom
s/cm3］程度の不純物濃度で構成されている。また、ｎ
型半導体領域46はｎ型半導体領域17の表面から0.01［μ
ｍ］までの範囲内において不純物濃度の最大値を有する
ように構成されている。
第6A図（SBDの表面濃度と順方向電圧Vfとの関係を示
す図）に示すように、ショットキーバリアダイオードSB
Dは、表面の不純物濃度が1.25×1018［atoms/cm3］を越
えると、熱処理による順方向電圧Vfの劣化が著しくな
る。また、第6B図（SBDの表面濃度とSBD容量との関係を
示す図）に示すように、ショットキーバリアダイオード
SBDは、表面の不純物濃度が増加すると共に容量CSBDが
増加するが、1.25×1018［atoms/cm3］を越えると、熱
処理による順方向電圧Vfの劣化が著しくなる。
す図）に示すように、ショットキーバリアダイオードSB
Dは、表面の不純物濃度が1.25×1018［atoms/cm3］を越
えると、熱処理による順方向電圧Vfの劣化が著しくな
る。また、第6B図（SBDの表面濃度とSBD容量との関係を
示す図）に示すように、ショットキーバリアダイオード
SBDは、表面の不純物濃度が増加すると共に容量CSBDが
増加するが、1.25×1018［atoms/cm3］を越えると、熱
処理による順方向電圧Vfの劣化が著しくなる。
したがって、ショットキーバリアダイオードSBDは、
表面を1.25×1018［atoms/cm3］以下の低不純物濃度で
構成し、不純物濃度の変化量を小さくするために表面に
不純物濃度の最大値を有するように構成する。このよう
に構成されるショットキーバリアダイオードSBDは、カ
ソード領域を低不純物濃度で構成することによって熱処
理による順方向電圧Vfの劣化を防止すると共に、不純物
濃度の変化量を低減することによってシリコン（半導体
領域46）と金属（白金シリサイド膜）との界面のバリア
ハイトを安定させ、トンネル電流を安定させて順方向電
圧Vfの変化量を低減することができる。
表面を1.25×1018［atoms/cm3］以下の低不純物濃度で
構成し、不純物濃度の変化量を小さくするために表面に
不純物濃度の最大値を有するように構成する。このよう
に構成されるショットキーバリアダイオードSBDは、カ
ソード領域を低不純物濃度で構成することによって熱処
理による順方向電圧Vfの劣化を防止すると共に、不純物
濃度の変化量を低減することによってシリコン（半導体
領域46）と金属（白金シリサイド膜）との界面のバリア
ハイトを安定させ、トンネル電流を安定させて順方向電
圧Vfの変化量を低減することができる。
このショットキーバリアダイオードSBDはシールド構
造で構成されている。つまり、ショットキーバリアダイ
オードSBDのｎ型半導体領域17は、順方向バイポーラト
ランジスタTr1のベース領域であるｐ型半導体領域16及
びp+型半導体領域９でシールドされている。このシール
ド領域はα線の入射で発生する少数キャリアに対するポ
テンシャルバリア領域である。
造で構成されている。つまり、ショットキーバリアダイ
オードSBDのｎ型半導体領域17は、順方向バイポーラト
ランジスタTr1のベース領域であるｐ型半導体領域16及
びp+型半導体領域９でシールドされている。このシール
ド領域はα線の入射で発生する少数キャリアに対するポ
テンシャルバリア領域である。
前記ショットキーバリアダイオードSBDは低抵抗RLを
通して逆方向バイポーラトランジスタTr2のコレクタ端
子（情報蓄積部）に接続されている。
通して逆方向バイポーラトランジスタTr2のコレクタ端
子（情報蓄積部）に接続されている。
メモリセル抵抗の低抵抗RLは順方向バイポーラトラン
ジスタTr1のエミッタ領域であるｎ型半導体領域17で構
成されている。前述のように、低抵抗RLのｎ型半導体領
域17はショットキーバリアダイオードSBDのカソード領
域であるｎ型半導体領域46と同一導電型で構成されてい
るので、低抵抗RLとショットキーバリアダイオードSBD
とは直列に接続されている。この低抵抗RLのｎ型半導体
領域17は、低い抵抗値を有するように、順方向バイポー
ラトランジスタTr1のｎ型半導体領域17と同一の不純物
濃度で構成されている。
ジスタTr1のエミッタ領域であるｎ型半導体領域17で構
成されている。前述のように、低抵抗RLのｎ型半導体領
域17はショットキーバリアダイオードSBDのカソード領
域であるｎ型半導体領域46と同一導電型で構成されてい
るので、低抵抗RLとショットキーバリアダイオードSBD
とは直列に接続されている。この低抵抗RLのｎ型半導体
領域17は、低い抵抗値を有するように、順方向バイポー
ラトランジスタTr1のｎ型半導体領域17と同一の不純物
濃度で構成されている。
このようにショットキーバリアダイオードSBDのカソ
ード領域に直列に接続される低抵抗RLを有する半導体集
積回路装置において、前記ショッキーバリアダイオード
SBDのカソード領域を、基板表面側に最大値を有する低
不純物濃度のｎ型半導体領域46で構成し、前記低抵抗RL
を、前記ｎ型半導体領域46に比べて基板表面の深い位置
に最大値を有する高不純物濃度のｎ型半導体領域17で構
成することにより、不純物濃度分布の変化量が小さい領
域でショットキーバリアダイオードSBDを構成すること
ができるので、順方向電圧Vfのばらつきの低減や耐熱性
を向上し、ショットキーバリアダイオードSBDの特性を
向上することができると共に、これと独立に低抵抗RLの
抵抗値を充分に低く最適に設定することができる。
ード領域に直列に接続される低抵抗RLを有する半導体集
積回路装置において、前記ショッキーバリアダイオード
SBDのカソード領域を、基板表面側に最大値を有する低
不純物濃度のｎ型半導体領域46で構成し、前記低抵抗RL
を、前記ｎ型半導体領域46に比べて基板表面の深い位置
に最大値を有する高不純物濃度のｎ型半導体領域17で構
成することにより、不純物濃度分布の変化量が小さい領
域でショットキーバリアダイオードSBDを構成すること
ができるので、順方向電圧Vfのばらつきの低減や耐熱性
を向上し、ショットキーバリアダイオードSBDの特性を
向上することができると共に、これと独立に低抵抗RLの
抵抗値を充分に低く最適に設定することができる。
メモリセル抵抗の高抵抗RHはp-型半導体領域10で構成
されている。p-型半導体領域10は突出状島領域４のエピ
タキシャル層３の主面部に設けられている。
されている。p-型半導体領域10は突出状島領域４のエピ
タキシャル層３の主面部に設けられている。
また、メモリセルには容量素子Caが構成されている。
この容量素子Caは、下層電極19、誘電体膜23、上層電極
23の夫々を順次積層したスタックド構造で構成されてい
る。下層電極19はエミッタ引出用電極19と同一層である
多結晶珪素膜で形成されている。誘電体膜23は例えばタ
ンタルオキサイド（Ta2O5）膜で形成されている。上層
電極23は例えば高融点金属（MoSi2）膜で形成されてい
る。誘電体膜23は上層電極23と同一パターンで構成され
ている。
この容量素子Caは、下層電極19、誘電体膜23、上層電極
23の夫々を順次積層したスタックド構造で構成されてい
る。下層電極19はエミッタ引出用電極19と同一層である
多結晶珪素膜で形成されている。誘電体膜23は例えばタ
ンタルオキサイド（Ta2O5）膜で形成されている。上層
電極23は例えば高融点金属（MoSi2）膜で形成されてい
る。誘電体膜23は上層電極23と同一パターンで構成され
ている。
前記第１層目の配線26の上層には層間絶縁膜27を介在
させて第２層目の配線28が延在している。第２層目の配
線28の上層には層間絶縁膜29を介在させて第３層目の配
線30が延在している。第３層目の配線30の上層には層間
絶縁膜31を介在させて第４層目の配線32が延在してい
る。第２層目の配線28、第３層目の配線30、第４層目の
配線32の夫々はアルミニウム膜やSi又は及びCuが添加さ
れたアルミニウム膜で形成されている。第４層目の配線
32の上層にはパッシベーション膜33が設けられている。
させて第２層目の配線28が延在している。第２層目の配
線28の上層には層間絶縁膜29を介在させて第３層目の配
線30が延在している。第３層目の配線30の上層には層間
絶縁膜31を介在させて第４層目の配線32が延在してい
る。第２層目の配線28、第３層目の配線30、第４層目の
配線32の夫々はアルミニウム膜やSi又は及びCuが添加さ
れたアルミニウム膜で形成されている。第４層目の配線
32の上層にはパッシベーション膜33が設けられている。
分離領域Isoにおいて、突出状島領域４間つまり素子
間分離領域である素子間分離絶縁膜５上には、第１図に
示すように、ダミー突出部8Bが設けられている。このダ
ミー突出部8Bは順方向バイポーラトランジスタTr1のベ
ース引出用電極8A、逆方向バイポーラトランジスタTr2
のベース引出用電極8Aの夫々と同一導電層で構成されて
いる。ダミー突出部8Bは上層の第１層目の配線26の配置
パターンと一致（同期）させている。ダミー突出部8B
は、平面形状が正方形状で構成され、行方向及び列方向
に規則的に複数配置されたメッシュ状（井状）に構成さ
れている。このように構成されるダミー突出部8Bは、前
記半導体素子や電極で生じる段差形状を低減して前記層
間絶縁膜24の表面を平坦化することができるので、配線
26のステップカバレッジを向上し、配線26の電気的信頼
性を向上することができると共に、前記配線26と半導体
基板１との間に寄生容量を積極的に形成し、配線26に付
加される寄生容量を低減することができるので、配線26
の信号伝達速度を増加し、半導体集積回路装置の動作速
度を速くすることができる。
間分離領域である素子間分離絶縁膜５上には、第１図に
示すように、ダミー突出部8Bが設けられている。このダ
ミー突出部8Bは順方向バイポーラトランジスタTr1のベ
ース引出用電極8A、逆方向バイポーラトランジスタTr2
のベース引出用電極8Aの夫々と同一導電層で構成されて
いる。ダミー突出部8Bは上層の第１層目の配線26の配置
パターンと一致（同期）させている。ダミー突出部8B
は、平面形状が正方形状で構成され、行方向及び列方向
に規則的に複数配置されたメッシュ状（井状）に構成さ
れている。このように構成されるダミー突出部8Bは、前
記半導体素子や電極で生じる段差形状を低減して前記層
間絶縁膜24の表面を平坦化することができるので、配線
26のステップカバレッジを向上し、配線26の電気的信頼
性を向上することができると共に、前記配線26と半導体
基板１との間に寄生容量を積極的に形成し、配線26に付
加される寄生容量を低減することができるので、配線26
の信号伝達速度を増加し、半導体集積回路装置の動作速
度を速くすることができる。
次に、前記半導体集積回路装置の具体的な製造方法に
ついて、第７図乃至第23図（各製造工程毎に示す要部断
面図）を用いて簡単に説明する。
ついて、第７図乃至第23図（各製造工程毎に示す要部断
面図）を用いて簡単に説明する。
まず、単結晶珪素からなるp-型半導体基板１を用意す
る。
る。
次に、活性領域Actの半導体素子間及び分離領域Isoに
おいて、半導体基板１の主面上に不純物導入用マスク35
を形成する。不純物導入用マスク35は半導体基板１の主
面に選択的に熱酸化処理を施して形成した酸化珪素膜で
形成する。
おいて、半導体基板１の主面上に不純物導入用マスク35
を形成する。不純物導入用マスク35は半導体基板１の主
面に選択的に熱酸化処理を施して形成した酸化珪素膜で
形成する。
次に、前記不純物導入用マスク35を用い、半導体基板
１の主面部にｎ型不純物例えばSb（又はＰ又はAs）を導
入することによって、第７図に示すように埋込型のn+型
半導体領域２を形成する。前記ｎ型不純物は例えば熱拡
散法で導入する。
１の主面部にｎ型不純物例えばSb（又はＰ又はAs）を導
入することによって、第７図に示すように埋込型のn+型
半導体領域２を形成する。前記ｎ型不純物は例えば熱拡
散法で導入する。
次に、前記半導体基板１の主面上の不純物導入用マス
ク35及びその多の酸化珪素膜を除去する。そして、第８
図に示すように、半導体基板１の主面上全面にn-型エピ
タキシャル層３を成長させる。エピタキシャル層３は例
えば0.6〜0.8［μｍ］程度の膜厚で形成する。
ク35及びその多の酸化珪素膜を除去する。そして、第８
図に示すように、半導体基板１の主面上全面にn-型エピ
タキシャル層３を成長させる。エピタキシャル層３は例
えば0.6〜0.8［μｍ］程度の膜厚で形成する。
次に、活性領域Actの半導体素子形成領域において、
エピタキシャル層３の主面上に順次積層されたマスク3
6、37、38の夫々を形成する。マスク36は例えばエピタ
キシャル層３の表面に熱酸化処理を施して形成した酸化
珪素膜で形成する。マスク37は、マスク36上に形成さ
れ、主に耐酸化マスクとして使用される。マスク37は例
えばCVD法やスパッタ法で堆積させた窒化珪素膜で形成
し、800〜1200［Å］程度の膜厚で形成する。前記マス
ク36は、半導体基板１とマスク37との間に発生する応力
の緩和等のために形成されており、例えば400〜600
［Å］程度の膜厚で形成する。マスク38は、マスク37上
に形成され、主にエッチング用マスクとして使用され
る。マスク38は例えばCVD法で堆積させた酸化珪素膜で
形成し、7000〜8000［Å］程度の膜厚で形成する。これ
らのマスク36、37、38は上層から順次パターニング（重
ね切り）され、同一パターンで形成されている。
エピタキシャル層３の主面上に順次積層されたマスク3
6、37、38の夫々を形成する。マスク36は例えばエピタ
キシャル層３の表面に熱酸化処理を施して形成した酸化
珪素膜で形成する。マスク37は、マスク36上に形成さ
れ、主に耐酸化マスクとして使用される。マスク37は例
えばCVD法やスパッタ法で堆積させた窒化珪素膜で形成
し、800〜1200［Å］程度の膜厚で形成する。前記マス
ク36は、半導体基板１とマスク37との間に発生する応力
の緩和等のために形成されており、例えば400〜600
［Å］程度の膜厚で形成する。マスク38は、マスク37上
に形成され、主にエッチング用マスクとして使用され
る。マスク38は例えばCVD法で堆積させた酸化珪素膜で
形成し、7000〜8000［Å］程度の膜厚で形成する。これ
らのマスク36、37、38は上層から順次パターニング（重
ね切り）され、同一パターンで形成されている。
次に、第９図に示すように、前記マスク36、37、38の
夫々の側壁にマスク39を形成する。マスク39は主にエッ
チング用及び耐酸化用マスクとして使用される。マスク
39は、例えば窒化珪素膜、多結晶珪素膜の夫々を順次積
層し、この後RIE等の異方性エッチングを施すことによ
って形成することができる。窒化珪素膜は主に耐熱酸化
処理に使用され、多結晶珪素膜は窒化珪素膜のステップ
カバレッジを向上するために使用されている。
夫々の側壁にマスク39を形成する。マスク39は主にエッ
チング用及び耐酸化用マスクとして使用される。マスク
39は、例えば窒化珪素膜、多結晶珪素膜の夫々を順次積
層し、この後RIE等の異方性エッチングを施すことによ
って形成することができる。窒化珪素膜は主に耐熱酸化
処理に使用され、多結晶珪素膜は窒化珪素膜のステップ
カバレッジを向上するために使用されている。
次に、主にマスク38及び39を用い、活性領域Actの半
導体素子間及び分離領域Isoのエピタキシャル層３の表
面をエッチングにより除去し、エピタキシャル層３を突
出させた突出状島領域４を形成する。前記エッチングは
加工精度を高めるために異方性エッチングを主体として
行う。そして、最終段において、エッチングは突出状島
領域４の角部分の急峻な形状を緩和するために等方性エ
ッチングで行う。
導体素子間及び分離領域Isoのエピタキシャル層３の表
面をエッチングにより除去し、エピタキシャル層３を突
出させた突出状島領域４を形成する。前記エッチングは
加工精度を高めるために異方性エッチングを主体として
行う。そして、最終段において、エッチングは突出状島
領域４の角部分の急峻な形状を緩和するために等方性エ
ッチングで行う。
次に、第10図に示すように、主にマスク39を用い、露
出するエピタルキシャル層３の表面上に酸化珪素膜40を
形成する。酸化珪素膜40は、エピタキシャル層３の表面
に熱酸化処理を施すことによって形成する。この酸化珪
素膜40は、前述の突出状島領域４を形成するために施し
たエッチングのダメージをエミタキシャル層３の表面か
ら除去するために形成されている。
出するエピタルキシャル層３の表面上に酸化珪素膜40を
形成する。酸化珪素膜40は、エピタキシャル層３の表面
に熱酸化処理を施すことによって形成する。この酸化珪
素膜40は、前述の突出状島領域４を形成するために施し
たエッチングのダメージをエミタキシャル層３の表面か
ら除去するために形成されている。
次に、前記酸化珪素膜40、マスク39の夫々を順次除去
する。
する。
次に、前記マスク36、37、38の夫々の側壁及び突出状
島領域４の側壁（エピタキシャル層３の表面）にマスク
41を形成する。マスク41は主に耐熱酸化処理用として使
用される。マスク41は、前記マスク39と同様に、例えば
窒化珪素膜、多結晶珪素膜の夫々を順次積層し、この後
RIE等の異方性エッチングを施すことによって形成する
ことができる。
島領域４の側壁（エピタキシャル層３の表面）にマスク
41を形成する。マスク41は主に耐熱酸化処理用として使
用される。マスク41は、前記マスク39と同様に、例えば
窒化珪素膜、多結晶珪素膜の夫々を順次積層し、この後
RIE等の異方性エッチングを施すことによって形成する
ことができる。
次に、活性領域Actの半導体素子間及び分離領域Isoに
おいて、半導体基板１の主面部にｐ型不純物を導入す
る。ｐ型不純物は、例えば1013［atoms/cm2］程度のＢ
を用い、60〜80［KeV］程度のエネルギのイオン打込法
で導入する。そして、このｐ型不純物に引き伸し拡散を
施すことによってp+型半導体領域６を形成する。p+型半
導体領域６は素子間分離領域を形成するようになってい
る。
おいて、半導体基板１の主面部にｐ型不純物を導入す
る。ｐ型不純物は、例えば1013［atoms/cm2］程度のＢ
を用い、60〜80［KeV］程度のエネルギのイオン打込法
で導入する。そして、このｐ型不純物に引き伸し拡散を
施すことによってp+型半導体領域６を形成する。p+型半
導体領域６は素子間分離領域を形成するようになってい
る。
次に、第11図に示すように、突出状島領域４の側壁の
エピタキシャル層３の表面上及びそれ以外のエピタキシ
ャル層３（或は半導体基板１）の表面上に素子間分離絶
縁膜５を形成する。素子間分離絶縁膜５は、前記マスク
41を用い、エピタキシャル層３（或は半導体基板１）の
表面に熱酸化処理を施すことによって形成することがで
きる。素子間分離絶縁膜５は結果的に酸化珪素膜で形成
され、突出状島領域４の角部分に結晶欠陥が発生しない
ように、3000〜5000［Å］程度の素子間分離絶縁膜とし
ては比較的薄い膜厚で形成する。素子間分離絶縁膜５を
形成した後に、前記マスク41を選択的に除去する。
エピタキシャル層３の表面上及びそれ以外のエピタキシ
ャル層３（或は半導体基板１）の表面上に素子間分離絶
縁膜５を形成する。素子間分離絶縁膜５は、前記マスク
41を用い、エピタキシャル層３（或は半導体基板１）の
表面に熱酸化処理を施すことによって形成することがで
きる。素子間分離絶縁膜５は結果的に酸化珪素膜で形成
され、突出状島領域４の角部分に結晶欠陥が発生しない
ように、3000〜5000［Å］程度の素子間分離絶縁膜とし
ては比較的薄い膜厚で形成する。素子間分離絶縁膜５を
形成した後に、前記マスク41を選択的に除去する。
次に、第12図に示すように、バイポーラトランジスタ
Trのベース領域の形成領域において、突出状島領域４の
側壁の角部分つまり肩部分のマスク36又は素子間分離絶
縁膜５を除去し、接続孔７を形成する。この接続孔７は
ベース領域（９）とベース引出用電極（8A）とを接続す
るようになっている。
Trのベース領域の形成領域において、突出状島領域４の
側壁の角部分つまり肩部分のマスク36又は素子間分離絶
縁膜５を除去し、接続孔７を形成する。この接続孔７は
ベース領域（９）とベース引出用電極（8A）とを接続す
るようになっている。
次に、素子間分離絶縁膜５上及びマスク38上を含む基
板全面に第１層目の電極形成層を堆積させる。この電極
形成層は、例えばCVD法で堆積させた多結晶珪素膜を用
い、6000〜8000［Å］程度の膜厚で形成する。この電極
形成層の一部は、前記接続孔７を通して突出状島領域４
の肩部分のエピタキシャル層３の表面に接触するように
なっている。
板全面に第１層目の電極形成層を堆積させる。この電極
形成層は、例えばCVD法で堆積させた多結晶珪素膜を用
い、6000〜8000［Å］程度の膜厚で形成する。この電極
形成層の一部は、前記接続孔７を通して突出状島領域４
の肩部分のエピタキシャル層３の表面に接触するように
なっている。
次に、前記電極形成層の表面上に薄い酸化珪素膜を形
成した後、この酸化珪素膜を通して電極形成層にｐ型不
純物を導入する。前記酸化珪素膜は、不純物の導入に起
因する重金属汚染の防止や電極形成層の表面のダメージ
を低減するために形成されている。ｐ型不純物は、1016
［atoms/cm2］程度のＢを用い、30〜50［KeV］程度のエ
ネルギのイオン打込み法で導入する。このｐ型不純物は
電極形成層の抵抗値を低減するために導入される。電極
形成層に導入されたｐ型不純物は、前記接続孔７部分に
おいて電極形成層からエピタキシャル層３の主面部に拡
散され、p+型半導体領域９を形成する。p+型半導体領域
９は接続孔７に対して自己整合で形成される。このp+型
半導体領域９はベース領域の一部を形成するようになっ
ている。
成した後、この酸化珪素膜を通して電極形成層にｐ型不
純物を導入する。前記酸化珪素膜は、不純物の導入に起
因する重金属汚染の防止や電極形成層の表面のダメージ
を低減するために形成されている。ｐ型不純物は、1016
［atoms/cm2］程度のＢを用い、30〜50［KeV］程度のエ
ネルギのイオン打込み法で導入する。このｐ型不純物は
電極形成層の抵抗値を低減するために導入される。電極
形成層に導入されたｐ型不純物は、前記接続孔７部分に
おいて電極形成層からエピタキシャル層３の主面部に拡
散され、p+型半導体領域９を形成する。p+型半導体領域
９は接続孔７に対して自己整合で形成される。このp+型
半導体領域９はベース領域の一部を形成するようになっ
ている。
次に、図示しないが、電極形成層上の全面に酸化珪酸
膜、フォトレジスト膜の夫々を順次積層する。そして、
異方性エッチングを用い、最上層のフォトレジスト膜、
酸化珪素膜、電極形成層を順次エッチング（バックエッ
チ）し、平坦化処理を施す。つまり、突出状島領域４間
の凹部に埋込まれた電極形成層を除き、突出状島領域４
上の凸部に堆積した電極形成層を除去し、表面を平坦化
する。この後、突出状島領域４上に最上層のマスク38を
等方性エッチングで除去する。
膜、フォトレジスト膜の夫々を順次積層する。そして、
異方性エッチングを用い、最上層のフォトレジスト膜、
酸化珪素膜、電極形成層を順次エッチング（バックエッ
チ）し、平坦化処理を施す。つまり、突出状島領域４間
の凹部に埋込まれた電極形成層を除き、突出状島領域４
上の凸部に堆積した電極形成層を除去し、表面を平坦化
する。この後、突出状島領域４上に最上層のマスク38を
等方性エッチングで除去する。
次に、第13図に示すように、前記活性領域Actの電極
形成層及び分離領域Isoの電極形成層に所定のパターニ
ングを施し、活性領域Actにベース引出用電極8A、分離
領域Isoにダミー突出部8Bの夫々を形成する。このベー
ス引出用電極8A、ダミー突出部8Bの夫々は同一製造工程
によって形成される。前記電極形成層は例えば異方性エ
ッチングでパターンニングされる。
形成層及び分離領域Isoの電極形成層に所定のパターニ
ングを施し、活性領域Actにベース引出用電極8A、分離
領域Isoにダミー突出部8Bの夫々を形成する。このベー
ス引出用電極8A、ダミー突出部8Bの夫々は同一製造工程
によって形成される。前記電極形成層は例えば異方性エ
ッチングでパターンニングされる。
次に、第14図に示すように、メモリセルの高抵抗RH形
成領域において、突出状島領域４のエピタキシャル層３
の主面部にp-型半導体領域10を形成する。p-型半導体領
域10は、例えば1013［atoms/cm2］程度のＢを30〜50［K
eV］程度のエネルギのイオン打込法で導入することによ
って形成することができる。このp-型半導体領域10を形
成することによって、高抵抗RHは完成する。なお、高抵
抗RHは前記電極形成層のパターンニング工程前つまりベ
ース引出用電極8Aを形成する工程前に形成してもよい。
成領域において、突出状島領域４のエピタキシャル層３
の主面部にp-型半導体領域10を形成する。p-型半導体領
域10は、例えば1013［atoms/cm2］程度のＢを30〜50［K
eV］程度のエネルギのイオン打込法で導入することによ
って形成することができる。このp-型半導体領域10を形
成することによって、高抵抗RHは完成する。なお、高抵
抗RHは前記電極形成層のパターンニング工程前つまりベ
ース引出用電極8Aを形成する工程前に形成してもよい。
次に、第15図に示すように、ベース引出用電極8A上及
びダミー突出部8B上を含む基板全面に層間絶縁膜11を形
成する。層間絶縁膜11は、表面の平坦性を高めるため
に、例えばCVD法で堆積させた酸化珪素膜とその上にSOG
法で塗布した酸化珪素膜とからなる複合膜で形成する。
層間絶縁膜11は例えば下層の酸化珪素膜を7000〜8000
［Å］程度の膜厚、上層の酸化珪素膜を1000〜1500
［Å］程度の膜厚で形成する。また、前記SOG法で塗布
された上層の酸化珪素膜は、塗布後にち密化処理（デン
シファイ）を施し、全面に異方性エッチングを施して、
層間絶縁膜11の表面の平坦性をさらに高めてもよい。
びダミー突出部8B上を含む基板全面に層間絶縁膜11を形
成する。層間絶縁膜11は、表面の平坦性を高めるため
に、例えばCVD法で堆積させた酸化珪素膜とその上にSOG
法で塗布した酸化珪素膜とからなる複合膜で形成する。
層間絶縁膜11は例えば下層の酸化珪素膜を7000〜8000
［Å］程度の膜厚、上層の酸化珪素膜を1000〜1500
［Å］程度の膜厚で形成する。また、前記SOG法で塗布
された上層の酸化珪素膜は、塗布後にち密化処理（デン
シファイ）を施し、全面に異方性エッチングを施して、
層間絶縁膜11の表面の平坦性をさらに高めてもよい。
次に、層間絶縁膜11上の全面にマスク42を形成する。
マスク42は、層間絶縁膜11のエッチング用マスク及び耐
熱酸化用マスクとして使用する。マスク42は、例えばCV
D法で堆積させた酸化珪素膜とその上にCVD法で堆積させ
た窒化珪素膜との複合膜で形成する。
マスク42は、層間絶縁膜11のエッチング用マスク及び耐
熱酸化用マスクとして使用する。マスク42は、例えばCV
D法で堆積させた酸化珪素膜とその上にCVD法で堆積させ
た窒化珪素膜との複合膜で形成する。
次に、バイポーラトランジスタTrのベース領域、エミ
ッタ領域、ショットキーバリアダイオードSBDの夫々の
形成領域において、前記マスク42を選択的に除去する。
そして、残存するマスク42を用い、前記層間絶縁膜11を
除去して開口12を形成する。開口12は、活性領域Actに
おいてベース領域と接続する側のベース引出用電極8Aの
一部分の表面が露出するように形成される。
ッタ領域、ショットキーバリアダイオードSBDの夫々の
形成領域において、前記マスク42を選択的に除去する。
そして、残存するマスク42を用い、前記層間絶縁膜11を
除去して開口12を形成する。開口12は、活性領域Actに
おいてベース領域と接続する側のベース引出用電極8Aの
一部分の表面が露出するように形成される。
次に、第16図に示すように、マスク42及び突出状島領
域４上のマスク37を用い、露出するベース引出用電極8A
の一部分の表面上に層間絶縁膜13を形成する。層間絶縁
膜13は、ベース引出用電極13の表面に熱酸化処理を施し
て形成した酸化珪素膜で形成されている。層間絶縁膜13
は例えば3000〜4000［Å］程度の膜厚で形成する。この
層間絶縁膜13はベース引出用電極8Aとエミッタ引出用電
極（19）、コレクタ引出用電極（19）の夫々とを電気的
に分離するように形成されている。マスク42は、ベース
引出用電極8Aの一部だけに熱酸化処理を施し、ベース引
出用電極8Aの他部つまりベース引出用電極8Aの延在方向
の端部や素子間分離絶縁膜５に熱酸化処理が施されない
ように形成されている。これは、ベース引出用電極8Aの
端部の直下の素子間分離絶縁膜５やその近傍の素子間分
離絶縁膜５を通して半導体基板１内に酸素が供給されな
いようにするためである。半導体基板１内に酸素が供給
された場合には、半導体基板１の表面が酸化され、半導
体基板１内に結晶欠陥が発生し易くなる。
域４上のマスク37を用い、露出するベース引出用電極8A
の一部分の表面上に層間絶縁膜13を形成する。層間絶縁
膜13は、ベース引出用電極13の表面に熱酸化処理を施し
て形成した酸化珪素膜で形成されている。層間絶縁膜13
は例えば3000〜4000［Å］程度の膜厚で形成する。この
層間絶縁膜13はベース引出用電極8Aとエミッタ引出用電
極（19）、コレクタ引出用電極（19）の夫々とを電気的
に分離するように形成されている。マスク42は、ベース
引出用電極8Aの一部だけに熱酸化処理を施し、ベース引
出用電極8Aの他部つまりベース引出用電極8Aの延在方向
の端部や素子間分離絶縁膜５に熱酸化処理が施されない
ように形成されている。これは、ベース引出用電極8Aの
端部の直下の素子間分離絶縁膜５やその近傍の素子間分
離絶縁膜５を通して半導体基板１内に酸素が供給されな
いようにするためである。半導体基板１内に酸素が供給
された場合には、半導体基板１の表面が酸化され、半導
体基板１内に結晶欠陥が発生し易くなる。
次に、第17図に示すように、前記マスク42を除去す
る。このマスク42を除去する工程と共に、突出状島領域
４上にマスス37が除去される。
る。このマスク42を除去する工程と共に、突出状島領域
４上にマスス37が除去される。
次に、図示しないが、順方向バイポーラトランジスタ
Tr1及び逆方向バイポーラトランジスタTr2以外であっ
て、ロジック部、メモリ部の周辺回路（デコーダ回路
等）の夫々を構成するnpn型の順方向バイポーラトラン
ジスタTrの真性ベース領域（ｐ型半導体領域45）を形成
する（前記第３図参照）。この順方向バイポーラトラン
ジスタTrは前述の第３図に示すようにSICOS構造で構成
されている。この順方向バイポーラトランジスタTrの真
性ベース領域は、順方向バイポーラトランジスタTr1や
逆方向バイポーラトランジスタTr2と同様に、突出状島
領域４のエピタキシャル層３の主面部に形成される。真
性ベース領域は例えば1013［atoms/cm2］程度のＢを15
〜30［KeV］程度のエネルギのイオン打込法で導入する
ことによって形成することができる。
Tr1及び逆方向バイポーラトランジスタTr2以外であっ
て、ロジック部、メモリ部の周辺回路（デコーダ回路
等）の夫々を構成するnpn型の順方向バイポーラトラン
ジスタTrの真性ベース領域（ｐ型半導体領域45）を形成
する（前記第３図参照）。この順方向バイポーラトラン
ジスタTrは前述の第３図に示すようにSICOS構造で構成
されている。この順方向バイポーラトランジスタTrの真
性ベース領域は、順方向バイポーラトランジスタTr1や
逆方向バイポーラトランジスタTr2と同様に、突出状島
領域４のエピタキシャル層３の主面部に形成される。真
性ベース領域は例えば1013［atoms/cm2］程度のＢを15
〜30［KeV］程度のエネルギのイオン打込法で導入する
ことによって形成することができる。
次に、逆方向バイポーラトランジスタTr2形成領域に
おいて、第18図に示すように、突出状島領域４のエピタ
キシャル層３の主面部にｐ型半導体領域14、ｎ型半導体
領域15の夫々を順次形成する。ｐ型半導体領域14はベー
ス領域及びα線で半導体基板１に発生する少数キャリア
に対するポテンシャルバリア領域として使用される。ｐ
型半導体領域14は、1013［atoms/cm2］程度のＢを140〜
160［KeV］程度のエネルギのイオン打込法で導入するこ
とによって形成することができる。前記ｎ型半導体領域
15はコレクタ領域の一部として使用される。ｎ型半導体
領域15は1013［atoms/cm2］程度のＰを140〜160［KeV］
程度のエネルギのイオン打込法で導入することによって
形成することができる。前記ｐ型半導体領域14を形成す
るｐ型不純物、ｎ型半導体領域15を形成するｎ型不純物
の夫々は、ベース引出用電極8Aの表面に形成された層間
絶縁膜13で規定された領域内において導入される。
おいて、第18図に示すように、突出状島領域４のエピタ
キシャル層３の主面部にｐ型半導体領域14、ｎ型半導体
領域15の夫々を順次形成する。ｐ型半導体領域14はベー
ス領域及びα線で半導体基板１に発生する少数キャリア
に対するポテンシャルバリア領域として使用される。ｐ
型半導体領域14は、1013［atoms/cm2］程度のＢを140〜
160［KeV］程度のエネルギのイオン打込法で導入するこ
とによって形成することができる。前記ｎ型半導体領域
15はコレクタ領域の一部として使用される。ｎ型半導体
領域15は1013［atoms/cm2］程度のＰを140〜160［KeV］
程度のエネルギのイオン打込法で導入することによって
形成することができる。前記ｐ型半導体領域14を形成す
るｐ型不純物、ｎ型半導体領域15を形成するｎ型不純物
の夫々は、ベース引出用電極8Aの表面に形成された層間
絶縁膜13で規定された領域内において導入される。
次に、順方向バイポーラトランジスタTr1、低抵抗
RL、ショットキーバリアダイオードSBDの夫々の形成領
域において、第19図に示すように、突出状島領域４のエ
ピタキシャル層３の主面部にｐ型半導体領域16、ｎ型半
導体領域17の夫々を順次形成する。ｐ型半導体領域16は
ベース領域及びα線で半導体基板１に発生する少数キャ
リアに対するポテンシャルバリア領域として使用され
る。ｐ型半導体領域16は1013［atoms/cm2］程度のB++を
80〜100［KeV］程度のエネルギのイオン打込法で導入す
ることによって形成することができる。前記ｎ型半導体
領域17はエミッタ領域の一部及び低抵抗RLの一部として
使用される。ｎ型半導体領域17は1013［atoms/cm2］程
度のＰを170〜190［KeV］程度のエネルギのイオン打込
法で導入することによって形成することができる。
RL、ショットキーバリアダイオードSBDの夫々の形成領
域において、第19図に示すように、突出状島領域４のエ
ピタキシャル層３の主面部にｐ型半導体領域16、ｎ型半
導体領域17の夫々を順次形成する。ｐ型半導体領域16は
ベース領域及びα線で半導体基板１に発生する少数キャ
リアに対するポテンシャルバリア領域として使用され
る。ｐ型半導体領域16は1013［atoms/cm2］程度のB++を
80〜100［KeV］程度のエネルギのイオン打込法で導入す
ることによって形成することができる。前記ｎ型半導体
領域17はエミッタ領域の一部及び低抵抗RLの一部として
使用される。ｎ型半導体領域17は1013［atoms/cm2］程
度のＰを170〜190［KeV］程度のエネルギのイオン打込
法で導入することによって形成することができる。
前記逆方向バイポーラトランジスタTr2のベース領域
であるｐ型半導体領域14と順方向バイポーラトランジス
タTr1のベース領域つまりショットキーバリアダイオー
ドSBDのシールド領域であるｐ型半導体領域16とは同一
又は略同等の不純物濃度で構成されているので、前述の
ように別工程で形成せずに、両者を同一製造工程で形成
することができる。同様に、逆方向バイポーラトランジ
スタTr2のコレクタ領域であるｎ型半導体領域15と順方
向バイポーラトランジスタTr1のコレクタ領域つまりシ
ョットキーバリアダイオードSBDのカソード領域（又は
低抵抗RL）であるｎ型半導体領域17とは同一又は略同等
の不純物濃度で構成されているので、前述のように別工
程で形成せずに、両者を同一製造工程で形成することが
できる。
であるｐ型半導体領域14と順方向バイポーラトランジス
タTr1のベース領域つまりショットキーバリアダイオー
ドSBDのシールド領域であるｐ型半導体領域16とは同一
又は略同等の不純物濃度で構成されているので、前述の
ように別工程で形成せずに、両者を同一製造工程で形成
することができる。同様に、逆方向バイポーラトランジ
スタTr2のコレクタ領域であるｎ型半導体領域15と順方
向バイポーラトランジスタTr1のコレクタ領域つまりシ
ョットキーバリアダイオードSBDのカソード領域（又は
低抵抗RL）であるｎ型半導体領域17とは同一又は略同等
の不純物濃度で構成されているので、前述のように別工
程で形成せずに、両者を同一製造工程で形成することが
できる。
このように、SICOS構造の逆方向バイポーラトランジ
スタTr2及びシールド型ショットキーバリアダイオードS
BDを有する半導体集積回路装置において、前記シールド
型ショットキーバリアダイオードSBDのシールド領域
（ｐ型半導体領域16）を形成すると共に、前記逆方向バ
イポーラトランジスタTr2のベース領域（ｐ型半導体領
域14）を形成することにより、前記逆方向バイポーラト
ランジスタTr2のベース領域を前記シールド領域を形成
する工程で形成することができるので、半導体集積回路
装置の製造工程を低減することができる。
スタTr2及びシールド型ショットキーバリアダイオードS
BDを有する半導体集積回路装置において、前記シールド
型ショットキーバリアダイオードSBDのシールド領域
（ｐ型半導体領域16）を形成すると共に、前記逆方向バ
イポーラトランジスタTr2のベース領域（ｐ型半導体領
域14）を形成することにより、前記逆方向バイポーラト
ランジスタTr2のベース領域を前記シールド領域を形成
する工程で形成することができるので、半導体集積回路
装置の製造工程を低減することができる。
また、SICOS構造の逆方向バイポーラトランジスタTr2
及びショットキーバリアダイオードSBDを有する半導体
集積回路装置において、前記ショットキーバリアダイオ
ードSBDのカソード領域（ｎ型半導体領域17）を形成す
ると共に、前記逆方向バイポーラトランジスタTr2のコ
レクタ領域（ｎ型半導体領域15）を形成することによ
り、前記逆方向バイポーラトランジスタTr2のコレクタ
領域を前記カソード領域を形成する工程で形成すること
ができるので、半導体集積回路装置の製造工程を低減す
ることができる。
及びショットキーバリアダイオードSBDを有する半導体
集積回路装置において、前記ショットキーバリアダイオ
ードSBDのカソード領域（ｎ型半導体領域17）を形成す
ると共に、前記逆方向バイポーラトランジスタTr2のコ
レクタ領域（ｎ型半導体領域15）を形成することによ
り、前記逆方向バイポーラトランジスタTr2のコレクタ
領域を前記カソード領域を形成する工程で形成すること
ができるので、半導体集積回路装置の製造工程を低減す
ることができる。
前記ｐ型半導体領域16及びｎ型半導体領域17を形成し
た後に、ショットキーバリアダイオードSBD形成領域に
おいて、ｎ型半導体領域17の主面部にｎ型不純物を導入
し、第20図に示すように、ｎ型半導体領域46を形成す
る。このｎ型半導体領域46はショットキーバリアダイオ
ードSBDの実質的なカソード領域として使用される。ｎ
型半導体領域46は、例えば1012［atoms/cm2］程度のＰ
（又はAs）を用い、20〜30［KeV］程度のエネルギのイ
オン打込法で導入することによって形成することができ
る。
た後に、ショットキーバリアダイオードSBD形成領域に
おいて、ｎ型半導体領域17の主面部にｎ型不純物を導入
し、第20図に示すように、ｎ型半導体領域46を形成す
る。このｎ型半導体領域46はショットキーバリアダイオ
ードSBDの実質的なカソード領域として使用される。ｎ
型半導体領域46は、例えば1012［atoms/cm2］程度のＰ
（又はAs）を用い、20〜30［KeV］程度のエネルギのイ
オン打込法で導入することによって形成することができ
る。
次に、順方向バイポーラトランジスタTr1形成領域、
逆方向バイポーラトランジスタTr2形成領域の夫々にお
いて、突出状島領域４上のマスク36を除去し、接続孔
（エミッタ開口、コレクタ開口）18を形成する。マスク
36は、前記ベース引出用電極8Aの表面に形成された層間
絶縁膜13で規定された領域内において除去される。
逆方向バイポーラトランジスタTr2形成領域の夫々にお
いて、突出状島領域４上のマスク36を除去し、接続孔
（エミッタ開口、コレクタ開口）18を形成する。マスク
36は、前記ベース引出用電極8Aの表面に形成された層間
絶縁膜13で規定された領域内において除去される。
次に、基板全面に第２層目の電極形成層を堆積させ
る。この電極形成層は、例えばCVD法で堆積させた多結
晶珪素膜を用い、2000〜3000［Å］程度の膜厚で形成す
る。電極形成層の一部は、前記接続孔18を通して突出状
島領域４のｎ型半導体領域15、17の夫々に接触するよう
になっている。
る。この電極形成層は、例えばCVD法で堆積させた多結
晶珪素膜を用い、2000〜3000［Å］程度の膜厚で形成す
る。電極形成層の一部は、前記接続孔18を通して突出状
島領域４のｎ型半導体領域15、17の夫々に接触するよう
になっている。
次に、前記電極形成層の表面に薄い膜厚の酸化珪素膜
を形成し、この酸化珪素膜を通して電極形成層にｎ型不
純物を導入する。ｎ型不純物は、例えば1016［atoms/cm
2］程度のAsを用い、70〜90［KeV］程度のエネルギのイ
オン打込法で導入する。
を形成し、この酸化珪素膜を通して電極形成層にｎ型不
純物を導入する。ｎ型不純物は、例えば1016［atoms/cm
2］程度のAsを用い、70〜90［KeV］程度のエネルギのイ
オン打込法で導入する。
次に、前記電極形成層に導入されたｎ型不純物に活性
化処理（熱処理）を施す。この活性化処理によって、接
続孔18部分において電極形成層に導入されたｎ型不純物
がｎ型半導体領域15、17の夫々の主面部に拡散される。
ｎ型半導体領域15の主面部に拡散されたｎ型不純物は逆
方向バイポーラトランジスタTr2のコレクタ領域の一部
となるn+型半導体領域20を形成する。ｎ型半導体領域17
の主面部に拡散されたｎ型不純物は順方向バイポーラト
ランジスタTr1のエミッタ領域の一部となるn+型半導体
領域20を形成する。このn+型半導体領域20を形成する工
程によって、順方向バイポーラトランジスタTr1、逆方
向バイポーラトランジスタTr2の夫々が完成する。ｎ型
不純物としてのAsはＰ等のｎ型不純物に比べて拡散速度
が遅く、浅いエミッタ接合を形成することができる。
化処理（熱処理）を施す。この活性化処理によって、接
続孔18部分において電極形成層に導入されたｎ型不純物
がｎ型半導体領域15、17の夫々の主面部に拡散される。
ｎ型半導体領域15の主面部に拡散されたｎ型不純物は逆
方向バイポーラトランジスタTr2のコレクタ領域の一部
となるn+型半導体領域20を形成する。ｎ型半導体領域17
の主面部に拡散されたｎ型不純物は順方向バイポーラト
ランジスタTr1のエミッタ領域の一部となるn+型半導体
領域20を形成する。このn+型半導体領域20を形成する工
程によって、順方向バイポーラトランジスタTr1、逆方
向バイポーラトランジスタTr2の夫々が完成する。ｎ型
不純物としてのAsはＰ等のｎ型不純物に比べて拡散速度
が遅く、浅いエミッタ接合を形成することができる。
次に、第21図に示すように、前記第２層目の電極形成
層に所定のパターニングを施し、エミッタ引出用電極1
9、コレクタ引出用電極19の夫々を形成する。エミッタ
引出用電極19は順方向バイポーラトランジスタTr1のエ
ミッタ領域（n+型半導体領域20）に接続される。コレク
タ引出用電極19は逆方向バイポーラトランジスタTr2の
コレクタ領域（n+型半導体領域20）に接続される。
層に所定のパターニングを施し、エミッタ引出用電極1
9、コレクタ引出用電極19の夫々を形成する。エミッタ
引出用電極19は順方向バイポーラトランジスタTr1のエ
ミッタ領域（n+型半導体領域20）に接続される。コレク
タ引出用電極19は逆方向バイポーラトランジスタTr2の
コレクタ領域（n+型半導体領域20）に接続される。
次に、前記エミッタ引出用電極19上及びコレクタ引出
用電極19上を含む基板全面に層間絶縁膜21を形成する。
層間絶縁膜21は、例えばCVD法で堆積させたPSD膜とその
上にSOG法で塗布させた酸化珪素膜との複合膜で形成す
る。層間絶縁膜21は例えば3000〜5000［Å］程度の膜厚
で形成する。
用電極19上を含む基板全面に層間絶縁膜21を形成する。
層間絶縁膜21は、例えばCVD法で堆積させたPSD膜とその
上にSOG法で塗布させた酸化珪素膜との複合膜で形成す
る。層間絶縁膜21は例えば3000〜5000［Å］程度の膜厚
で形成する。
次に、容量素子Ca形成領域において、前記層間絶縁膜
21を選択的に除去し、下層電極19の表面が露出する開口
22を形成する。
21を選択的に除去し、下層電極19の表面が露出する開口
22を形成する。
次に、前記開口22を通して下層電極19の表面と接触す
るように、下層電極19上に誘電体膜（図示せず）を介し
て上層電極23を形成する。誘電体膜及び上層電極23を形
成する工程によって、第22図に示すように容量素子Caが
完成する。誘電体膜は例えばスパッタ法で堆積させたTa
2O5で形成し、70〜100［Å］程度の膜厚で形成する。上
層電極23は、例えばスパッタ法で堆積させたMoSi2で形
成し、1500〜2500［Å］程度の膜厚で形成する。誘電体
膜、上層電極23の夫々は同一パターンで形成されてい
る。
るように、下層電極19上に誘電体膜（図示せず）を介し
て上層電極23を形成する。誘電体膜及び上層電極23を形
成する工程によって、第22図に示すように容量素子Caが
完成する。誘電体膜は例えばスパッタ法で堆積させたTa
2O5で形成し、70〜100［Å］程度の膜厚で形成する。上
層電極23は、例えばスパッタ法で堆積させたMoSi2で形
成し、1500〜2500［Å］程度の膜厚で形成する。誘電体
膜、上層電極23の夫々は同一パターンで形成されてい
る。
次に、容量素子Ca上を含む基板全面に層間絶縁膜24を
形成する。層間絶縁膜24は、例えばCVD法で堆積させたP
SG膜で形成し、2500〜3500［Å］程度の膜厚で形成す
る。
形成する。層間絶縁膜24は、例えばCVD法で堆積させたP
SG膜で形成し、2500〜3500［Å］程度の膜厚で形成す
る。
次に、エミッタ引出用電極19上、コレクタ引出用電極
19上、ベース引出用電極8A上、ｎ型半導体領域17上等の
層間絶縁膜24等を除去し、接続孔25を形成する。
19上、ベース引出用電極8A上、ｎ型半導体領域17上等の
層間絶縁膜24等を除去し、接続孔25を形成する。
次に、前記接続孔25を通して、少なくともｎ型半導体
領域46の表面に接触するように基板全面に白金膜を堆積
させる。この後、熱処理を施し、ｎ型半導体領域46と白
金膜とを反応させ、ｎ型半導体領域46の主面に白金シリ
サイド膜（図示しない）を形成する。この白金シリサイ
ド膜は数百［Å］程度の膜厚で形成される。白金シリサ
イド膜以外の未反応の白金膜は選択的に除去される。こ
の白金シリサイド膜はショットキーバリアダイオードSB
Dのアノード領域として使用される。この白金シリサイ
ド膜を形成することによって、シールド型ショットキー
バリアダイオードSBDが形成される。
領域46の表面に接触するように基板全面に白金膜を堆積
させる。この後、熱処理を施し、ｎ型半導体領域46と白
金膜とを反応させ、ｎ型半導体領域46の主面に白金シリ
サイド膜（図示しない）を形成する。この白金シリサイ
ド膜は数百［Å］程度の膜厚で形成される。白金シリサ
イド膜以外の未反応の白金膜は選択的に除去される。こ
の白金シリサイド膜はショットキーバリアダイオードSB
Dのアノード領域として使用される。この白金シリサイ
ド膜を形成することによって、シールド型ショットキー
バリアダイオードSBDが形成される。
次に、第23図に示すように、前記接続孔25を通してエ
ミッタ引出用電極19等に接触するように、第１層目の配
線26を形成する。配線26は、例えばスパッタ法で堆積さ
せたバリアメタル膜26Aとその上にスパッタ法で堆積さ
せたアルミニウム膜26をＢとの複合膜で形成する。
ミッタ引出用電極19等に接触するように、第１層目の配
線26を形成する。配線26は、例えばスパッタ法で堆積さ
せたバリアメタル膜26Aとその上にスパッタ法で堆積さ
せたアルミニウム膜26をＢとの複合膜で形成する。
次、層間絶縁膜27、第２層目の配線28、層間絶縁膜2
9、第３層目の配線30、層間絶縁膜31、第４層目の配線3
2、パッシベーション膜33の夫々を順次形成することに
よって、前記第１図に示すように、半導体集積回路装置
は完成する。
9、第３層目の配線30、層間絶縁膜31、第４層目の配線3
2、パッシベーション膜33の夫々を順次形成することに
よって、前記第１図に示すように、半導体集積回路装置
は完成する。
以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
例えば、本発明は、前記SBD付抵抗切換型メモリセル
において、前記メモリセル以外の順方向バイポーラトラ
ンジスタTr（前記第３図参照）のエピタキシャル層３に
相当する領域にｎ型不純物（As又はＰ又はSb）を高濃度
で導入し、ベース領域（この場合、ｐ型半導体領域45）
の底部に前記導入で形成された高不純物濃度のエミッタ
領域を接触させて逆方向バイポーラトランジスタを構成
してもよい。エピタキシャル層３に相当する領域に導入
されるｎ型不純物はイオン打込法によって導入される。
イオン打込法は不純物濃度分布の制御性が拡散法に比べ
て優れている。
において、前記メモリセル以外の順方向バイポーラトラ
ンジスタTr（前記第３図参照）のエピタキシャル層３に
相当する領域にｎ型不純物（As又はＰ又はSb）を高濃度
で導入し、ベース領域（この場合、ｐ型半導体領域45）
の底部に前記導入で形成された高不純物濃度のエミッタ
領域を接触させて逆方向バイポーラトランジスタを構成
してもよい。エピタキシャル層３に相当する領域に導入
されるｎ型不純物はイオン打込法によって導入される。
イオン打込法は不純物濃度分布の制御性が拡散法に比べ
て優れている。
また、本発明は、突出状島領域４を形成するSICOS構
造のバイポーラトランジスタを有する半導体集積回路装
置に適用することが特に有効であるが、それ以外の構造
のバイポーラトランジスタを有する半導体集積回路装置
に適用することができる。例えば、本発明は、SST（Ｓu
per Ｓelf aligned Ｔechnology）構造のバイポーラト
ランジスタを有する半導体集積回路装置に適用すること
ができる。
造のバイポーラトランジスタを有する半導体集積回路装
置に適用することが特に有効であるが、それ以外の構造
のバイポーラトランジスタを有する半導体集積回路装置
に適用することができる。例えば、本発明は、SST（Ｓu
per Ｓelf aligned Ｔechnology）構造のバイポーラト
ランジスタを有する半導体集積回路装置に適用すること
ができる。
また、本発明は、バイポーラトランジスタ及び相補型
MISFETを有する混在型の半導体集積回路装置に適用する
ことができる。
MISFETを有する混在型の半導体集積回路装置に適用する
ことができる。
本願において開示される発明のうち代表的なものによ
って得らえる効果を簡単に説明すれば、下記のとおりで
ある。
って得らえる効果を簡単に説明すれば、下記のとおりで
ある。
SICOS構造の順方向及び逆方向バイポーラトランジス
タを有する半導体集積回路装置において、動作速度の高
速化を図ることができる。
タを有する半導体集積回路装置において、動作速度の高
速化を図ることができる。
また、SICOS構造の逆方向バイポーラトランジスタ及
びSBD素子を有する半導体集積回路装置において、前記
効果を得るための製造工程を低減することができる。
びSBD素子を有する半導体集積回路装置において、前記
効果を得るための製造工程を低減することができる。
第１図は、本発明の一実施例であるSICOS構造のバイポ
ーラトランジスタの要部断面図、 第２図は、前記SICOS構造のバイポーラトランジスタで
構成されたSBD付抵抗切換型メモリセルの等価回路図、 第３図は、前記SICOS構造のバイポーラトランジスタの
各動作領域の構成を示す模写断面図、 第4A図乃至第4D図は、前記第３図に示すSICOS構造のバ
イポーラトランジスタの所定部分の不純物濃度分布図、 第５図は、前記SICOS構造のベース遮断周波数のピンチ
抵抗依存性を示す図、 第6A図は、前記メモリセルのSBDの表面濃度と順方向電
圧Vfとの関係を示す図、 第6B図は、前記メモリセルのSBDの表面濃度とSBD容量と
の関係を示す図、 第７図乃至第23図は、前記SICOS構造のバイポーラトラ
ンジスタを各製造工程毎に示す要部断面図である。 図中、Tr……バイポーラトランジスタ、SBD……ショッ
トキーバリアダイオード、Ｒ……抵抗、Act……活性領
域、Iso……分離領域、１……半導体基板、2,6,9,10,1
4,15,16,17,20,45,46……半導体領域、３……エピタキ
シャル相、４……突出状島領域、５……素子間分離絶縁
膜、8A……ベース引出用電極、8B……ダミー突出部、1
1,21,24……層間絶縁膜、19……エミッタ引出用電極、2
6,28,30,32……配線である。
ーラトランジスタの要部断面図、 第２図は、前記SICOS構造のバイポーラトランジスタで
構成されたSBD付抵抗切換型メモリセルの等価回路図、 第３図は、前記SICOS構造のバイポーラトランジスタの
各動作領域の構成を示す模写断面図、 第4A図乃至第4D図は、前記第３図に示すSICOS構造のバ
イポーラトランジスタの所定部分の不純物濃度分布図、 第５図は、前記SICOS構造のベース遮断周波数のピンチ
抵抗依存性を示す図、 第6A図は、前記メモリセルのSBDの表面濃度と順方向電
圧Vfとの関係を示す図、 第6B図は、前記メモリセルのSBDの表面濃度とSBD容量と
の関係を示す図、 第７図乃至第23図は、前記SICOS構造のバイポーラトラ
ンジスタを各製造工程毎に示す要部断面図である。 図中、Tr……バイポーラトランジスタ、SBD……ショッ
トキーバリアダイオード、Ｒ……抵抗、Act……活性領
域、Iso……分離領域、１……半導体基板、2,6,9,10,1
4,15,16,17,20,45,46……半導体領域、３……エピタキ
シャル相、４……突出状島領域、５……素子間分離絶縁
膜、8A……ベース引出用電極、8B……ダミー突出部、1
1,21,24……層間絶縁膜、19……エミッタ引出用電極、2
6,28,30,32……配線である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 (72)発明者 中里 和郎 東京都国分寺市東恋ケ窪１丁目280番地 株式式社日立製作所中央研究所内 (56)参考文献 特開 昭62−217655（ＪＰ，Ａ)
Claims (9)
- 【請求項１】半導体基板の主面の活性領域の突出状島領
域に各動作領域を縦型構造で形成した順方向バイポーラ
トランジスタを構成し、他の活性領域の突出状島領域に
各動作領域を縦型構造で形成した逆方向バイポーラトラ
ンジスタを構成した半導体集積回路装置において、 前記逆方向バイポーラトランジスタのベース領域を、前
記順方向バイポーラトランジスタのベース領域に比べて
深く構成したことを特徴とする半導体集積回路装置。 - 【請求項２】前記逆方向バイポーラトランジスタのベー
ス領域は、前記順方向バイポーラトランジスタのベース
領域に接触するコレクタ領域に比べて、高不純物濃度の
エミッタ領域が接触するように構成されていることを特
徴とする請求項１に記載された半導体集積回路装置。 - 【請求項３】前記逆方向バイポーラトランジスタは前記
順方向バイポーラトランジスタのコレクタ領域の低不純
物濃度のエピタキシャル層に相当する領域が実質的に廃
止され、逆方向バイポーラトランジスタのベース領域は
半導体基板内に埋込まれた高不純物濃度のエミッタ領域
に直接接触していることを特徴とする請求項１又は請求
項２に記載された半導体集積回路装置。 - 【請求項４】前記逆方向バイポーラトランジスタのベー
ス領域に直接接触する部分の高不純物濃度のエミッタ領
域は、所定導電型の不純物をイオン打込法で導入するこ
とによって形成されていることを特徴とする請求項３に
記載された半導体集積回路装置。 - 【請求項５】半導体基板の主面の活性領域の突出状島領
域に各動作領域を縦型構造で形成した順方向バイポーラ
トランジスタを構成し、他の活性領域の突出状島領域に
各動作領域を縦型構造で形成した逆方向バイポーラトラ
ンジスタを構成した半導体集積回路装置において、 前記逆方向バイポーラトランジスタのベース領域を、前
記順方向バイポーラトランジスタのベース領域に比べて
深く構成し、前記逆方向バイポーラトランジスタのコレ
クタ領域を、前記順方向バイポーラトランジスタのエミ
ッタ領域に比べて深く構成したことを特徴とする半導体
集積回路装置。 - 【請求項６】半導体基板の主面の第１の活性領域の第１
の突出状島領域に各動作領域を縦型構造で形成した逆方
向バイポーラトランジスタと、該主面の第２の活性領域
の第２の突出状島領域に形成したシールド型ショットキ
ーバリアダイオード素子とを含む半導体集積回路装置の
製造方法において、 前記半導体基板の主面に成長させたエピタキシャル層を
分離して、該エピタキシャル層の成長表面を夫々の主面
とする前記第１の突出状島領域及び第２の突出状島領域
を形成し、 前記第１の突出状島領域及び第２の突出状島領域の夫々
の主面へのイオン打込によって前記逆方向バイポーラト
ランジスタのベース領域と前記シールド型ショットキー
バリアダイオード素子のシールド領域とを形成すること
を特徴とする半導体集積回路装置の製造方法。 - 【請求項７】前記ベース領域は、前記シールド領域と同
一導電型で同一又は実質的に同等の不純物濃度で形成さ
れていることを特徴とする請求項６に記載された半導体
集積回路装置の製造方法。 - 【請求項８】前記逆方向バイポーラトランジスタ及びシ
ョットキーバリアダイオード素子は、ショットキーバリ
アダイオード付抵抗切換型メモリセルを構成することを
特徴とする請求項６又は請求項７に記載された半導体集
積回路装置の製造方法。 - 【請求項９】半導体基板の主面の第１の活性領域の第１
の突出状島領域に各動作領域を縦型構造で形成した逆方
向バイポーラトランジスタと、該主面の第２の活性領域
の第２の突出状島領域に形成したシールド型ショットキ
ーバリアダイオード素子とを含む半導体集積回路装置の
製造方法において、 前記半導体基板の主面に成長させたエピタキシャル層を
分離して、該エピタキシャル層の成長表面を夫々の主面
とする前記第１の突出状島領域及び第２の突出状島領域
を形成し、 前記第１の突出状島領域及び第２の突出状島領域の夫々
の主面へのイオン打込によって前記逆方向バイポーラト
ランジスタのコレクタ領域と前記シールド型ショットキ
ーバリアダイオード素子のカソード領域とを形成するこ
とを特徴とする半導体集積回路装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63088507A JP2637463B2 (ja) | 1988-04-11 | 1988-04-11 | 半導体集積回路装置及びその製造方法 |
| KR1019890003207A KR890016668A (ko) | 1988-04-11 | 1989-03-15 | 바이폴라 메모리를 갖는 반도체 집적회로 장치 및 그 제조방법 |
| US07/647,220 US5177584A (en) | 1988-04-11 | 1991-01-28 | Semiconductor integrated circuit device having bipolar memory, and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63088507A JP2637463B2 (ja) | 1988-04-11 | 1988-04-11 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01259552A JPH01259552A (ja) | 1989-10-17 |
| JP2637463B2 true JP2637463B2 (ja) | 1997-08-06 |
Family
ID=13944737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63088507A Expired - Fee Related JP2637463B2 (ja) | 1988-04-11 | 1988-04-11 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2637463B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6052998A (ja) * | 1983-09-02 | 1985-03-26 | Hitachi Ltd | メモリセル |
| JPS62217655A (ja) * | 1986-03-19 | 1987-09-25 | Hitachi Ltd | 半導体装置 |
-
1988
- 1988-04-11 JP JP63088507A patent/JP2637463B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01259552A (ja) | 1989-10-17 |
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