KR900000991B1 - 다이나믹 랜덤 액세스 메모리 셀의 제조방법 - Google Patents

Abstract

내용 없음.

Description

다이나믹 랜덤 액세스 메모리 셀의 제조방법

제1도는 본 발명에 따른 레이아웃의 평면도

제2a도에서 제2k도는 제1도의 도면중 A-A'로 절단한 경우 본 발명에 따른 제조 공정도.

본 발명은 다이나믹 랜덤 액세스 메모리(Dynamic Ramodm Access Memory :이하 디램이라 칭함)의 메모리 셀 제조방법에 관한 것으로, 특히 대용량 디램의 메모리 셀 제조방법에 관한 것이다

반도체 메모리 기술분야에 있어서는 하나의 칩상에 메모리셀의 수를 증가시키려는 노력이 경주되고 있다. 이와 같은 목적을 달성하기 위해 제한된 칩의 표면상에 다수의 메모리셀이 형성되는 메모리셀 어레이의 면적을 최소화하는 것이 중요하다.

따라서 최소면적의 면에서 1트랜지스터, 1캐패시터 메모리 셀이 바람직하다는 것은 잘 알려져 있는 사실이다. 그러나 1트랜지스터, 1캐패시터셀에 있어서 대부분의 면적을 차지하는 부분은 캐패시터가 점유하는 면적이다. 캐패시터가 점유하는 면적을 최소화하면서도 상기 캐패시터의 용량을 크게하여 정보 검출을 용이하게 하고 알파입자에 의한 소프트에러를 감소시키는 것이 중요하게 된다.

상기와 같이 캐페시터가 점유하는 표면 면적을 최소화하고 스토리지 캐패시터의 용량을 최대화하기 위해 칩의 표면에 직사각형의 우물을 판 트랜치의 벽면상에 캐패시터를 형성하는 것이다. 트렌치 캐패시터를 가지는 종래의 메모리셀 구조로서 1985년에 발행된 IEDM 85의 710면 내지 713면에 개시된 것이 있다.

상기에 개시된 기술은 고농도의 P⁺기판상에 P의 에피층을 성장시킨 웨이퍼를 사용하며 상기 고농도의 P⁺층으로 직사각형의 우물을 파고 상기 우물의 벽면에 절연막을 형성하여 n⁺의 폴리실리콘을 채워놓고 패스트랜지스터의 소오스 영역과 접속을 시키는 구성으로 되어 있다. 그러나, 상기와 같은 트랜치 캐패시터의 구성에 있어서는 에피층의 두께가 수 ㎛이므로 디램동작에 적합한 캐패시턴스의 값을 얻기 위해 트렌치 깊이가 깊어져야 하며 상기 트렌치 벽면에는 얇은 산화막을 형성하는데 트랜치의 바닥 모서리가 뾰죽함으로 인해 상기 트렌치에 채워진 캐패시터의 전극이 되는 폴리실리콘에 가해지는 전압에 의해 절연막이 파괴되는 문제가 발생하게 된다.

또한 상기 폴리실리콘 전압이 변동함에 따라 트렌치 벽면중 저농도의 상기 층과 트렌치 벽면의 계면에서 강한 반전층이 일어나 주변의 캐패시터와 펀치 드루 현상이 일어나는 문제점이 발생할 수 있게 된다.

따라서 본 발명의 목적은 작은 표면적에 형성되는 트렌치의 깊이를 얕게 파도 충분한 크기의 캐패시턴스 값을 얻을 수 있는 디램 메모리셀의 제조방법을 제공함에 있다.

본 발명의 또다른 목적은 인접한 트렌치 캐패시터간의 펀치 드루 현상을 방지할 수 있는 디램 메모리셀의 제조방법을 제공함에 있다.

본 발명의 또다른 목적은 알파입자에 의한 소프트 에러를 방지할 수 있는 디램 메모리셀의 제조방법을 제공함에 있다.

상기와 같은 본 발명의 목적을 달성하기 위해 본 발명의 요지는 제1도전형의 반도체 기판상에 소정 깊이의 제1트랜치를 형성하고 상기 트렌치의 벽면에 제1절연막을 형성하며 상기 트렌치의 저면에 상기 기판과 동일 도전형의 고농도의 제1반도체 영역을 상기 트렌치에 채워진 제1폴리실리콘의 확산에 의해 형성되며 상기 제1폴리실리콘에 제2트렌치를 형성하고 상기 제1폴리실리콘의 표면에 제2절연막을 형성하고 상기 제1트렌치와 나머지 부분과 제2트렌치에 상기 제1도전형과 반대인 제2도전형의 고농도 제2폴리실리콘을 형성하여 패스트랜지스터의 소오스와 기판의 상부를 통해 접속하게 한 것을 특징으로 한다.

이하 본 발명을 첨부 도면을 참조하여 상세히 설명한다.

제1도는 본 발명의 레이아웃을 보인 평면도로서, (1)은 고용량 캐패시터를 형성하기 위한 트렌치(Trench)영역이고, (2)는 트렌치의 상부에 캐패시터 전극형성을 위한 폴리실리콘 패턴을 형성하는 영역이고, (3)은 트랜지스터의 소오스·드레인 형성을 위해 이온주입을 하는 영역이고, (4)는 워드라인 형성부분이고, (5)는 드레인과 비트라인을 접속하기 위한 접속부이고, (6)은 비트라인 형성을 위해 폴리실리콘을 입히는 영역이 된다.

제2a도에서 제2f도는 제1도의 도면중 A-A'로 절단한 경우 본 발명의 제조공정을 나타낸 도면으로서, 출발물질은〈100〉방향의 결정면을 갖고 3Ω-㎝ 가량의 저항율을 가지는 P형 단결정 실리콘 웨이퍼이다.

제2a도는 실리콘 기판(100)에 트렌치를 형성하는 공정으로써 먼저 P형 실리콘 기판(100) 전면에 열산화법에 의해 900-1000℃에서 300Å의 두께로 제1산화막(10)을 성장시키고, CVD방법으로 약 1000℃에서 1000Å두께의 제1질화막(12)을 성장시키고 트렌치 형성을 위해 상기 제1질화막(12) 표면에 포토레지스터를 도포하고 마스크를 사용하여 노광현상하고 반응성이온 에칭(Reactive Ion Etching)방법으로 제1질화막(12)과 제1산화막(10)을 에칭하고 이어서 같은 방법을 사용하여 P형 실리콘기판(100)을 4-5㎛의 깊이로 에칭하여 트렌치영역(13)을 형성하고 기판표면에 남아 있는 포토레지스터를 제거한다.

제2b도는 상기 트렌치 영역(13)의 벽면에 두꺼운 절연막을 형성하는 공정으로써 열산화법으로 전면에 500Å의 산화실리콘층을 형성시키고 난 다음 CVD방법으로 1500Å의 산화실리콘층을 형성하고, 제1질화막(12) 상부 및 트렌치(13) 표면의 산화실리콘층을 이방성 에칭방법으로 식각한다. 이때 에칭은 수직방향으로는 식각률(etch rate)이 높고, 수평방향으로는 식각률이 낮은 반응성 이온에칭 방법을 사용하여 제2b도와 같이 트렌치 벽면에만 제1절연막(14)이 형성된다.

제2c도는 캐패시터의 하부 전극을 형성시키기 위하여 폴리실리콘층과 기판을 오믹 접촉시키는 공정으로서, 상기 제2b도 전면에 600℃의 온도에서 DVD방법으로 캐패시터의 제1전극이 되는 0.15㎛의 제1폴리실리콘층(15)을 형성시키고 900℃ 정도에서 약 100Ω/□가 되도록 붕소를 확산시킨다. 이때 상기 제1폴리실리콘층(15)의 성장에서 모서리 부분을 완만하게 한 후 붕소확산을 통해 캐패시터의 제1전극 물질이 되고 붕소확산시 붕소가 기판에까지 확산되어 기판과 상기 제1전극과의 제1도전형의 저항 접속층(16)이 형성된다.

제2d도는 두 개의 폴리실시콘층 사이에 절연층 형성을 위한 준비공정으로서 제2c도의 전면에 트렌치가 채워질 수 있도록 포토트랜지스터(17)를 도포하고 플라즈마 에칭방법을 사용하여 표면의 상기 포토레지스터(17)를 에치백(Etch back)공정으로 식각하여 (17)부분의 포토레지스터만 남게한 다음 표면의 제1폴리실리콘(15)을 플라즈마 에칭방법으로 트렌치 내부 폴리실리콘층(18)이 남게 하여 제2d도와 같이 형성한다. 이때 폴리실리콘(18)과 기판 표면상부의 제1산화막(10)과는 약 0.5㎛의 거리가 있게 된다. 제2e도는 제1폴리실리콘층(18)의 표면에 제2절연막(19)을 형성하고 상기 제2절연막(19) 상부에 제2폴리실리콘층(20)을 형성하는 공정으로서, 상기 제2c도의 공정에서 남아 있는 포토레지스터(17)를 제거하고 제1폴리실리콘(18) 상부에 열산화법으로 900℃에서 드라이 O₂를 사용하여 200Å 산화실리콘을 성장시켜 제2절연막(19)으로 형성하고 통상의 CVD방법으로 제2폴리실리콘층(20)을 전면에 성장시키며 Pocl₃에 침적하여 인을 확산시켜 캐패시터의 전극물질로 만들고 트렌치 부분을 제의한 전표면의 상기 제2폴리실리콘층(20)을 드라이 에칭으로 식각하여 제2e도와 같은 구조를 형성시킨다.

따라서 트렌치 하부의 모서리 부분은 둥글게 되어 트렌치 구석부분에서 산화막이 얇아지지 않는다.

제2f도는 트랜지스터의 소오스와 캐패시터를 연결하기 위한 접속영역(21)을 형성하고 트렌치 상부에 캐패시터 전극을 위한 폴리실리콘 패턴을 형성하는 공정으로써, 기판표면의 제1질화막(12)을 플라즈마 에칭방법으로 에칭해내고 상기 노출된 제1산화막(10) 상부를 비롯한 전표면에 포토레지스터를 도포하고 현상·노광하여 캐패시터 전극과 트랜지스터의 베이스와의 접속영역(21)을 만들고 표면의 포토레지스터를 제거한 다음 통상의 CVD방법으로 1500Å 두께의 제3폴리실리콘층(22)을 성장시키고 제2폴리실리콘층(20)과 같은 형의 폴리실리콘층을 형성하기 위하여 상기 제3폴리실리콘층(22)에 인 이온을 이온주입시킨 다음 상기 제3폴리실리콘층(22)의 상부에 의하여 포토레지스터(23)를 도포한다.

제2g도는 캐패시터의 폴리실리콘 전극(25) 패턴을 완성시키고 상기 표면의 전면에 제2질화막(27)을 형성하는 공정으로써, 마스크를 사용하여 노광·현상하여 캐패시터의 폴리실리콘 전극(25) 패턴을 남기고 나머지를 에칭하고 남아있는 포토레지스터를 제거한 다음 상기 폴리실리콘 전극(25) 패턴상부에 열산화법으로 900-1000℃에서 300Å의 제2산화막(26)을 성장시킨다. 이 열처리 기간동안 상기 제2폴리실리콘층(22)에 이온주입된 인이 상기 제2f도의 트랜지스터와 캐패시터와 캐패시터 연결을 위한 영역(21)로만 확산되어 기판(100) 표면의 상기 영역(21)과 PN접합을 이루는 접석영역(24)을 형성하는 결과적으로 상기 제2 및 제3폴리실리콘층(20)(22)이 합해져서 캐패시터의 폴리실리콘 전극(25)이 된다. 상기 제2산화막(26)을 성장시킨후 산화막 전면에 800℃의 온도에서 약 1000Å의 제2질화막(27)을 성장시키고 상기 제2질화막(27) 전면에 포토레지스터(28)을 도포한다.

제2h도는 소자분리를 위한 채널스토퍼(Channel Stopper)과 필드 산화막을 형성하기 위한 에칭 공정으로써, 마스크를 사용하여 노광, 현상하여 영역(29)의 제2질화막(27)을 플라즈마 에칭해내고 남아있는 질화막(27)과 포토레지스터를 마스크로 하여 기판 전면에 붕소를 에너지 30Ke 도우즈 10¹³-10¹⁴/㎠로 이온 주입하고 난후 남아있는 포토레지스터를 제거한다.

제2i도는 필드 산화막을 형성하고 워드라인 형성을 위한 폴리실리콘을 도포하는 공정으로써, 습식 산화법으로 950℃-1000℃에서 5000Å-7000Å의 산화막을 성장시켜서 필드산화막(30)을 형성한다.

이때 제2산화막(26)은 상부의 제2질화막(27)의 마스크 작용에 의해 산화막 성장은 없게되고 상기에서 이온주입된 붕소의 확산이 일어나 채널스톱층(31)이 형성된다. 필드산화막(30)이 형성된 후 남아있는 제2질화막(27)을 제거하고 워드라인 형성을 위해 통상의 방법으로 제4폴리실리콘층(32)을 성장시키고 Pocl₃에 침적시켜 인 이온을 도핑시키고 난 다음 포토레지스터(33)를 도포한다.

제2j도는 워드라인을 완성시키고 트랜지스터의 드레인·소오스 영역을 형성하는 공정으로서, 마스크를 사용하여 노광·현상하여 상기 제4폴리실리콘(32)을 에칭하여 워드라인(32)을 형성한 다음 남아 있는 포토레지스터를 제거하고 트랜지스터의 드레인·소오스영역 형성을 위해 비소이온을 에너지 50-80Ke V도우즈 10¹⁶/㎠로 이온 주입하고 나서 상기 제4폴리실리콘층(32)상부에 열산화법으로 제3산화막(34)을 성장시키고 CVD방법으로 2000-5000Å의 제4산화막층(35)을 성장시킨 다음 포토레지스터(38)를 전면에 도포한다. 상기에서 열산화법에 의해 생성되는 상기 제3산화막(34) 성장시 이온 주입된 비소가 확산하여 트랜지스터의 드레인(36)과 소오스(37) 영역을 형성하게 된다.

제2k도는 비트라인을 형성하고 소자보호막을 형성하는 공정으로서, 마스크를 사용하여 노광·현상하고 비트라인과 트랜지스터의 드레인 부분의 접속하기 위해 상기 제4산화막층(35)을 에칭하고 난 다음 통상의 방법으로 4000Å의 제2폴리실리콘층(40)을 성장시키고 Pocl₃에 침적시켜 인 이온을 도핑한다.

상기 제4폴리실리콘층 전면에 포토레지스터를 도포하고 나서 노광·현상하여 폴리실리콘을 에칭해 냄으로써 비트라인을 형성하고 나서 남아있는 포토레지스터를 제거하고 통상의 방법에 의해 0.8㎛의 제5산화막(41)을 형성한다. 상기 제5산화막층(41)은 소자보호막이 되며 이 공정으로 산화막층 상부에 금속배선을 하기 위한 평탄화 작업이 이루어지게 된다. 소자보호막(41)의 형성이 끝난후 이 도면에서는 보이지 않는 주변회로의 금속과의 접속을 위한 윈도우를 형성하는 공정을 거치고 나서 상기 소자 보호막(41)의 상부 전면에 금속을 증착시키고 사진 식각방법에 의해 금속배선층(42)을 형성시킨다.

전술한 바와 같이 본 발명은 고집적 메모리 셀에서 횡적 방향의 크기를 줄이면서도 캐패시터의 용량을 크게할 수 있고, 캐패시터의 영역에서 형성되는 P-N 접합부를 줄여서 P-N접합부에서의 손실을 줄이고 알파 입자에 의한 소프트에러를 줄일 수 있다.

또한 트렌치내의 캐패시터 전극을 폴리실리콘을 사용함으로써, 트렌치상에 상부 전극형성때 모서리를 둥글게 만들 수 있어서 트렌치 구석부분에서 산화막이 얇아지는 것을 없앨 수 있고 산화절연막 성장시 결정방향과 관계없이 산화막을 고르게 성장시킬 수 있어 정확한 캐패시터 용량을 얻을 수 있다.

또한, 트렌치 벽면에 두꺼운 산화절연막을 성장시킴으로써, 셀과 셀을 전기적으로 분리시키고, 알파입자에 의한 소프트에러를 최소화하고, 트렌치 벽면에 계면에서 생기는 강한 반전층으로 인해 주변 캐패시터와 펀치 드루 현상이 일어나는 것을 막는 이점이 있다.

Claims (1)

1. 디램셀 메모리셀의 제조공정에 있어서, 제1도전형의 실리콘기판(100)상에 제1산화막(10) 및 제1질화막(12)을 형성하고 식각공정에 의해 상기 기판(100)의 소정영역에 트렌치(13)를 형성하는 제1공정과, 상기 제1공정의 트렌치(13)의 내부 측벽에 제1절연막(14)을 형성하는 제2공정과, 상기 제2공정에 의한 구조전면에 캐패시터의 제1전극이 되는 제1폴리실리콘층(15)을 도포하고 상기 제1폴리실리콘층(15)에 제1도전형의 불순물을 확산시켜 상기 제1폴리실리콘층(15)을 제1전도형으로 만들고 상기 트렌치(13) 하부의 기판접촉면에서 저항접촉층(16)을 형성하는 제3공정과, 상기 제3공정에 의한 구조상에 포토레지스터를 도포하고 에치백 공정을 행하여 캐패시터의 제1전극이 될 제1폴리실리콘층(15)의 일부분만 남기고 나머지 부분을 식각하는 제4공정과, 상기 제 4 공정의 제 1폴리실리콘(18)의 노출된 표면에 제2절연막(19)을 형성한 후 상기 제2절연막(19) 상부에 캐패시터의 제2전극 물질이 되는 제2폴리실리콘층(20)으로 상기 트렌치(13)을 채우고 제2도전형의 불순물을 상기 제2폴리실리콘층(20)에 침투시키는 제5공정과, 상기 제5공정까지 남아 있는 제1질화막(12)을 제거하여 트랜지스터의 소오스와 캐패시터의 연결을 위한 기판표면의 소정영역(21)을 노출시킨 후 기판전면에 제3폴리실리콘층(22)을 형성하고 제2도전형의 불순물을 상기 제3폴리실리콘층(22)에 침투시키는 제6공정과, 상기 제3폴리실리콘층(22)의 소정영역을 식각하여 상기 제2폴리실리콘층(20)과 함께 캐패시터의 제2전극(25)을 형성한 후 기판전면에 제2산화막(26)을 성장시키고 이때 상기 제6공정에서 상기 제3폴리실리콘층(22)에 주입된 제2도전형의 불순물이 상기 영역(21)에서 기판(100)과 PN접합되어 트랜지스터와 캐패시터를 연결하는 접속영역(24)을 형성하는 제7공정과, 상기 제7공정의 기판전면에 제2질화막(27)을 형성하는 제8공정과, 트랜지스터가 형성될 영역 및 트렌치 영역 상부에있는 상기 제2질화막(27)을 제외한 나머지 질화막을 제거한 후 제1도전형의 이온을 주입시켜 필드산화막(30)을 형성하고 상기 주입된 제1도전형의 이온의 확산에 의해 상기 필드산화막(30) 하부의 기판(100)에 채널 스토퍼(31)가 형성되는 제9공정과, 상기 제9공정에서 형성된 필드산화막(30)에 남아있는 상기 제2질화막(27)을 제거하고 기판전면에 제4폴리실리콘층(32)을 성장시킨 후 제2도전형의 불순물을 침투시키고 소정 부위를 제외한 나머지 상기 제4폴리실리콘층(32)을 식각하여 워드라인(32)을 형성하는 제10공정과, 상기 제10공정후에 제2도전형의 이온을 주입시킨후 기판전면에 제3 및 제4산화막(34)(35)을 순차적으로 성장시킬 때 상기 주입된 이온들이 활성화되어 트랜지스터의 드레인영역(36) 및 소오스 영역(37)을 형성하는 제11공정과, 상기 제11공정에 의해 형성된 영역(36)의 상부에 있는 상기 제3 및 제4산화막(34)을 식각한 후 기판전면에 제5폴리실리콘층(40)을 도포하여 트랜지스터의 드레인영역(36)과 접촉되게 하고 상기 제5폴리실리콘층(40)에 제2도전형의 불순물을 침투시켜 비트라인(40)을 형성하는 제12공정으로 이루어짐을 특징으로 하는 다이나믹 랜덤 억세스 메모리셀의 제조방법.

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