JPH06105765B2 - 半導体ｒｏｍアレイを作成するプロセス - Google Patents
半導体ｒｏｍアレイを作成するプロセスInfo
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- JPH06105765B2 JPH06105765B2 JP63193579A JP19357988A JPH06105765B2 JP H06105765 B2 JPH06105765 B2 JP H06105765B2 JP 63193579 A JP63193579 A JP 63193579A JP 19357988 A JP19357988 A JP 19357988A JP H06105765 B2 JPH06105765 B2 JP H06105765B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
- H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
- H01L27/1021—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components including diodes only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
Description
【発明の詳細な説明】 本発明は一般的には半導体ROM（読出し専用メモリ）に
関し、より具体的にはマスク・プログラム可能半導体RO
Mに関する。
関し、より具体的にはマスク・プログラム可能半導体RO
Mに関する。
最近用いられているマスク・プログラム可能ROMは、一
般的には、シヨツトキ・ダイオードやトランジスタ装置
をマトリツクスの素子としてつくられている。この形の
ROMに対して要求されるビツト・パターンは、各特定の
マトリツクス素子からの論理出力レベルを決定するため
に、相互接続レベルにおいてプログラムされる。ポリシ
リコン接合形ダイオードを論理素子として用いることが
報告されており（K.Okada等名の論文「PSA−A New Appr
oach for Bipolar LSI」IEEE,J.Solid State Circuits,
第SC−13巻、6793〜6798頁、1978年10月）、このような
ダイオードの特性も報告されている（J.Manoliuおよび
Ｔ・Ｉ・Kamins名の論文「Ｐ−N Junctions in Polycry
stalline−Silicon Films」、Solid−State Electron.
第15巻、1103〜1106頁、1972年、M.DutoitおよびF.Soll
berger名の論文「Lateral Polysilicon P−N Diode
s」、Electrochem.Soc.第125巻、1648〜1651頁、1978
年、さらにH.S.de GraaffおよびJ.G.de Groot名の論文
「Polycrystalline Devices in Bipolar IC Technolog
y」、IEEE IEDM Conf.,Dig.Tech.Papers,46〜49頁、198
0年12月）。ところで、このようなダイオードをROMマト
リツクス素子として用いるには、逆方向漏洩電流が小さ
いこと、相互接続体として使用できるようポリシリコン
面抵抗値が小さいこと、および適当な順方向特性をもつ
ことが要求される。しかし、これらの要求を組合せたも
のを報告した文献はまだない。
般的には、シヨツトキ・ダイオードやトランジスタ装置
をマトリツクスの素子としてつくられている。この形の
ROMに対して要求されるビツト・パターンは、各特定の
マトリツクス素子からの論理出力レベルを決定するため
に、相互接続レベルにおいてプログラムされる。ポリシ
リコン接合形ダイオードを論理素子として用いることが
報告されており（K.Okada等名の論文「PSA−A New Appr
oach for Bipolar LSI」IEEE,J.Solid State Circuits,
第SC−13巻、6793〜6798頁、1978年10月）、このような
ダイオードの特性も報告されている（J.Manoliuおよび
Ｔ・Ｉ・Kamins名の論文「Ｐ−N Junctions in Polycry
stalline−Silicon Films」、Solid−State Electron.
第15巻、1103〜1106頁、1972年、M.DutoitおよびF.Soll
berger名の論文「Lateral Polysilicon P−N Diode
s」、Electrochem.Soc.第125巻、1648〜1651頁、1978
年、さらにH.S.de GraaffおよびJ.G.de Groot名の論文
「Polycrystalline Devices in Bipolar IC Technolog
y」、IEEE IEDM Conf.,Dig.Tech.Papers,46〜49頁、198
0年12月）。ところで、このようなダイオードをROMマト
リツクス素子として用いるには、逆方向漏洩電流が小さ
いこと、相互接続体として使用できるようポリシリコン
面抵抗値が小さいこと、および適当な順方向特性をもつ
ことが要求される。しかし、これらの要求を組合せたも
のを報告した文献はまだない。
本発明は上記特性を有していて、ポリシリコン・ダイオ
ード・マトリツクス素子を有する高集積度、高速動作RO
Mを製造することができる。
ード・マトリツクス素子を有する高集積度、高速動作RO
Mを製造することができる。
本発明によれば、多結晶シリコンの横方向（ラテラル）
ダイオードによつてメモリアレイを形成する。多結晶シ
リコン中に作つた横方向ダイオードを用いるため、PN接
合の面積を小さくすること等により寄生容量を小さくで
き、また少数キヤリアの寿命を短かくでき、また自己整
合のコンタクトを作るようにして集積密度を上げること
ができる。
ダイオードによつてメモリアレイを形成する。多結晶シ
リコン中に作つた横方向ダイオードを用いるため、PN接
合の面積を小さくすること等により寄生容量を小さくで
き、また少数キヤリアの寿命を短かくでき、また自己整
合のコンタクトを作るようにして集積密度を上げること
ができる。
本発明はマトリツクス素子としてポリシリコンPNダイオ
ードを有するマスク・プログラム可能バイポーラROMア
レイで実施される。ポリシリコンの面抵抗値が大きいこ
とに関連する諸問題を解決するために、材料とROMマト
リツクス製造法の新規な組合せがなされる。この製造法
では、シリコン化物層がPN接合領域に対して自己整合形
成で成長され（しかしPN接合領域にはシリコン化物層は
成長させない）、それによりポリシリコンの面抵抗値が
大幅に小さくなり、そしてダイオードの順方向電流対電
圧特性の直列抵抗値が大幅に小さくなる。PN接合は、垂
直方向というよりはむしろポリシリコン・ストリツプの
比較的広い区域に横方向につくられる。材料と素子配置
のこの新規な組合わせにより、ポリシリコンPN接合形ダ
イオードをマトリツクス素子として用いることが可能に
なり、そしてさらに、ポリシリコン／シリコン化物の抵
抗値が小さいこと、ポリシリコン横方向ダイオードのた
めその少数キヤリア寿命が短いこと、および、半導体基
板に結合する寄生キヤパシタンスが減少することによ
り、高集積度と高速動作がえられる。
ードを有するマスク・プログラム可能バイポーラROMア
レイで実施される。ポリシリコンの面抵抗値が大きいこ
とに関連する諸問題を解決するために、材料とROMマト
リツクス製造法の新規な組合せがなされる。この製造法
では、シリコン化物層がPN接合領域に対して自己整合形
成で成長され（しかしPN接合領域にはシリコン化物層は
成長させない）、それによりポリシリコンの面抵抗値が
大幅に小さくなり、そしてダイオードの順方向電流対電
圧特性の直列抵抗値が大幅に小さくなる。PN接合は、垂
直方向というよりはむしろポリシリコン・ストリツプの
比較的広い区域に横方向につくられる。材料と素子配置
のこの新規な組合わせにより、ポリシリコンPN接合形ダ
イオードをマトリツクス素子として用いることが可能に
なり、そしてさらに、ポリシリコン／シリコン化物の抵
抗値が小さいこと、ポリシリコン横方向ダイオードのた
めその少数キヤリア寿命が短いこと、および、半導体基
板に結合する寄生キヤパシタンスが減少することによ
り、高集積度と高速動作がえられる。
以下、添付図面を参照して本発明を説明する。
第１図はシリコン基板10と、その上に1.0ミクロン〜2.0
ミクロンの厚さに成長された二酸化シリコン層11が示さ
れている。層11上に、厚さ1500Å〜5000Åのポリシリコ
ン層12が付着される。このポリシリコン層のより好まし
い厚さは約2500Åである。このポリシリコン層上に厚さ
200Å〜3000Åの二酸化シリコン層13が成長される。こ
の二酸化シリコン層のより好ましい厚さは1500Åであ
る。この二酸化シリコン層上に厚さ500Å〜1500Åの窒
化シリコン層14が付着される。この窒化シリコン層のよ
り好ましい厚さは1000Åである。ワード線とポリシリコ
ンの横方向ダイオードとのパターンを定めるため、従来
のホトリソグラフイとプラズマエツチングとを、この窒
化シリコン層に実施する。それから第２図に示されてい
るように、窒化シリコン14によつて被覆されていない領
域で二酸化シリコン15が3000Å〜7000Åの厚さに成長さ
れる。即ち、ポリシリコンが選択的に二酸化シリコンに
変換される。この二酸化シリコン層のより好ましい厚さ
は5500Åである。
ミクロンの厚さに成長された二酸化シリコン層11が示さ
れている。層11上に、厚さ1500Å〜5000Åのポリシリコ
ン層12が付着される。このポリシリコン層のより好まし
い厚さは約2500Åである。このポリシリコン層上に厚さ
200Å〜3000Åの二酸化シリコン層13が成長される。こ
の二酸化シリコン層のより好ましい厚さは1500Åであ
る。この二酸化シリコン層上に厚さ500Å〜1500Åの窒
化シリコン層14が付着される。この窒化シリコン層のよ
り好ましい厚さは1000Åである。ワード線とポリシリコ
ンの横方向ダイオードとのパターンを定めるため、従来
のホトリソグラフイとプラズマエツチングとを、この窒
化シリコン層に実施する。それから第２図に示されてい
るように、窒化シリコン14によつて被覆されていない領
域で二酸化シリコン15が3000Å〜7000Åの厚さに成長さ
れる。即ち、ポリシリコンが選択的に二酸化シリコンに
変換される。この二酸化シリコン層のより好ましい厚さ
は5500Åである。
窒化シリコン14が除去され、そして、下にPN接合がつく
られる酸化物パツド16以外のすべての酸化物13を除去す
るために選択的エツチングが行なわれる。こうして得ら
れた構造体が第３に示されているポリシリコンをパター
ン化するために選択的酸化を用いた結果、プラナー表面
が得られる。第４図に示されているようにホウ素のよう
なＰ形ドーパントの非選択的注入が行なわれ、それによ
り、すべてのポリシリコン12がＰ形になる。ヒ素のよう
なＮ形不純物の注入の際のマスクとなるホトレジスト30
が第５図に示されている。ここでは酸化物パツド16もマ
スクの一部分を構成している。Ｎ形不純物の注入に続い
てホトレジスト30を除去した後、この構造体がアニール
される。こうして得られた構造体が第６図に示されてい
る。Ｐ形物質41とＮ形物質40との間にPN接合43が存在す
る。それから白金のような金属が付着され、そして焼結
が行なわれて露出したポリシリコン上にシリコン化物が
つくられる。それから酸化物層の上に残つている金属が
除去され、その結果第７図に示された構造体が得られ
る。この構造体は横方向ダイオードのアノード領域およ
びカソード領域と自己整合形式で接触したポリシリコン
／シリコン化物層60を有しており、ポリシリコンはその
抵抗値が大いに小さくなつているのでワード線として用
いることが可能となる。工程の最後の段階では、第８図
に示されているように、例えば二酸化シリコンのような
絶縁体の中間層70をつくる。この層を貫通してＰ形物質
に達するエツチングが行なわれ、そしてもし特定のビツ
トパターンが必要ならば、アルミニウム等の金属ビツト
線71に接続される。第９図はこのアレイ構造体の平面図
であつて、ワード線60に対しビツト線71が横断方向に配
置されているのが示されている。ビツト線は、絶縁酸化
物層にエツチングによりあけられた貫通孔を通して、ア
レイダイオードのP+領域に接続される。これらの接続は
要求された出力に対するプログラミングがそれを必要と
する時にのみ行なわれる。
られる酸化物パツド16以外のすべての酸化物13を除去す
るために選択的エツチングが行なわれる。こうして得ら
れた構造体が第３に示されているポリシリコンをパター
ン化するために選択的酸化を用いた結果、プラナー表面
が得られる。第４図に示されているようにホウ素のよう
なＰ形ドーパントの非選択的注入が行なわれ、それによ
り、すべてのポリシリコン12がＰ形になる。ヒ素のよう
なＮ形不純物の注入の際のマスクとなるホトレジスト30
が第５図に示されている。ここでは酸化物パツド16もマ
スクの一部分を構成している。Ｎ形不純物の注入に続い
てホトレジスト30を除去した後、この構造体がアニール
される。こうして得られた構造体が第６図に示されてい
る。Ｐ形物質41とＮ形物質40との間にPN接合43が存在す
る。それから白金のような金属が付着され、そして焼結
が行なわれて露出したポリシリコン上にシリコン化物が
つくられる。それから酸化物層の上に残つている金属が
除去され、その結果第７図に示された構造体が得られ
る。この構造体は横方向ダイオードのアノード領域およ
びカソード領域と自己整合形式で接触したポリシリコン
／シリコン化物層60を有しており、ポリシリコンはその
抵抗値が大いに小さくなつているのでワード線として用
いることが可能となる。工程の最後の段階では、第８図
に示されているように、例えば二酸化シリコンのような
絶縁体の中間層70をつくる。この層を貫通してＰ形物質
に達するエツチングが行なわれ、そしてもし特定のビツ
トパターンが必要ならば、アルミニウム等の金属ビツト
線71に接続される。第９図はこのアレイ構造体の平面図
であつて、ワード線60に対しビツト線71が横断方向に配
置されているのが示されている。ビツト線は、絶縁酸化
物層にエツチングによりあけられた貫通孔を通して、ア
レイダイオードのP+領域に接続される。これらの接続は
要求された出力に対するプログラミングがそれを必要と
する時にのみ行なわれる。
ポリシリコンを使つてマトリツクス素子をつくることは
従来は行なわれなかつた。その理由はこの物質の面抵抗
値が大きいためであり、高速動作や高集積度に対しては
大きな面抵抗値は障害となるからである。本発明による
構造体とその製造法によれば、アノードおよびカソード
接触体の自己整合性によつてダイオードの基本特性が改
良されるばかりでなく、前記問題点に対する有効な解決
を与えることができる。さらに、この構造体は高集積度
と適合する特性を有しており、そして本製造法はインタ
フエース、復号、その他の周辺回路等のためのシヨツト
キ・トランジスタ論理（STL）、集積化シヨツトキ論理
（ISL）、トランジスタ・トランジスタ論理（TTL）、エ
ミツタ結合論理（ECL）、および集積化注入論理（I2L）
に対する製造技術と両立する。
従来は行なわれなかつた。その理由はこの物質の面抵抗
値が大きいためであり、高速動作や高集積度に対しては
大きな面抵抗値は障害となるからである。本発明による
構造体とその製造法によれば、アノードおよびカソード
接触体の自己整合性によつてダイオードの基本特性が改
良されるばかりでなく、前記問題点に対する有効な解決
を与えることができる。さらに、この構造体は高集積度
と適合する特性を有しており、そして本製造法はインタ
フエース、復号、その他の周辺回路等のためのシヨツト
キ・トランジスタ論理（STL）、集積化シヨツトキ論理
（ISL）、トランジスタ・トランジスタ論理（TTL）、エ
ミツタ結合論理（ECL）、および集積化注入論理（I2L）
に対する製造技術と両立する。
第１図はいくつかの付着層が設けられた最初の状態の構
造体図、第２図はポリシリコンをSiO2に選択的に変換し
た後の構造体図、第３図は窒化物が除去され、そしてポ
リシリコン上に酸化物パツドを残すための選択的エツチ
ングが行なわれた後の構造体図、第４図はＰ形物質を生
成する不純物の注入を示す図、第５図はホトレジスト・
マスクとＮ形物質を生成する不純物の注入を示す図、第
６図はアニーリングの後の構造体の極性図、第７図は焼
結された構造体図、第８図は所定の位置に配置された中
間レベルSiO2とこの装置のＰ形領域に結合された第２レ
ベル相互接続体とを有する構造体図、そして第９図はア
ドレス指定線とアレイ素子のレイアウトを示すアレイ構
造体の平面図である。
造体図、第２図はポリシリコンをSiO2に選択的に変換し
た後の構造体図、第３図は窒化物が除去され、そしてポ
リシリコン上に酸化物パツドを残すための選択的エツチ
ングが行なわれた後の構造体図、第４図はＰ形物質を生
成する不純物の注入を示す図、第５図はホトレジスト・
マスクとＮ形物質を生成する不純物の注入を示す図、第
６図はアニーリングの後の構造体の極性図、第７図は焼
結された構造体図、第８図は所定の位置に配置された中
間レベルSiO2とこの装置のＰ形領域に結合された第２レ
ベル相互接続体とを有する構造体図、そして第９図はア
ドレス指定線とアレイ素子のレイアウトを示すアレイ構
造体の平面図である。
Claims (1)
- 【請求項１】半導体ROMアレイを作成するプロセスであ
って： 基板の上に第１の絶縁層を形成し； 上記第１の絶縁層の上に形成された上記アレイの全長に
渡って、複数の第１導電型多結晶ストリップを形成し、
この多結晶ストリップの各々は複数の延長部を有し； 上記延長部の内、上記多結晶ストリップに近い第１の部
分を第１導電型にドープし、上記延長部の内、上記多結
晶ストリップに遠い第２の部分を第２導電型にドープ
し；上部第１と第２の部分の結合部の上にマスク層を形
成し； 上記多結晶ストリップ、上記延長部及び上記マスク層の
上に金属を蒸着し； 上記マスク層によって覆われた部分を除いて、上記多結
晶ストリップと上記延長部の表面上に金属シリサイド領
域を形成し； 上記複数の多結晶ストリップ上に第２の絶縁層を形成
し； 上記第２の絶縁層を通ずる通路を形成し、この通路は上
記延長部の上記第２の部分の内の選択されたものを露出
し、かつ当該通路を有するものが第１のデータ状態を示
し、通路を有しないものが第２のデータ状態を示し； 上記複数の多結晶ストリップと直角の導電ストリップを
複数形成し、この導電ストリップは上記アレイの全長に
渡って配され、かつ上記通路に延びている； ことを特徴とする半導体ROMメモリアレイを作成するプ
ロセス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/289,357 US4516223A (en) | 1981-08-03 | 1981-08-03 | High density bipolar ROM having a lateral PN diode as a matrix element and method of fabrication |
| US289357 | 1988-12-22 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57132330A Division JPS5831569A (ja) | 1981-08-03 | 1982-07-30 | 半導体ｒｏｍアレイおよびその製造法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01138747A JPH01138747A (ja) | 1989-05-31 |
| JPH06105765B2 true JPH06105765B2 (ja) | 1994-12-21 |
Family
ID=23111193
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57132330A Granted JPS5831569A (ja) | 1981-08-03 | 1982-07-30 | 半導体ｒｏｍアレイおよびその製造法 |
| JP63193579A Expired - Lifetime JPH06105765B2 (ja) | 1981-08-03 | 1988-08-04 | 半導体ｒｏｍアレイを作成するプロセス |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57132330A Granted JPS5831569A (ja) | 1981-08-03 | 1982-07-30 | 半導体ｒｏｍアレイおよびその製造法 |
Country Status (2)
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-
1988
- 1988-08-04 JP JP63193579A patent/JPH06105765B2/ja not_active Expired - Lifetime
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|---|---|
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