JPS5877256A - 半導体装置の電極構造 - Google Patents
半導体装置の電極構造Info
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- JPS5877256A JPS5877256A JP56174571A JP17457181A JPS5877256A JP S5877256 A JPS5877256 A JP S5877256A JP 56174571 A JP56174571 A JP 56174571A JP 17457181 A JP17457181 A JP 17457181A JP S5877256 A JPS5877256 A JP S5877256A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明に半導体装置、飼えはショットキーバリアＯダイ
オード（以下、８ＢＤと称する）、バイポーラトランジ
スタ、Ｍ工８ Ｐ Ｘ Ｔ （Ｍｅｔａｌｌｎａｕｌｌ
ｔｏｒ ８ｅｍｉＱＯｎ４ｕｃｔＯｒ Ｆｉｅｌｄ
ＩＣｔｆｓｃｔ７ｒａｎ８１８ｔＯｒ ）等の電ｖ
ｋＩＩ造に関するものでめる。
オード（以下、８ＢＤと称する）、バイポーラトランジ
スタ、Ｍ工８ Ｐ Ｘ Ｔ （Ｍｅｔａｌｌｎａｕｌｌ
ｔｏｒ ８ｅｍｉＱＯｎ４ｕｃｔＯｒ Ｆｉｅｌｄ
ＩＣｔｆｓｃｔ７ｒａｎ８１８ｔＯｒ ）等の電ｖ
ｋＩＩ造に関するものでめる。
従来、ガえばアイソル−ナ構造の１３ＢＤにおいて、そ
の電極材料として、シリコン上の自然酸化膜の影Ｉ＃を
防ぎかつｍｔ御性のおるＰｔ８１合金が知られている。
の電極材料として、シリコン上の自然酸化膜の影Ｉ＃を
防ぎかつｍｔ御性のおるＰｔ８１合金が知られている。
この場合、Ｐｔ５１合金層を形成後にその表面に成長し
た薄い酸化膜（ｓｉｏｔ編）をエツチングでｐＩＩＫ２
！ｊ−しているが、このエツチングによって素子領域を
囲む分離酸化膜の内周部も一部除去され、ここに素子領
域のシリコンが露出する。
た薄い酸化膜（ｓｉｏｔ編）をエツチングでｐＩＩＫ２
！ｊ−しているが、このエツチングによって素子領域を
囲む分離酸化膜の内周部も一部除去され、ここに素子領
域のシリコンが露出する。
上記の公知の電極構造では、その露出したシリコン面を
含めてｐｔｓ１合金層上から分騒飲化膜上にかけて更に
バリアメタル（ＩＦＩｌえばτｉｗ）をＭＭし、かつこ
のバリアメタル上にＡ／８１ｔ’＊ｍｔ、ている。
含めてｐｔｓ１合金層上から分騒飲化膜上にかけて更に
バリアメタル（ＩＦＩｌえばτｉｗ）をＭＭし、かつこ
のバリアメタル上にＡ／８１ｔ’＊ｍｔ、ている。
しかしながら、本発明者が検討を加えた結果、この公知
構造は次のような欠陥含有していることが判明した。
構造は次のような欠陥含有していることが判明した。
上記ＰＩ；８１層はシリコンとの間の電位障壁の高さく
以下、φ３で表わす）が０．８５ｅＶと比較的高いのに
比べ、その周囲でシリコンと接している上記バリアメタ
ルはシリコンとの間のφ８がｏ、５ｓｅｖと低くなって
いる。このために、動作時においてφ１の低ｖｈ＠囲の
バリアメタル−シリコンの界面を通して電流が流れ易く
なり、そこｒｃ寄生８ＢＤが生じて上記Ｐｔ Ｂ ｉに
よる本来の８ＢＤ と並列に入ってしまい、素子特性
に悪形魯ヲ与えることになる。しかも、Ｊｌ： ｔｉｃ
’周囲でに特に分離酸化ｂ−シリコンの昇口が汚染され
易くなっているので、そこで電流が流れ易いということ
ば汚染の影響を直接受けることを意味している。これに
加え、バリアメタルの例えはＷとシリコンとが低温固相
反応を生じるため、その界面では耐熱性が不良となる。
以下、φ３で表わす）が０．８５ｅＶと比較的高いのに
比べ、その周囲でシリコンと接している上記バリアメタ
ルはシリコンとの間のφ８がｏ、５ｓｅｖと低くなって
いる。このために、動作時においてφ１の低ｖｈ＠囲の
バリアメタル−シリコンの界面を通して電流が流れ易く
なり、そこｒｃ寄生８ＢＤが生じて上記Ｐｔ Ｂ ｉに
よる本来の８ＢＤ と並列に入ってしまい、素子特性
に悪形魯ヲ与えることになる。しかも、Ｊｌ： ｔｉｃ
’周囲でに特に分離酸化ｂ−シリコンの昇口が汚染され
易くなっているので、そこで電流が流れ易いということ
ば汚染の影響を直接受けることを意味している。これに
加え、バリアメタルの例えはＷとシリコンとが低温固相
反応を生じるため、その界面では耐熱性が不良となる。
このように、８ＢＤの特性を決める１でコンタクト用の
ＰｔＢａ、層の周辺部の状態が太良く影響を及ぼし、熱
処理時に８ＢＤの特性変動又はばらつきに大きな原因と
なっている。従って、上記公知構造によれば、Ｐｔ８１
層の周囲のシリコン層（Ｎ−型エピタキシャル層）にＰ
＋型牛帰陣領域をガードリングとして形成し、コンタク
ト都絢辺部の電流分を取除いているが、この場合には次
の如き間組点を回避し得ないことが分っている。
ＰｔＢａ、層の周辺部の状態が太良く影響を及ぼし、熱
処理時に８ＢＤの特性変動又はばらつきに大きな原因と
なっている。従って、上記公知構造によれば、Ｐｔ８１
層の周囲のシリコン層（Ｎ−型エピタキシャル層）にＰ
＋型牛帰陣領域をガードリングとして形成し、コンタク
ト都絢辺部の電流分を取除いているが、この場合には次
の如き間組点を回避し得ないことが分っている。
坤ち、８ＢＤの面積がガードリングの分だけ大きくなる
から、果＆＆會高める上で１ｔｌｌ］約が必るゎガえは
、ＬＳＩ用として１チツグに５ｏｏｏ１−分の１１１Ｂ
Ｄｉ組込むというように、最大限の集積密度にする仁と
が要求される場合、個々のＥＩＢＤにガードリングを入
れること自体が高集積化の際に太ｐなネックとなる。逆
に言えば、ＥＩＢＤの寸法を小石＜シたときにはガード
リングを入れる余裕がなくなるが、これでニド記した如
き理由によってコンタクト周辺の電流分に基く特性変動
、耐熱不良岬が生じてしまう。また、ガードリングを設
けたときの別の問題として、エピタキシャル層との間に
ＰＮ接合が形成されることから寄生接合容量が大きくな
りミＢＢＨの動作速度を低下させることになる。
から、果＆＆會高める上で１ｔｌｌ］約が必るゎガえは
、ＬＳＩ用として１チツグに５ｏｏｏ１−分の１１１Ｂ
Ｄｉ組込むというように、最大限の集積密度にする仁と
が要求される場合、個々のＥＩＢＤにガードリングを入
れること自体が高集積化の際に太ｐなネックとなる。逆
に言えば、ＥＩＢＤの寸法を小石＜シたときにはガード
リングを入れる余裕がなくなるが、これでニド記した如
き理由によってコンタクト周辺の電流分に基く特性変動
、耐熱不良岬が生じてしまう。また、ガードリングを設
けたときの別の問題として、エピタキシャル層との間に
ＰＮ接合が形成されることから寄生接合容量が大きくな
りミＢＢＨの動作速度を低下させることになる。
従って、本発明の目的は、上記のガードリングの如き付
加領域を省略した上に、特性変動がなく、耐熱性も良好
で微小パターン止金可能にする電極構造を提供すること
にある。
加領域を省略した上に、特性変動がなく、耐熱性も良好
で微小パターン止金可能にする電極構造を提供すること
にある。
この目的を達成するために、本発明によれば、電極の大
部分金占めるコンタクト部をφ８の低い金属で影成し、
その周囲部分をφ６の向い金属で形成すること罠よって
、コンタクト部の方に電流全流れ易くシ、周辺部による
悪影ＩＩ／！１ｒなくシ、ガードリングの如＊＠＊を省
略でさる構造としている。
部分金占めるコンタクト部をφ８の低い金属で影成し、
その周囲部分をφ６の向い金属で形成すること罠よって
、コンタクト部の方に電流全流れ易くシ、周辺部による
悪影ＩＩ／！１ｒなくシ、ガードリングの如＊＠＊を省
略でさる構造としている。
以下、本発明の実施例″ｔ−図面について詳細に藪明す
る。
る。
第１図１〜第３図は、本発明を８ＢＤＫ適用した実施例
を示すものである。
を示すものである。
この実施例による８ＢＤに、第１図及び誹２図に示すよ
うに、アイソプレーナ形式により分離酸化膜１で分離そ
れたＮ−型エピタキシャル層２の表面に、ＰｔＡ１２層
３と８１含有Ａ Ｉ Ｊ＠ （θ１２九）４とからなる
電極５．６を具備している。ｐｔＡｇ層３は後述する合
金化反応によって泪が的に形成されたものであって、電
極面積の大部分を占め′Ｃいる。また、Ａ７層４は、後
述する工程で周辺域に生じたシリコンの露出面（暢１０
００Ａ以下）１０に接しているが、ＰｔＡ１．層３に連
続していて配線として機能するものである。ここで注目
すべきコトニ、シリコン（エピタキシャル層）との間の
電位障壁の島さφおが、ＰｔＡ１１層３では０７５６Ｖ
であり、ム／４４では（１，８５ｅ Ｖでめる。しかも
、Ｐｔｌ／鵞層３ｒｉＫ極の大部分管構成し、Ａ７廣４
はシリコンと極めて微小面積でしか接していない。
うに、アイソプレーナ形式により分離酸化膜１で分離そ
れたＮ−型エピタキシャル層２の表面に、ＰｔＡ１２層
３と８１含有Ａ Ｉ Ｊ＠ （θ１２九）４とからなる
電極５．６を具備している。ｐｔＡｇ層３は後述する合
金化反応によって泪が的に形成されたものであって、電
極面積の大部分を占め′Ｃいる。また、Ａ７層４は、後
述する工程で周辺域に生じたシリコンの露出面（暢１０
００Ａ以下）１０に接しているが、ＰｔＡ１．層３に連
続していて配線として機能するものである。ここで注目
すべきコトニ、シリコン（エピタキシャル層）との間の
電位障壁の島さφおが、ＰｔＡ１１層３では０７５６Ｖ
であり、ム／４４では（１，８５ｅ Ｖでめる。しかも
、Ｐｔｌ／鵞層３ｒｉＫ極の大部分管構成し、Ａ７廣４
はシリコンと極めて微小面積でしか接していない。
瀝お、図中、７はエピタキシャル層２に拡散法で形成さ
れたカソード取出し用のＮ 型半等体領域、８はＰ型シ
リコン基板、９にＮ１型埋込み層である。
れたカソード取出し用のＮ 型半等体領域、８はＰ型シ
リコン基板、９にＮ１型埋込み層である。
上記の如くに構成されたＢＢＤ＆Ｃよれば、電極（特に
５）のＰｔＡｌ１層３の示すφ８がＡＩ層４のそれより
も充分に低いために、動作時においてＰｔ、ｈｌａｒｆ
７ｇ３′Ｉ］−通して電流が流れ易く、周辺のＡｔｊ−
４−シリコン２の界面では電流量を著しく少なくするこ
とができる。この結果、周辺ＶＣおいては既述した如き
寄生８ＢＤが生−じることがなく、シかもこｎに関連し
て酸化膜ｌによる汚染の影響を夾實的になくすことがで
きる。萱た、ｐｔＡｚ一層３は熱的に安定であり、シリ
コン露出面１０が細小−でおってそこでのＡ ｔ Ｊ＝
ａに過剰に８１を含んでいて８１とは反応しないため
、全体として耐熱性が非常に良好となっている。
５）のＰｔＡｌ１層３の示すφ８がＡＩ層４のそれより
も充分に低いために、動作時においてＰｔ、ｈｌａｒｆ
７ｇ３′Ｉ］−通して電流が流れ易く、周辺のＡｔｊ−
４−シリコン２の界面では電流量を著しく少なくするこ
とができる。この結果、周辺ＶＣおいては既述した如き
寄生８ＢＤが生−じることがなく、シかもこｎに関連し
て酸化膜ｌによる汚染の影響を夾實的になくすことがで
きる。萱た、ｐｔＡｚ一層３は熱的に安定であり、シリ
コン露出面１０が細小−でおってそこでのＡ ｔ Ｊ＝
ａに過剰に８１を含んでいて８１とは反応しないため
、全体として耐熱性が非常に良好となっている。
このように、従来のようにガードリング（ｐ＋型半導体
領域）を素子周辺のエピタキシャル層に形成しなくても
、充分良好な特性を祷ることができるような構造として
いるから、ガードリングの省略分だけ素子面積を減らし
て高集積化を図る・ことができ、またＰＮ接合容ｊｌを
なくせることがら容量分による信号伝達速度の遅れをな
くして動作速ｆを上げることもできる。
領域）を素子周辺のエピタキシャル層に形成しなくても
、充分良好な特性を祷ることができるような構造として
いるから、ガードリングの省略分だけ素子面積を減らし
て高集積化を図る・ことができ、またＰＮ接合容ｊｌを
なくせることがら容量分による信号伝達速度の遅れをな
くして動作速ｆを上げることもできる。
上記のＳＢＤを実際に試作したところ、ｐｔＡｚ１層３
のφｓ ＝０．７５ ｅ Ｎ’ 、１１１１方向電圧ｖ
、及び１一方向電流１２間の公知の関係式におけるｎ１
ｗ＝＝ｔｏｓが得られた。また、５３０℃、５００℃、
４７５℃で夫々熱処理して評価した結果、谷編度の熱処
理による順方向立上り電圧の変！ＩＩＪに±５ｍＶ、Ｊ
内であり、また耐熱性も良好であった。Ｃのテストｒｉ
面積３７μ−という微小な８ＢＤについて行なったもの
でるるか、そのよう、な微小な素子でも既述した如き周
辺の影ｌ１ｊｌ′に光分に取直けることが分った。
のφｓ ＝０．７５ ｅ Ｎ’ 、１１１１方向電圧ｖ
、及び１一方向電流１２間の公知の関係式におけるｎ１
ｗ＝＝ｔｏｓが得られた。また、５３０℃、５００℃、
４７５℃で夫々熱処理して評価した結果、谷編度の熱処
理による順方向立上り電圧の変！ＩＩＪに±５ｍＶ、Ｊ
内であり、また耐熱性も良好であった。Ｃのテストｒｉ
面積３７μ−という微小な８ＢＤについて行なったもの
でるるか、そのよう、な微小な素子でも既述した如き周
辺の影ｌ１ｊｌ′に光分に取直けることが分った。
次に、上記の如きガードリングなしのＢＢＤの製造方法
を第３図について鰭明する。
を第３図について鰭明する。
まず第３ム図のように、常法に従って、基板８の一生面
ＫＮ 型埋込み層９１に介してＨ５エピタキシャル層
２全成長嘔せ、これｔｓｉｉＮ＊膜１１會マスクとする
アイソ酸化技術で形成した８１０１ＷＩＫより各索子領
域νこ分離する。
ＫＮ 型埋込み層９１に介してＨ５エピタキシャル層
２全成長嘔せ、これｔｓｉｉＮ＊膜１１會マスクとする
アイソ酸化技術で形成した８１０１ＷＩＫより各索子領
域νこ分離する。
次いで＃［３Ｂ図のように、８１３Ｎ、膜１１ｉエツチ
ングで除去した後、下地８１０．膜１２の一部を除去し
、′そこからリン金熱拡散させて上述したＣ型領塚７會
形成する。
ングで除去した後、下地８１０．膜１２の一部を除去し
、′そこからリン金熱拡散させて上述したＣ型領塚７會
形成する。
次いで第３Ｃ図のように、８１０．膜１２をエツチング
で除去してシリコン面ｔｍ出させ、更に公知の真空蒸着
技術によって全面にＰｔ膜ｌｓｔ付層せしめる。
で除去してシリコン面ｔｍ出させ、更に公知の真空蒸着
技術によって全面にＰｔ膜ｌｓｔ付層せしめる。
次いで、飼えば４７５℃で焼成処理（シンター）する。
この結果、シリコンと接した部分のＰｔ膜１３はシリコ
ンと反応し、第３Ｄ図のように規則合金としての９１８
１層１４′ｆｔ形成する。ＥｌｉＯ，膜ＩＪ：、のｐｔ
層１３は未反応のまま残る。この合金化反応時に、エピ
タキシャル層２鉤から上方へ拡散したシリコンが酸化さ
れ、Ｐｔ５Ｉ層１４の表面に薄い８１０鵞＠１５が生成
する。
ンと反応し、第３Ｄ図のように規則合金としての９１８
１層１４′ｆｔ形成する。ＥｌｉＯ，膜ＩＪ：、のｐｔ
層１３は未反応のまま残る。この合金化反応時に、エピ
タキシャル層２鉤から上方へ拡散したシリコンが酸化さ
れ、Ｐｔ５Ｉ層１４の表面に薄い８１０鵞＠１５が生成
する。
次い、で、未反応Ｐｔ膜１３のみを王水によるエツチン
グで除去してＰｔ５Ｉ層１４を残した俵、第３Ｅ図のよ
うに、フッ酸で軽くエツチングして上記５ｉｌｌ膜１５
を除去する。この際、Ｐｔ８１層１４の周囲においてｓ
ｔｏｗ膜１の内周部も８６分的に除去する拳により外側
へ僅かに後退芒せ、そこにシリコンの露出面１０を形成
する。
グで除去してＰｔ５Ｉ層１４を残した俵、第３Ｅ図のよ
うに、フッ酸で軽くエツチングして上記５ｉｌｌ膜１５
を除去する。この際、Ｐｔ８１層１４の周囲においてｓ
ｔｏｗ膜１の内周部も８６分的に除去する拳により外側
へ僅かに後退芒せ、そこにシリコンの露出面１０を形成
する。
次いで第３Ｐ図のように、公知の真空蒸着技術でｈｔ−
ｓｔ（数％のＳｌを含有嘔せる）を全面１４せしめ、こ
れをフォトエツチングでバターニングしてＳ１含有Ａ１
９１４１ｒＰｔ８１層１４上から８１０１［１上にかけ
て配廁形状に形成する。
ｓｔ（数％のＳｌを含有嘔せる）を全面１４せしめ、こ
れをフォトエツチングでバターニングしてＳ１含有Ａ１
９１４１ｒＰｔ８１層１４上から８１０１［１上にかけ
て配廁形状に形成する。
次いで、飼えば５３０℃でｌｑ間、Ｎ２中でアニールす
ることによって、Ｐｔ８１層１４とこの上のＡ）膜４と
の間で合金化反応を起こ式せ、ν３Ｇ図のように元のＰ
ｌ、８１層１４（図中、破−で示す）の位置にｐｔ−ム
ｌ規則合金としての安定なＰｔＡ ｌ１層３を辿択的に
生成避せる。この場合、元のＰｔ８１層１４以外の領域
にあるＡ７膜４は反応せず、しかもＳｌを数％含有して
いるために露出面１０のシリコンとも反応せず、そのま
ま配線として残される。
ることによって、Ｐｔ８１層１４とこの上のＡ）膜４と
の間で合金化反応を起こ式せ、ν３Ｇ図のように元のＰ
ｌ、８１層１４（図中、破−で示す）の位置にｐｔ−ム
ｌ規則合金としての安定なＰｔＡ ｌ１層３を辿択的に
生成避せる。この場合、元のＰｔ８１層１４以外の領域
にあるＡ７膜４は反応せず、しかもＳｌを数％含有して
いるために露出面１０のシリコンとも反応せず、そのま
ま配線として残される。
この製造工程によれば、第３Ｄ図でＰｌ；Ｂ１層１４′
ｆｒ選択的に形成後、フッ酸処理（第３Ｅ図）で５１０
ｍ１［１を部分的に除去し、史に第３Ｆ図及びｉｌｉ［
３Ｇ図の工程でＰｔ８１層１４の位置にのみｐｔＡｌ１
層３１！ｒ選択的に形成しているので、中央部にφおの
低い金属１４を、周辺部にφ８の高い金属４を共に自己
整合的（セルファライン）に鞘層良く形成できる。この
ため、マスク合せ作業が工費であり、ＥＩＢＤの高集積
化を歩留良く達成することができる。
ｆｒ選択的に形成後、フッ酸処理（第３Ｅ図）で５１０
ｍ１［１を部分的に除去し、史に第３Ｆ図及びｉｌｉ［
３Ｇ図の工程でＰｔ８１層１４の位置にのみｐｔＡｌ１
層３１！ｒ選択的に形成しているので、中央部にφおの
低い金属１４を、周辺部にφ８の高い金属４を共に自己
整合的（セルファライン）に鞘層良く形成できる。この
ため、マスク合せ作業が工費であり、ＥＩＢＤの高集積
化を歩留良く達成することができる。
第４図に、本発明をバイポーラトランジスタに１用した
実施９１管示すものである。
実施９１管示すものである。
Ｎ８Ｉ！半導体基板２２（又はエピタキシャル層）には
Ｐ型ベース領域２５、Ｎ ｌａ！！エミッタ領域２６
が夫々拡散技術によって形成されている。そして、この
拡散時にマスクとして用いた表面の５ｉｌｌ膜２１の開
口２７においては、上述した同様のｐｔＡ１１層２３と
周辺のシリコン露出面２０に接する８１含有Ａ７層２４
とからなるエミッタ電極２８が設けられている。なお、
ベース電極ａ図示省略した。
Ｐ型ベース領域２５、Ｎ ｌａ！！エミッタ領域２６
が夫々拡散技術によって形成されている。そして、この
拡散時にマスクとして用いた表面の５ｉｌｌ膜２１の開
口２７においては、上述した同様のｐｔＡ１１層２３と
周辺のシリコン露出面２０に接する８１含有Ａ７層２４
とからなるエミッタ電極２８が設けられている。なお、
ベース電極ａ図示省略した。
電極２８の形成方法は第３Ｃ図〜Ｆ３Ｇ図で述べたと同
様であってよく、Ｐｔ膜被着後のシンター処理でエミッ
タ職域２６上にＰｔＥｌｌを生成させ、更にこのｐｔｓ
Ｉ層表面のＥＩＩＯ，膜を除去した（このときｓｔｏ！
１１２１の一部が除去されてシリコン露出面２０が形成
される）後、８１２％人９Ａｌをその上に設けて熱処理
し、第４図のようにＰｔＡ７．層２４を選択的に形成す
る。
様であってよく、Ｐｔ膜被着後のシンター処理でエミッ
タ職域２６上にＰｔＥｌｌを生成させ、更にこのｐｔｓ
Ｉ層表面のＥＩＩＯ，膜を除去した（このときｓｔｏ！
１１２１の一部が除去されてシリコン露出面２０が形成
される）後、８１２％人９Ａｌをその上に設けて熱処理
し、第４図のようにＰｔＡ７．層２４を選択的に形成す
る。
このＮＰＮ）ランジスタにおいてもＰｔＡｌ、層２４を
生体とする電極２８によって電気特性、耐熱性等が充分
なものとなっている。また、第５図（但、理解容易のた
めＩＦ−断面ハツチングｔ−省略している）に示すよう
に、集積度向上のために配−２４の鴨を狭く加工す、る
ことが要求される場合、８１人９ム７２４ｔ−バターニ
ングしたと１ｋＫ８１０＊Ｉ［２１の開口２７が７７２
４で完全に覆われない状１でバターニングされてしまう
ことがある〇この場合、Ａ７２４のバターニングをドラ
イエツチングで行なったとしても、Ａ１２４の下には安
定なＰｔ８１層３４が存在しており、しかもシリコン露
出面２０が非常に小さいことから、ドライエツチング時
にシリコン（エミッタ領域２６）が実質的に削られるこ
とがない。これに反し、通常のＡｌ１極な設けようとす
る場合には、一点鎖線の如くにム／２４ｔ−ドライエツ
チングでバターニングした際、その除去修域下に霧出し
たシリコン面がかなり広いために一点鎖−の如くにシリ
コンが削られ、０．２〜０．３μｍの保さの凹部２９が
形成されてし筐う。この凹部はエミッタ領域２６の深さ
に対しかな９大きいために、トランジスタの特性に悪影
醤を与えることになり、不適肖である。
生体とする電極２８によって電気特性、耐熱性等が充分
なものとなっている。また、第５図（但、理解容易のた
めＩＦ−断面ハツチングｔ−省略している）に示すよう
に、集積度向上のために配−２４の鴨を狭く加工す、る
ことが要求される場合、８１人９ム７２４ｔ−バターニ
ングしたと１ｋＫ８１０＊Ｉ［２１の開口２７が７７２
４で完全に覆われない状１でバターニングされてしまう
ことがある〇この場合、Ａ７２４のバターニングをドラ
イエツチングで行なったとしても、Ａ１２４の下には安
定なＰｔ８１層３４が存在しており、しかもシリコン露
出面２０が非常に小さいことから、ドライエツチング時
にシリコン（エミッタ領域２６）が実質的に削られるこ
とがない。これに反し、通常のＡｌ１極な設けようとす
る場合には、一点鎖線の如くにム／２４ｔ−ドライエツ
チングでバターニングした際、その除去修域下に霧出し
たシリコン面がかなり広いために一点鎖−の如くにシリ
コンが削られ、０．２〜０．３μｍの保さの凹部２９が
形成されてし筐う。この凹部はエミッタ領域２６の深さ
に対しかな９大きいために、トランジスタの特性に悪影
醤を与えることになり、不適肖である。
本実ｍ例で扛、こうした事ａに生じないから、非常に有
利な１ｃｌセス電極を作成することができる。
利な１ｃｌセス電極を作成することができる。
以上、本発明を鉤示したが、と述の笑施Ｎは本発明の技
術的思想に基いて更に変形が’ａＪ詑である。
術的思想に基いて更に変形が’ａＪ詑である。
飼えば、電極を構成するＰｔＡｌ、３の代りにＰ６−１
７合金を用いることができ、このためＫは合金化前に設
けるｐｌ；ｓ １の代りＫＰｄ、８１ｉ設けてよい。ま
た、８１人ＫＡ７４は、Ａノ単体又は他０’） Ａ ｌ
ヘ−７合金（向見ばＡＩ−ｃｕ−ｓｔ）で置換えるこ
とができる。なお、本発明は上述した以外のデバイスに
も適用可能である。
７合金を用いることができ、このためＫは合金化前に設
けるｐｌ；ｓ １の代りＫＰｄ、８１ｉ設けてよい。ま
た、８１人ＫＡ７４は、Ａノ単体又は他０’） Ａ ｌ
ヘ−７合金（向見ばＡＩ−ｃｕ−ｓｔ）で置換えるこ
とができる。なお、本発明は上述した以外のデバイスに
も適用可能である。
図面は本発明の実施的を示すものであって、第１図はシ
ョットキ・バリア・ダイオードの平ｔｈ１図、第２図は
第１図のＸ−Ｘ＠断面図、第３Ａ図〜第３ＧＩ５！Ｊｔ
！ショットキ・バリア・ダイオードの製造方法を工程順
に示す各断面図、第４図はＮＰＮ）ランジスタの断面図
、第５図はその電極部分の拡大断面図である。 なお、図面に示された符号において、３及び２３ａｐｔ
Ａｚ、層、４及び２４＃：［８１人９ム１層、５゜６及
び２８は電極、１０及び２０にシリコンｍ出面、１３は
ｐｔ膜、１４及び３４にＰｔ８１層、１１はＢｉｏｌｌ
ｌにである。 、ＬＪＩＩｉ人、−弁一皿＋、−１臆 出 湘 辛第
１ 、図 第 ２ 図 − 第３Ａ図 第３Ｄ図
ョットキ・バリア・ダイオードの平ｔｈ１図、第２図は
第１図のＸ−Ｘ＠断面図、第３Ａ図〜第３ＧＩ５！Ｊｔ
！ショットキ・バリア・ダイオードの製造方法を工程順
に示す各断面図、第４図はＮＰＮ）ランジスタの断面図
、第５図はその電極部分の拡大断面図である。 なお、図面に示された符号において、３及び２３ａｐｔ
Ａｚ、層、４及び２４＃：［８１人９ム１層、５゜６及
び２８は電極、１０及び２０にシリコンｍ出面、１３は
ｐｔ膜、１４及び３４にＰｔ８１層、１１はＢｉｏｌｌ
ｌにである。 、ＬＪＩＩｉ人、−弁一皿＋、−１臆 出 湘 辛第
１ 、図 第 ２ 図 − 第３Ａ図 第３Ｄ図
Claims (1)
- １、半導体層上の絶縁物層の開口に金層されている電極
であって、前記開口内の前記半導体層の大部分に接しか
つ前記半導体層との間の電位障壁の低い第１の金属層と
、この第１の金属層と前記絶縁物層との間の倣小間隙内
に露出した前記半導体層に接しかつこの半導体層との間
の電位障壁が前記第１の金属層のそれよりも高い第２の
金属層とからなっていることを特徴とする、半導体装置
の電極構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56174571A JPS5877256A (ja) | 1981-11-02 | 1981-11-02 | 半導体装置の電極構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56174571A JPS5877256A (ja) | 1981-11-02 | 1981-11-02 | 半導体装置の電極構造 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9978787A Division JPS6344763A (ja) | 1987-04-24 | 1987-04-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5877256A true JPS5877256A (ja) | 1983-05-10 |
Family
ID=15980881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56174571A Pending JPS5877256A (ja) | 1981-11-02 | 1981-11-02 | 半導体装置の電極構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5877256A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61150267A (ja) * | 1984-12-24 | 1986-07-08 | Hitachi Ltd | 半導体装置 |
| JP2014011175A (ja) * | 2012-06-27 | 2014-01-20 | Canon Inc | ショットキーバリアダイオード及びそれを用いた装置 |
| JP2017085184A (ja) * | 2017-02-14 | 2017-05-18 | キヤノン株式会社 | ショットキーバリアダイオード及びそれを用いた装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5415674A (en) * | 1974-01-09 | 1979-02-05 | Hitachi Ltd | Semiconductor device containing schottky barrier |
-
1981
- 1981-11-02 JP JP56174571A patent/JPS5877256A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5415674A (en) * | 1974-01-09 | 1979-02-05 | Hitachi Ltd | Semiconductor device containing schottky barrier |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61150267A (ja) * | 1984-12-24 | 1986-07-08 | Hitachi Ltd | 半導体装置 |
| JP2014011175A (ja) * | 2012-06-27 | 2014-01-20 | Canon Inc | ショットキーバリアダイオード及びそれを用いた装置 |
| US9553211B2 (en) | 2012-06-27 | 2017-01-24 | Canon Kabushiki Kaisha | Schottky barrier diode and apparatus using the same |
| JP2017085184A (ja) * | 2017-02-14 | 2017-05-18 | キヤノン株式会社 | ショットキーバリアダイオード及びそれを用いた装置 |
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