JPH0851223A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0851223A JPH0851223A JP21252695A JP21252695A JPH0851223A JP H0851223 A JPH0851223 A JP H0851223A JP 21252695 A JP21252695 A JP 21252695A JP 21252695 A JP21252695 A JP 21252695A JP H0851223 A JPH0851223 A JP H0851223A
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- region
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Abstract
(57)【要約】
【目的】 高耐圧の半導体装置を提供する。
【構成】 ｎ形領域１３とｐ+ 形領域１４とを有する基
板表面にチタン酸化物薄層１７と絶縁膜１８とフィール
ドプレート１９ａとを形成する。チタン酸化物薄層１７
の作用によってフィールドプレート１９ａによる高耐圧
化を確実に達成することが可能になる。
板表面にチタン酸化物薄層１７と絶縁膜１８とフィール
ドプレート１９ａとを形成する。チタン酸化物薄層１７
の作用によってフィールドプレート１９ａによる高耐圧
化を確実に達成することが可能になる。
Description
【０００１】
【産業上の利用分野】本発明はフィールドプレートを有
する半導体装置に関する。
する半導体装置に関する。
【０００２】
【従来の技術】耐圧向上を図るために図４に示すように
フィールドプレートを設けた接合形ダイオードチップは
公知である。このダイオードチップの半導体基板１はｎ
+ 形領域２とｎ形領域３とｐ+ 形領域４とから成り、ｐ
ｎ接合５を含む。半導体基板１のｐｎ接合５を含む表面
上には絶縁層６が設けられ、ｐ+ 形領域４にはアノード
となる電極７が設けられ、ｎ+ 形領域２の下面にはカソ
ードとなる電極８が設けられている。電極７の内でｐｎ
接合５に隣接するｎ形領域３の表面上に延在する部分が
フィールドプレート７ａとなっている。このダイオード
チップの電極７、８間に逆電圧が印加されたとき、フィ
ールドプレート７ａによる電界効果によってフィールド
プレート７ａの下部のｎ形領域３に空乏層が誘起される
ため、図４に破線で模式的に示すような空乏層９が形成
される。その結果、ｐｎ接合５のコーナー部及び端部で
の電界集中が緩和され、フィールドプレート７ａがない
場合よりも耐圧が向上する。
フィールドプレートを設けた接合形ダイオードチップは
公知である。このダイオードチップの半導体基板１はｎ
+ 形領域２とｎ形領域３とｐ+ 形領域４とから成り、ｐ
ｎ接合５を含む。半導体基板１のｐｎ接合５を含む表面
上には絶縁層６が設けられ、ｐ+ 形領域４にはアノード
となる電極７が設けられ、ｎ+ 形領域２の下面にはカソ
ードとなる電極８が設けられている。電極７の内でｐｎ
接合５に隣接するｎ形領域３の表面上に延在する部分が
フィールドプレート７ａとなっている。このダイオード
チップの電極７、８間に逆電圧が印加されたとき、フィ
ールドプレート７ａによる電界効果によってフィールド
プレート７ａの下部のｎ形領域３に空乏層が誘起される
ため、図４に破線で模式的に示すような空乏層９が形成
される。その結果、ｐｎ接合５のコーナー部及び端部で
の電界集中が緩和され、フィールドプレート７ａがない
場合よりも耐圧が向上する。
【０００３】
【発明が解決しようとする課題】しかしながら、半導体
であるｎ形領域３の表面（絶縁膜６との界面）は極めて
敏感であり、絶縁膜６の形成条件や膜質等によってその
様相が著しく変化する。したがって、ｐｎ接合５のコー
ナー部及び端部における空乏層９の広がりは、ｎ形領域
３の表面の敏感な性質を反映して広かったり狭かったり
不安定である。絶縁膜６の材料、形成方法、膜質等の検
討及び改良によりｎ形領域３の表面状態を安定化させる
試みが長年に渡って続けられているが、十分と言える成
果は得られていない。結果として、図４のダイオードに
おいても、設計どおりあるいは設計値以上の耐圧が得ら
れるものがあるかと思えば設計値を大幅に下回る耐圧し
か得られないものが出るなど、設計耐圧を確実に高い歩
留りで得ることができないのが実状である。高耐圧化構
造としてフィールドプレートと並んで多用されているも
のとしてＦＬＲ（フィールドリミッティングリング）が
ある。この構造においても、表面近傍における空乏層の
広がりが不安定であることによって、設計耐圧を高い歩
留りで得ることができないのが実状である。
であるｎ形領域３の表面（絶縁膜６との界面）は極めて
敏感であり、絶縁膜６の形成条件や膜質等によってその
様相が著しく変化する。したがって、ｐｎ接合５のコー
ナー部及び端部における空乏層９の広がりは、ｎ形領域
３の表面の敏感な性質を反映して広かったり狭かったり
不安定である。絶縁膜６の材料、形成方法、膜質等の検
討及び改良によりｎ形領域３の表面状態を安定化させる
試みが長年に渡って続けられているが、十分と言える成
果は得られていない。結果として、図４のダイオードに
おいても、設計どおりあるいは設計値以上の耐圧が得ら
れるものがあるかと思えば設計値を大幅に下回る耐圧し
か得られないものが出るなど、設計耐圧を確実に高い歩
留りで得ることができないのが実状である。高耐圧化構
造としてフィールドプレートと並んで多用されているも
のとしてＦＬＲ（フィールドリミッティングリング）が
ある。この構造においても、表面近傍における空乏層の
広がりが不安定であることによって、設計耐圧を高い歩
留りで得ることができないのが実状である。
【０００４】そこで本発明の目的は、高い歩留りで高耐
圧化することが可能な半導体装置を提供することにあ
る。
圧化することが可能な半導体装置を提供することにあ
る。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の本発明は、第１の導電形の第１の半導体領域と、前記
第１の導電形と反対の第２の導電形を有し且つその表面
を除いて前記第１の半導体領域に隣接して包囲されてい
る第２の半導体領域と、前記第２の半導体領域に接続さ
れている電極と、前記第１の半導体領域と前記第２の半
導体領域との間のｐｎ接合の露出部分及び前記ｐｎ接合
の露出部分を包囲する前記第１の半導体領域の表面及び
前記ｐｎ接合の露出部分に包囲されている前記第２の半
導体領域の表面に形成され且つ１０ＭΩ／□以上のシー
ト抵抗を有しているチタン酸化物薄層と、前記チタン酸
化物薄層を覆うように形成されている絶縁膜と、前記第
１の半導体領域の少なくとも前記ｐｎ接合に隣接する領
域の表面に前記絶縁膜及び前記チタン酸化物薄層を介し
て対向する部分を有し且つ前記電極に接続されているフ
ィールドプレートとを備えていることを特徴とする半導
体装置に係わるものである。なお、請求項２に示すよう
に電界効果トランジスタのゲ−ト電極の下の半導体領域
の表面にチタン酸化物薄層を設けることができる。
の本発明は、第１の導電形の第１の半導体領域と、前記
第１の導電形と反対の第２の導電形を有し且つその表面
を除いて前記第１の半導体領域に隣接して包囲されてい
る第２の半導体領域と、前記第２の半導体領域に接続さ
れている電極と、前記第１の半導体領域と前記第２の半
導体領域との間のｐｎ接合の露出部分及び前記ｐｎ接合
の露出部分を包囲する前記第１の半導体領域の表面及び
前記ｐｎ接合の露出部分に包囲されている前記第２の半
導体領域の表面に形成され且つ１０ＭΩ／□以上のシー
ト抵抗を有しているチタン酸化物薄層と、前記チタン酸
化物薄層を覆うように形成されている絶縁膜と、前記第
１の半導体領域の少なくとも前記ｐｎ接合に隣接する領
域の表面に前記絶縁膜及び前記チタン酸化物薄層を介し
て対向する部分を有し且つ前記電極に接続されているフ
ィールドプレートとを備えていることを特徴とする半導
体装置に係わるものである。なお、請求項２に示すよう
に電界効果トランジスタのゲ−ト電極の下の半導体領域
の表面にチタン酸化物薄層を設けることができる。
【０００６】
【発明の作用及び効果】本発明に従うシート抵抗１０Ｍ
Ω／□以上のチタン酸化物薄層は安定性の高い半導体表
面安定化膜として働く。また、チタン酸化物薄層上の絶
縁膜はチタン酸化物薄層の保護膜として働き、チタン酸
化物薄層の表面安定化膜としての機能の低下を防止す
る。また、チタン酸化物薄層の上に絶縁膜を介してフィ
ールドプレートが形成されているので、チタン酸化物薄
層の安定化作用とフィールドプレートによる耐圧向上作
用との両方の働きで、高耐圧半導体装置を提供できる。
請求項２の発明によれば、電界効果トランジスタのしき
い値のバラツキを減少させ、且つゲ−ト特性の時間ドリ
フト現象を防ぐことができる。
Ω／□以上のチタン酸化物薄層は安定性の高い半導体表
面安定化膜として働く。また、チタン酸化物薄層上の絶
縁膜はチタン酸化物薄層の保護膜として働き、チタン酸
化物薄層の表面安定化膜としての機能の低下を防止す
る。また、チタン酸化物薄層の上に絶縁膜を介してフィ
ールドプレートが形成されているので、チタン酸化物薄
層の安定化作用とフィールドプレートによる耐圧向上作
用との両方の働きで、高耐圧半導体装置を提供できる。
請求項２の発明によれば、電界効果トランジスタのしき
い値のバラツキを減少させ、且つゲ−ト特性の時間ドリ
フト現象を防ぐことができる。
【０００７】
【第１の実施例】図１を参照して本発明の第１の実施例
に係わるＧａＡｓ（砒化ガリウム）の接合形ダイオード
及びその製造方法を説明する。まず、図１（Ａ）に示す
ダイオードチップを構成するための半導体基板１１を用
意する。この半導体基板１１は、ＧａＡｓから成るｎ+
形（第１の導電形）領域１２の上にエピタキシャル成長
によりＧａＡｓから成る低不純物濃度のｎ形領域１３
（第１の半導体領域）を形成し、更に、ｎ形領域１３の
中にＺｎ（亜鉛）の拡散により第２の導電形の第２の半
導体領域としてのｐ+ 形領域１４を形成したものであ
り、ｐｎ接合１５を含む。
に係わるＧａＡｓ（砒化ガリウム）の接合形ダイオード
及びその製造方法を説明する。まず、図１（Ａ）に示す
ダイオードチップを構成するための半導体基板１１を用
意する。この半導体基板１１は、ＧａＡｓから成るｎ+
形（第１の導電形）領域１２の上にエピタキシャル成長
によりＧａＡｓから成る低不純物濃度のｎ形領域１３
（第１の半導体領域）を形成し、更に、ｎ形領域１３の
中にＺｎ（亜鉛）の拡散により第２の導電形の第２の半
導体領域としてのｐ+ 形領域１４を形成したものであ
り、ｐｎ接合１５を含む。
【０００８】次に、図１（Ｂ）に示すように、半導体基
板１１の上面全域に真空蒸着により約４０オングストロ
ーム（０．００４μｍ）と極薄のＴｉ（チタン）薄層を
形成し、素子の周辺領域と中央領域に相当する部分をフ
ォトエッチングにより除去して、Ｔｉ薄層１６を形成す
る。
板１１の上面全域に真空蒸着により約４０オングストロ
ーム（０．００４μｍ）と極薄のＴｉ（チタン）薄層を
形成し、素子の周辺領域と中央領域に相当する部分をフ
ォトエッチングにより除去して、Ｔｉ薄層１６を形成す
る。
【０００９】次に、Ｔｉ薄層１６に空気中で、約３００
℃、約３０分間の熱処理を施す。この結果、Ｔｉ薄層１
６は酸化されて図１（Ｃ）に示すチタン酸化物薄層１７
となる。チタン酸化物薄層１７の厚さは、Ｔｉ薄層１６
の厚さの１．５倍程度になっているものと思われるが、
測定が難しいため正確な値はわからない。チタン酸化物
薄層１７は、シート抵抗が約５００００ＭΩ／□で、絶
縁物と見なせるレベルの抵抗を有する薄層である。チタ
ン酸化物薄層１７は、ｐｎ接合１５の端部を跨いで素子
の周辺領域に延びており、全体としてはｐｎ接合１５の
端部に沿って環状に形成されている。即ち、チタン酸化
物薄層１７はｐｎ接合１５の露出部分及びこれを包囲す
るｎ形領域１３の表面及びｐｎ接合１５に包囲されてい
るｐ+ 形領域１４の表面に形成されている。
℃、約３０分間の熱処理を施す。この結果、Ｔｉ薄層１
６は酸化されて図１（Ｃ）に示すチタン酸化物薄層１７
となる。チタン酸化物薄層１７の厚さは、Ｔｉ薄層１６
の厚さの１．５倍程度になっているものと思われるが、
測定が難しいため正確な値はわからない。チタン酸化物
薄層１７は、シート抵抗が約５００００ＭΩ／□で、絶
縁物と見なせるレベルの抵抗を有する薄層である。チタ
ン酸化物薄層１７は、ｐｎ接合１５の端部を跨いで素子
の周辺領域に延びており、全体としてはｐｎ接合１５の
端部に沿って環状に形成されている。即ち、チタン酸化
物薄層１７はｐｎ接合１５の露出部分及びこれを包囲す
るｎ形領域１３の表面及びｐｎ接合１５に包囲されてい
るｐ+ 形領域１４の表面に形成されている。
【００１０】次に、プラズマＣＶＤ又は光ＣＶＤ法で形
成したシリコン酸化膜を半導体基板１１の上面全域に形
成し、更にこのシリコン酸化膜のうち素子の周辺領域と
中央領域に相当する部分をエッチングによって除去し
て、チタン酸化物薄層１７を被覆している環状絶縁層１
８を図１（Ｄ）に示すように形成する。
成したシリコン酸化膜を半導体基板１１の上面全域に形
成し、更にこのシリコン酸化膜のうち素子の周辺領域と
中央領域に相当する部分をエッチングによって除去し
て、チタン酸化物薄層１７を被覆している環状絶縁層１
８を図１（Ｄ）に示すように形成する。
【００１１】次に、半導体基板１１の上面全域にＡｕ
（金）−Ｚｎ（亜鉛）の合金を真空蒸着し更にＡｕを重
ねて真空蒸着し、このうち素子周辺領域の部分をエッチ
ングによって除去して、アノードとなるオーミック電極
１９を図１（Ｅ）に示すように形成する。電極１９のう
ち、ｐ+ 形領域１４の外周上に延びる部分がフィールド
プレート１９ａとして作用する。なお、フィールドプレ
ート１９ａは、絶縁膜１８とチタン酸化物薄層１７を介
してｎ形領域１３の表面に対向している。更に、半導体
基板１１の裏面全域にＡｕ−Ｇｅの合金を真空蒸着し更
にＡｕを重ねて真空蒸着して、カソードとなるオーミッ
ク電極２０を形成する。
（金）−Ｚｎ（亜鉛）の合金を真空蒸着し更にＡｕを重
ねて真空蒸着し、このうち素子周辺領域の部分をエッチ
ングによって除去して、アノードとなるオーミック電極
１９を図１（Ｅ）に示すように形成する。電極１９のう
ち、ｐ+ 形領域１４の外周上に延びる部分がフィールド
プレート１９ａとして作用する。なお、フィールドプレ
ート１９ａは、絶縁膜１８とチタン酸化物薄層１７を介
してｎ形領域１３の表面に対向している。更に、半導体
基板１１の裏面全域にＡｕ−Ｇｅの合金を真空蒸着し更
にＡｕを重ねて真空蒸着して、カソードとなるオーミッ
ク電極２０を形成する。
【００１２】こうして製作された接合形ダイオードは、
ＧａＡｓデバイスの特長である高速動作はもちろんのこ
と、フィールドプレート１９ａの高耐圧化効果が確実に
得られ、耐圧の時間的ドリフト（クリープ現象）もな
く、所望の耐圧が高い製造歩留りで得られる。この確実
な高耐圧化効果は、チタン酸化物薄層１７がこれに隣接
するｎ形領域１３の表面状態を安定化させているため、
フィールドプレート１９ａによる空乏層の広がりのバラ
ツキが少ないことに起因する。なお、チタン酸化物薄層
１７は、表面近傍の空乏層を適度に広げるように作用し
ているようである。
ＧａＡｓデバイスの特長である高速動作はもちろんのこ
と、フィールドプレート１９ａの高耐圧化効果が確実に
得られ、耐圧の時間的ドリフト（クリープ現象）もな
く、所望の耐圧が高い製造歩留りで得られる。この確実
な高耐圧化効果は、チタン酸化物薄層１７がこれに隣接
するｎ形領域１３の表面状態を安定化させているため、
フィールドプレート１９ａによる空乏層の広がりのバラ
ツキが少ないことに起因する。なお、チタン酸化物薄層
１７は、表面近傍の空乏層を適度に広げるように作用し
ているようである。
【００１３】
【第２の実施例】次に、図２を参照して第２の実施例の
半導体装置を説明する。但し、図２において図１と同一
の働きを有する部分には同一の符号を付してこれ等の説
明を省略する。図２に示すＧａＡｓの接合形ダイオード
チップは、ｐ+ 形領域１４を離間して包囲するように全
体としてリング状にそれぞれ形成された２つのｐ+ 形領
域から成るＦＬＲ２１、２２を除いて図１のダイオード
チップと同様に形成されている。ＦＬＲ２１、２２を形
成した場合も、チタン酸化物薄層１７の表面安定化作用
により逆電圧印加時の空乏層の広がりのバラツキが少な
く、設計耐圧が高い製造歩留りで得られる。すなわち、
ＦＬＲ２１、２２による高耐圧化効果が確実に得られ、
高耐圧のダイオードを実現できる。
半導体装置を説明する。但し、図２において図１と同一
の働きを有する部分には同一の符号を付してこれ等の説
明を省略する。図２に示すＧａＡｓの接合形ダイオード
チップは、ｐ+ 形領域１４を離間して包囲するように全
体としてリング状にそれぞれ形成された２つのｐ+ 形領
域から成るＦＬＲ２１、２２を除いて図１のダイオード
チップと同様に形成されている。ＦＬＲ２１、２２を形
成した場合も、チタン酸化物薄層１７の表面安定化作用
により逆電圧印加時の空乏層の広がりのバラツキが少な
く、設計耐圧が高い製造歩留りで得られる。すなわち、
ＦＬＲ２１、２２による高耐圧化効果が確実に得られ、
高耐圧のダイオードを実現できる。
【００１４】
【第３の実施例】図３を参照して第３の実施例に係わる
ＧａＡｓの絶縁ゲ−ト形ＦＥＴ（電界効果トランジス
タ）を説明する。ＧａＡｓから成る第１の半導体領域と
してのｎ形領域５１内に、ソ−ス領域（第２の半導体領
域）となるｐ+ 形領域５２とドレイン領域（第３の半導
体領域）となるｐ+ 形領域５３をＺｎの拡散により形成
する。製造工程図は省略しているが、その後、約４０オ
ングストロ−ム（０．００４μｍ）の厚さのＴｉ薄膜を
真空蒸着し、酸化フォトエッチングの工程を経てチタン
酸化物薄層５４を形成する。更に、ＳｉＯ2 膜から成る
絶縁層５５を形成する。次に、Ｔｉ層にＡｌ層を重ねた
ゲ−ト電極５６を真空蒸着により形成する。更にＡｕ−
Ｚｎ合金層にＡｕ層を重ねたソ−ス電極５７とドレイン
電極５８を真空蒸着により形成する。このＦＥＴでは、
チタン酸化物薄層５４がゲ−ト電極５６の直下のｎ形領
域５１の表面を安定化し、ＦＥＴのしきい値のバラツキ
が減少すると共に、ゲ−ト特性の時間ドリフト現象も消
えるなど特性が安定化する。
ＧａＡｓの絶縁ゲ−ト形ＦＥＴ（電界効果トランジス
タ）を説明する。ＧａＡｓから成る第１の半導体領域と
してのｎ形領域５１内に、ソ−ス領域（第２の半導体領
域）となるｐ+ 形領域５２とドレイン領域（第３の半導
体領域）となるｐ+ 形領域５３をＺｎの拡散により形成
する。製造工程図は省略しているが、その後、約４０オ
ングストロ−ム（０．００４μｍ）の厚さのＴｉ薄膜を
真空蒸着し、酸化フォトエッチングの工程を経てチタン
酸化物薄層５４を形成する。更に、ＳｉＯ2 膜から成る
絶縁層５５を形成する。次に、Ｔｉ層にＡｌ層を重ねた
ゲ−ト電極５６を真空蒸着により形成する。更にＡｕ−
Ｚｎ合金層にＡｕ層を重ねたソ−ス電極５７とドレイン
電極５８を真空蒸着により形成する。このＦＥＴでは、
チタン酸化物薄層５４がゲ−ト電極５６の直下のｎ形領
域５１の表面を安定化し、ＦＥＴのしきい値のバラツキ
が減少すると共に、ゲ−ト特性の時間ドリフト現象も消
えるなど特性が安定化する。
【００１５】
【変形例】本発明は上述の実施例に限定されるものでは
なく、例えば次の変形が可能なものである。 （１） トランジスタ、サイリスタ、ＩＣなどの半導体
装置に応用できる。 （２） Ｓｉに対する熱酸化ＳｉＯ2 膜のような適当な
表面安定化膜のない化合物半導体装置、特に◆−◆族化
合物半導体装置に適用して効果的である。しかし、Ｔｉ
を酸化して得た極薄のチタン酸化物薄層は半導体表面と
非常になじみが良いため、Ｓｉ半導体装置等にも適用で
きる。 （３） チタン酸化物薄層を得るためのＴｉ薄層の厚さ
は、１０〜２００オングストロームの範囲が適当であ
り、更に望ましくは２０〜１００オングストロームが好
適である。すなわち、薄い方は実用レベルで極限的に薄
くしても効果が認められる。また厚い方は、厚くしたか
らといって効果が比例的に増大すると言うものではない
ので、比較的低温で短時間のうちに酸化処理ができるレ
ベルに留める。 （４） Ｔｉ薄膜の酸化方法は、熱酸化が最も簡単であ
るが、プラズマ酸化を用いれば、熱酸化よりも低温、短
時間で酸化することができる。 （５） チタン酸化物薄層のシート抵抗（すなわち、Ｔ
ｉ薄層の酸化の度合）は、通常は５０００ＭΩ／□を越
える絶縁薄層と見なせるレベルに選ぶ。しかし、半絶縁
性薄層と見なせる１０〜５０００ＭΩ／□程度に選ぶこ
とにより、チタン酸化物薄層を表面安定化膜兼高抵抗膜
として利用することができる。
なく、例えば次の変形が可能なものである。 （１） トランジスタ、サイリスタ、ＩＣなどの半導体
装置に応用できる。 （２） Ｓｉに対する熱酸化ＳｉＯ2 膜のような適当な
表面安定化膜のない化合物半導体装置、特に◆−◆族化
合物半導体装置に適用して効果的である。しかし、Ｔｉ
を酸化して得た極薄のチタン酸化物薄層は半導体表面と
非常になじみが良いため、Ｓｉ半導体装置等にも適用で
きる。 （３） チタン酸化物薄層を得るためのＴｉ薄層の厚さ
は、１０〜２００オングストロームの範囲が適当であ
り、更に望ましくは２０〜１００オングストロームが好
適である。すなわち、薄い方は実用レベルで極限的に薄
くしても効果が認められる。また厚い方は、厚くしたか
らといって効果が比例的に増大すると言うものではない
ので、比較的低温で短時間のうちに酸化処理ができるレ
ベルに留める。 （４） Ｔｉ薄膜の酸化方法は、熱酸化が最も簡単であ
るが、プラズマ酸化を用いれば、熱酸化よりも低温、短
時間で酸化することができる。 （５） チタン酸化物薄層のシート抵抗（すなわち、Ｔ
ｉ薄層の酸化の度合）は、通常は５０００ＭΩ／□を越
える絶縁薄層と見なせるレベルに選ぶ。しかし、半絶縁
性薄層と見なせる１０〜５０００ＭΩ／□程度に選ぶこ
とにより、チタン酸化物薄層を表面安定化膜兼高抵抗膜
として利用することができる。
【図１】第１の実施例に係わる接合形ダイオードを製造
工程順に示す断面図である。
工程順に示す断面図である。
【図２】第２の実施例に係わる接合形ダイオードを示す
断面図である。
断面図である。
【図３】第３の実施例のＦＥＴを示す断面図である。
【図４】従来の接合形ダイオードを示す断面図である。
１３ ｎ形領域 １４ ｐ+ 形領域 １７ チタン酸化物薄層 １８ 絶縁層 １９ 電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/872 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｂ
Claims (2)
- 【請求項１】 第１の導電形の第１の半導体領域と、 前記第１の導電形と反対の第２の導電形を有し且つその
表面を除いて前記第１の半導体領域に隣接して包囲され
ている第２の半導体領域と、 前記第２の半導体領域に接続されている電極と、 前記第１の半導体領域と前記第２の半導体領域との間の
ｐｎ接合の露出部分及び前記ｐｎ接合の露出部分を包囲
する前記第１の半導体領域の表面及び前記ｐｎ接合の露
出部分に包囲されている前記第２の半導体領域の表面に
形成され且つ１０ＭΩ／□以上のシート抵抗を有してい
るチタン酸化物薄層と、 前記チタン酸化物薄層を覆うように形成されている絶縁
膜と、 前記第１の半導体領域の少なくとも前記ｐｎ接合に隣接
する領域の表面に前記絶縁膜及び前記チタン酸化物薄層
を介して対向する部分を有し且つ前記電極に接続されて
いるフィールドプレートとを備えていることを特徴とす
る半導体装置。 - 【請求項２】 第１の導電形の第１の半導体領域と、 前記第１の導電形と反対の第２の導電形を有し且つその
表面を除いて前記第１の半導体領域に隣接して包囲され
ている第２の半導体領域と、 前記第１の導電形と反対の第２の導電形を有し且つその
表面を除いて前記第１の半導体領域に隣接して包囲され
ている第３の半導体領域と、 前記第２の半導体領域に接続されているソ−ス電極と、 前記第３の半導体領域に接続されているドレイン電極
と、 前記第２の半導体領域と前記第３の半導体領域との間に
おける前記第１の半導体領域の表面に形成され且つ１０
ＭΩ／□以上のシート抵抗を有しているチタン酸化物薄
層と、 前記チタン酸化物薄層を覆うように形成されている絶縁
膜と、 前記絶縁膜の上に形成されたゲ−ト電極とを備えている
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21252695A JPH0851223A (ja) | 1995-07-28 | 1995-07-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21252695A JPH0851223A (ja) | 1995-07-28 | 1995-07-28 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63057633A Division JPH0817228B2 (ja) | 1988-03-11 | 1988-03-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0851223A true JPH0851223A (ja) | 1996-02-20 |
Family
ID=16624139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21252695A Pending JPH0851223A (ja) | 1995-07-28 | 1995-07-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0851223A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0794578A1 (en) * | 1996-02-28 | 1997-09-10 | Hitachi, Ltd. | Diode and power converting apparatus |
| US7157772B2 (en) | 2004-07-22 | 2007-01-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of fabricating the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4933226A (ja) * | 1972-07-24 | 1974-03-27 | ||
| JPS50782A (ja) * | 1973-05-02 | 1975-01-07 | ||
| JPS52129380A (en) * | 1976-04-23 | 1977-10-29 | Hitachi Ltd | Semiconductor device |
-
1995
- 1995-07-28 JP JP21252695A patent/JPH0851223A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4933226A (ja) * | 1972-07-24 | 1974-03-27 | ||
| JPS50782A (ja) * | 1973-05-02 | 1975-01-07 | ||
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0794578A1 (en) * | 1996-02-28 | 1997-09-10 | Hitachi, Ltd. | Diode and power converting apparatus |
| US7157772B2 (en) | 2004-07-22 | 2007-01-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of fabricating the same |
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