JPH05275719A - 半導体素子およびその製造方法 - Google Patents
半導体素子およびその製造方法Info
- Publication number
- JPH05275719A JPH05275719A JP6767192A JP6767192A JPH05275719A JP H05275719 A JPH05275719 A JP H05275719A JP 6767192 A JP6767192 A JP 6767192A JP 6767192 A JP6767192 A JP 6767192A JP H05275719 A JPH05275719 A JP H05275719A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- layer
- region
- recess
- junction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】
【目的】ｎ- 層中のｐ+ 拡散層を浅くして高速化すると
共に、ソフトリカバリーにしてノイズの発生を防ぎ、耐
圧も確保する。 【構成】ｐ+ 拡散層の表面からエッチングして接合に達
しない凹部を分散して設け、その凹部内面と周囲の凸面
に共通にアノード側電極を被着する。これによりｐ+ 層
に蓄積される電子の量は、深いｐｎ接合で減少させるこ
とができて高速化され、しかもソフトリカバリーであ
る。そしてｐｎ接合が深く、また同時に形成されるガー
ドリングも深いので耐圧の確保が容易である。
共に、ソフトリカバリーにしてノイズの発生を防ぎ、耐
圧も確保する。 【構成】ｐ+ 拡散層の表面からエッチングして接合に達
しない凹部を分散して設け、その凹部内面と周囲の凸面
に共通にアノード側電極を被着する。これによりｐ+ 層
に蓄積される電子の量は、深いｐｎ接合で減少させるこ
とができて高速化され、しかもソフトリカバリーであ
る。そしてｐｎ接合が深く、また同時に形成されるガー
ドリングも深いので耐圧の確保が容易である。
Description
【０００１】
【産業上の利用分野】本発明は、第一導電型の半導体基
板の一面側の表面層に選択的に第二導電型の領域が形成
されており、特に高速スイッチング用に用いられる半導
体素子およびその製造方法に関する。
板の一面側の表面層に選択的に第二導電型の領域が形成
されており、特に高速スイッチング用に用いられる半導
体素子およびその製造方法に関する。
【０００２】
【従来の技術】第一導電型の半導体基板の一面の限られ
た部分から不純物を導入して第二導電型の領域が形成さ
れ、表面にＰＮ接合が露出する構造はプレーナ構造とし
て知られている。図２(a) 、(b) はプレーナ構造の半導
体整流素子のチップを示し、ｎ + 層３とｎ- 層２からな
るｎ型半導体基板の表面から不純物を拡散してｐ+ 層１
を形成し、同時にチップ周縁近くにガードリング４を形
成したものである。このような構造を形成後、ターンオ
フ時間短縮のためにAu、Ptなどのライフタイムキラーを
基板中に拡散され、そのあと、ｐ+ 層１にパッシベーシ
ョン膜５の開口部で接触するアノード側電極６、ｎ+ 層
３に接触するカソード側電極７が形成され、またチップ
周縁部にストッパ電極８が形成されている。
た部分から不純物を導入して第二導電型の領域が形成さ
れ、表面にＰＮ接合が露出する構造はプレーナ構造とし
て知られている。図２(a) 、(b) はプレーナ構造の半導
体整流素子のチップを示し、ｎ + 層３とｎ- 層２からな
るｎ型半導体基板の表面から不純物を拡散してｐ+ 層１
を形成し、同時にチップ周縁近くにガードリング４を形
成したものである。このような構造を形成後、ターンオ
フ時間短縮のためにAu、Ptなどのライフタイムキラーを
基板中に拡散され、そのあと、ｐ+ 層１にパッシベーシ
ョン膜５の開口部で接触するアノード側電極６、ｎ+ 層
３に接触するカソード側電極７が形成され、またチップ
周縁部にストッパ電極８が形成されている。
【０００３】
【発明が解決しようとする課題】スイッチング時間短縮
のために半導体素子のより高速化が進み、例えば図２の
構造の素子では、ｎ- 層２をｎ+ 層３の上にエピタキシ
ャル成長させたウエーハの使用や、ｐ+ 拡散層１を浅く
するなど高度な技術が適用されるにつれ、逆回復波形に
おける逆電流の減少時のdi／dtが急峻になるハードリカ
バリー特性となり、ノイズが発生しやすくなる。その結
果、高速化と低ノイズ化の双方が達成される素子の製造
が困難になった。また、浅い拡散層により接合を表面近
くに形成した場合は耐圧の確保が難しく、図２の構造に
おけるガードリング４のｐ+ 層を別拡散で深くするか、
ガードリングの段数を増やしてチップ面積の増大を招く
などの対策が必要になってきた。
のために半導体素子のより高速化が進み、例えば図２の
構造の素子では、ｎ- 層２をｎ+ 層３の上にエピタキシ
ャル成長させたウエーハの使用や、ｐ+ 拡散層１を浅く
するなど高度な技術が適用されるにつれ、逆回復波形に
おける逆電流の減少時のdi／dtが急峻になるハードリカ
バリー特性となり、ノイズが発生しやすくなる。その結
果、高速化と低ノイズ化の双方が達成される素子の製造
が困難になった。また、浅い拡散層により接合を表面近
くに形成した場合は耐圧の確保が難しく、図２の構造に
おけるガードリング４のｐ+ 層を別拡散で深くするか、
ガードリングの段数を増やしてチップ面積の増大を招く
などの対策が必要になってきた。
【０００４】本発明の目的は、上記の問題を解決し、ス
イッチング特性をソフトリカバリーにしてかつ高速スイ
ッチング用に使用でき、またチップ面積を大きくしない
で耐圧を確保することのできる半導体素子およびその製
造方法を提供することにある。
イッチング特性をソフトリカバリーにしてかつ高速スイ
ッチング用に使用でき、またチップ面積を大きくしない
で耐圧を確保することのできる半導体素子およびその製
造方法を提供することにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体素子は、第一導電型の半導体基板
の表面層に選択的に形成された第二導電型の領域の表面
から同じ深さの凹部が分散して設けられ、電極がその第
二導電型の領域の凹部の内面および凹部以外の凸面にお
いて共通に前記第二導電型の領域に接触するものとす
る。そして、第二導電型の領域をとり囲んで同じ深さの
第二導電型のガードリングが設けられたことが有効であ
る。また、本発明の半導体素子の製造方法は、第一導電
型の半導体基板の一面の限られた部分に不純物を導入し
て所定の深さの第二導電型の領域を形成する工程と、同
一面から部分的にその領域の表面層を除去して凹部を形
成する工程と、第二導電型の領域の凹部内面および凹部
以外の凸面に電極を被着する工程を含むものとする。さ
らに、第二導電型の領域を有する半導体基板にライフタ
イムキラーを拡散する工程を含むことが有効である。
めに、本発明の半導体素子は、第一導電型の半導体基板
の表面層に選択的に形成された第二導電型の領域の表面
から同じ深さの凹部が分散して設けられ、電極がその第
二導電型の領域の凹部の内面および凹部以外の凸面にお
いて共通に前記第二導電型の領域に接触するものとす
る。そして、第二導電型の領域をとり囲んで同じ深さの
第二導電型のガードリングが設けられたことが有効であ
る。また、本発明の半導体素子の製造方法は、第一導電
型の半導体基板の一面の限られた部分に不純物を導入し
て所定の深さの第二導電型の領域を形成する工程と、同
一面から部分的にその領域の表面層を除去して凹部を形
成する工程と、第二導電型の領域の凹部内面および凹部
以外の凸面に電極を被着する工程を含むものとする。さ
らに、第二導電型の領域を有する半導体基板にライフタ
イムキラーを拡散する工程を含むことが有効である。
【０００６】
【作用】第二導電型の領域に凹部を形成することによ
り、その部分に蓄積された分だけ少数キャリアが減少す
るため、第二導電型の領域を深くしても高速化を達成す
ることができる。また、凹部の底部では表面不純物濃度
が低くなることから、逆回復時に第二導電型の領域から
の多数キャリア電流の引き抜きがおこりずらくなり、結
果として逆回復時の特性がソフトリカバリーになる事に
より低ノイズとなる。さらに、上記のような第二導電型
の領域の外周部でのｐｎ接合の深さおよびガードリング
のｐｎ接合の深さが深くできるため、耐圧が確保でき
る。
り、その部分に蓄積された分だけ少数キャリアが減少す
るため、第二導電型の領域を深くしても高速化を達成す
ることができる。また、凹部の底部では表面不純物濃度
が低くなることから、逆回復時に第二導電型の領域から
の多数キャリア電流の引き抜きがおこりずらくなり、結
果として逆回復時の特性がソフトリカバリーになる事に
より低ノイズとなる。さらに、上記のような第二導電型
の領域の外周部でのｐｎ接合の深さおよびガードリング
のｐｎ接合の深さが深くできるため、耐圧が確保でき
る。
【０００７】
【実施例】図１(a) 、(b) は本発明の一実施例の半導体
整流素子を示し、図２と共通の部分には同一の符号が付
されている。このダイオードは耐圧600 Ｖで、ｎ+ サブ
ストレート３の上にｎ- エピタキシャル層２を形成した
ウエーハを用い、不純物拡散で６μｍの深さのｐ+ 層１
を形成したのち、マスクを用いてのエッチングにより図
１(a) に点線で示した３μｍの深さの凹部９を形成した
ものである。ｐ型ガードリング４もｐ+ 層１と同時に形
成されるので６μｍの深さをもっている。そして、ライ
フタイムキラーの拡散後、アノード側電極６はAlの蒸着
により形成されるので、凹部９の内面およびエッチング
されない面でｐ+ 層１に接触している。この素子では、
ｐ+ 層１の深さが３μｍの素子では５段に設けられたガ
ードリング４を４段に減少しても600 Ｖの耐圧が得ら
れ、逆方向回復時間が同程度で低ノイズとなった。
整流素子を示し、図２と共通の部分には同一の符号が付
されている。このダイオードは耐圧600 Ｖで、ｎ+ サブ
ストレート３の上にｎ- エピタキシャル層２を形成した
ウエーハを用い、不純物拡散で６μｍの深さのｐ+ 層１
を形成したのち、マスクを用いてのエッチングにより図
１(a) に点線で示した３μｍの深さの凹部９を形成した
ものである。ｐ型ガードリング４もｐ+ 層１と同時に形
成されるので６μｍの深さをもっている。そして、ライ
フタイムキラーの拡散後、アノード側電極６はAlの蒸着
により形成されるので、凹部９の内面およびエッチング
されない面でｐ+ 層１に接触している。この素子では、
ｐ+ 層１の深さが３μｍの素子では５段に設けられたガ
ードリング４を４段に減少しても600 Ｖの耐圧が得ら
れ、逆方向回復時間が同程度で低ノイズとなった。
【０００８】図３、図４はそれぞれ別の実施例を示し、
図３ではエッチングで形成された凹部９が帯状であり、
図４では中心の円形部91と外側の環状部92で凹部がなっ
ている。
図３ではエッチングで形成された凹部９が帯状であり、
図４では中心の円形部91と外側の環状部92で凹部がなっ
ている。
【０００９】
【発明の効果】本発明によれば、半導体基板の表面層に
選択的に形成されて接合を構成する異なる導電型の領域
の表面層と凹部を形成し、その内面にも電極を形成する
ことにより、異なる導電型の領域を深くしても逆方向回
復時間が短く、低ノイズの半導体素子を得ることができ
る。そして、耐圧の確保も容易である。
選択的に形成されて接合を構成する異なる導電型の領域
の表面層と凹部を形成し、その内面にも電極を形成する
ことにより、異なる導電型の領域を深くしても逆方向回
復時間が短く、低ノイズの半導体素子を得ることができ
る。そして、耐圧の確保も容易である。
【図１】本発明の一実施例の半導体整流素子を示し、
(a) は上面電極を除いた状態での平面図、 (ｂ) は断面
図
(a) は上面電極を除いた状態での平面図、 (ｂ) は断面
図
【図２】従来の半導体整流素子を示し、(a) は上面電極
を除いた状態での平面図、 (ｂ) は断面図
を除いた状態での平面図、 (ｂ) は断面図
【図３】本発明の別の実施例の半導体素子の上面電極を
除いた状態での平面図
除いた状態での平面図
【図４】本発明のさらに別の実施例の半導体素子の上面
電極を除いた状態での平面図
電極を除いた状態での平面図
１ ｐ+ 層 ２ ｎ- 層 ３ ｎ+ 層 ４ ガードリング ５ パッシベーション膜 ６ アノード側電極 ７ カソード側電極 ９ 凹部 ９１ 凹部 ９２ 凹部
Claims (4)
- 【請求項１】第一導電型の半導体基板の表面層に選択的
に形成された第二導電型の領域の表面から同じ深さの凹
部が分散して設けられ、電極がその第二導電型の領域の
凹部の内面および凹部以外の凸面において共通に前記第
二導電型の領域に接触することを特徴とする半導体素
子。 - 【請求項２】第二導電型の領域をとり囲んで同じ深さの
第二導電型のガードリングが設けられた請求項１記載の
半導体素子。 - 【請求項３】第一導電型の半導体基板の一面の限られた
部分に不純物を導入して所定の深さの第二導電型の領域
を形成する工程と、同一面から部分的にその第二導電型
の領域の表面層を除去して凹部を形成する工程と、第二
導電型の領域の凹部内面および凹部以外の凸面に電極を
被着する工程を含む半導体素子の製造方法。 - 【請求項４】第二導電型の領域を有する半導体基板にラ
イフタイムキラーを拡散する工程を含む請求項３記載の
半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6767192A JPH05275719A (ja) | 1992-03-26 | 1992-03-26 | 半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6767192A JPH05275719A (ja) | 1992-03-26 | 1992-03-26 | 半導体素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275719A true JPH05275719A (ja) | 1993-10-22 |
Family
ID=13351697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6767192A Pending JPH05275719A (ja) | 1992-03-26 | 1992-03-26 | 半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275719A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009289824A (ja) * | 2008-05-27 | 2009-12-10 | Toyota Motor Corp | 半導体装置 |
| JP2014187080A (ja) * | 2013-03-22 | 2014-10-02 | Panasonic Corp | 半導体素子、半導体装置及び複合モジュール |
| JP2020031098A (ja) * | 2018-08-21 | 2020-02-27 | 株式会社東芝 | 半導体装置 |
-
1992
- 1992-03-26 JP JP6767192A patent/JPH05275719A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009289824A (ja) * | 2008-05-27 | 2009-12-10 | Toyota Motor Corp | 半導体装置 |
| US7999347B2 (en) | 2008-05-27 | 2011-08-16 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
| JP2014187080A (ja) * | 2013-03-22 | 2014-10-02 | Panasonic Corp | 半導体素子、半導体装置及び複合モジュール |
| JP2020031098A (ja) * | 2018-08-21 | 2020-02-27 | 株式会社東芝 | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6175143B1 (en) | Schottky barrier | |
| US6562706B1 (en) | Structure and manufacturing method of SiC dual metal trench Schottky diode | |
| KR100297703B1 (ko) | 반절연폴리실리콘(sipos)을이용한전력반도체장치및그제조방법 | |
| US4999684A (en) | Symmetrical blocking high voltage breakdown semiconducotr device | |
| KR101490937B1 (ko) | 쇼트키 배리어 다이오드 및 그 제조 방법 | |
| KR100503936B1 (ko) | 반도체장치 | |
| CA1148270A (en) | Mesa type semiconductor device with guard ring | |
| JP3072753B2 (ja) | 半導体装置及び製造方法 | |
| JPH06268202A (ja) | 高耐圧炭化珪素ショットキ−・ダイオ−ド | |
| JPH05275719A (ja) | 半導体素子およびその製造方法 | |
| JP3623687B2 (ja) | ショットキバリアダイオード及びその製造方法 | |
| JP2005005486A (ja) | 炭化けい素半導体装置 | |
| TW202335308A (zh) | 寬能隙半導體元件與其製造方法 | |
| JP3947921B2 (ja) | ショットキバリアを有する半導体装置 | |
| US7190006B2 (en) | Symmetrical planar diac | |
| JP3551154B2 (ja) | 半導体素子 | |
| JPH03276679A (ja) | ショットキーバリアダイオード | |
| JPH10135489A (ja) | ダイオード | |
| JPH0610700Y2 (ja) | ショットキバリアダイオード | |
| CN219873545U (zh) | 一种无截断环碳化硅二极管器件 | |
| JPH0613654A (ja) | 半導体発光素子及びその製造方法 | |
| JPH098274A (ja) | 半導体装置およびその製法 | |
| JPH04314367A (ja) | プレーナダイオードおよびその製造方法 | |
| JPS58155769A (ja) | 半導体整流ダイオ−ド | |
| JPH10125937A (ja) | ショットキーバリア半導体装置 |