JP2020031098A - 半導体装置 - Google Patents

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Abstract

【課題】低濃度層へのキャリア注入を制御できる半導体装置を提供する。【解決手段】半導体装置は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、第２導電形の第３半導体層と、を備える。前記第２半導体層および前記第３半導体層は、前記第１半導体層上に設けられる。前記第２半導体層は、その一部を選択的に除去したリセス部と、前記リセス部を囲む外縁部と、を有する。前記第３半導体層は、前記第２半導体層の前記リセス部と前記第１半導体層との間の第１境界に沿った第１方向において前記第２半導体層から離間して配置される。前記第１境界と交差する第２方向における前記第１境界近傍の第２導電形不純物分布は、前記外縁部と前記第１半導体層との間の第２境界近傍における前記第２方向の第２導電形不純物分布と略同一であり、前記第２境界近傍における前記第２方向の第２導電形不純物分布は、前記第１半導体層と前記第３半導体層との間の第３境界近傍における前記第２方向の第２導電形不純物分布と略同一である。【選択図】図１

Description

実施形態は、半導体装置に関する。
電力制御に用いられる半導体装置は、例えば、Ｐ形半導体層と、Ｎ形半導体層と、その間に配置される不純物濃度の低い低濃度層、所謂、Ｉ層（Intrinsic layer）もしくはドリフト層と、を備える。そのような構造の半導体装置では、例えば、Ｐ形半導体層から低濃度層内に注入される正孔の量が多くなると、ＯＮ抵抗は低減されるが、ＯＮ状態からＯＦＦ状態へのスイッチング速度が遅くなる。したがって、ＯＮ抵抗を低減し、且つ、スイッチング速度を向上させるためには、低濃度層への正孔の注入量を好適に制御することが重要である。
特開平１１−２７４５１６号公報
実施形態は、低濃度層へのキャリア注入を制御し、破壊耐量を向上させることが可能な半導体装置を提供する。
実施形態に係る半導体装置は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、第２導電形の第３半導体層と、を備える。前記第２半導体層および前記第３半導体層は、前記第１半導体層上に設けられる。前記第２半導体層は、その一部を選択的に除去したリセス部と、前記リセス部を囲む外縁部と、を有する。前記第３半導体層は、前記第２半導体層の前記リセス部と前記第１半導体層との間の第１境界に沿った第１方向において前記第２半導体層から離間して配置される。前記第１境界と交差する第２方向における前記第１境界近傍の第２導電形不純物分布は、前記外縁部と前記第１半導体層との間の第２境界近傍における前記第２方向の第２導電形不純物分布と略同一であり、前記第２境界近傍における前記第２方向の第２導電形不純物分布は、前記第１半導体層と前記第３半導体層との間の第３境界近傍における前記第２方向の第２導電形不純物分布と略同一である。
第１実施形態に係る半導体装置を示す模式断面図である。 第１実施形態に係る半導体装置を示す模式平面図である。 第１実施形態に係る半導体装置の不純物分布を示す模式図である。 第１実施形態の第１変形例に係る半導体装置を示す模式断面図である。 第１実施形態の第２変形例に係る半導体装置を示す模式断面図である。 第１実施形態の第３変形例に係る半導体装置を示す模式断面図である。 第１実施形態の第３変形例に係る半導体装置を示す模式平面図である。 第１実施形態の第４変形例に係る半導体装置を示す模式断面図である。 第２実施形態に係る半導体装置を示す模式断面図である。 第２実施形態に係る半導体装置を示す模式平面図である。 第２実施形態の第１変形例に係る半導体装置を示す模式断面図である。 第２実施形態の第２変形例に係る半導体装置を示す模式断面図である。 第２実施形態の第２変形例に係る半導体装置を示す模式平面図である。 第２実施形態の第３変形例に係る半導体装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
(第１実施形態)
図１は、第１実施形態に係る半導体装置１を示す模式断面図である。
図２は、第１実施形態に係る半導体装置１を示す模式平面図である。図１は、図２中に示すＡ−Ａ線に沿った断面を示す模式図である。
半導体装置１は、例えば、ＦＲＤ（Fast Recovery Diode）である。
図１に示すように、半導体装置１は、Ｎ形カソード層１０と、Ｉ層２０と、Ｐ形アノード層３０と、を備える。Ｉ層２０は、Ｎ形カソード層１０とＰ形アノード層３０との間に設けられる。Ｉ層２０は、例えば、Ｎ形カソード層１０よりも低濃度のＮ形不純物を含むＮ形半導体層である。
Ｎ形カソード層１０は、例えば、Ｎ形シリコン基板である。また、Ｉ層２０は、例えば、Ｎ形シリコン基板上にエピタキシャル成長されたＮ形シリコン層である。Ｐ形アノード層３０は、例えば、Ｎ形シリコン層に選択的に形成されたＰ形拡散層である。
Ｐ形アノード層３０は、リセス部３１と、外縁部３３と、を含む。リセス部３１は、Ｐ形アノード層３０のうちの外縁部３３よりもＺ方向の厚さが薄い部分である（以下、同様）。リセス部３１は、Ｐ形アノード層３０の一部を選択的に除去することにより形成される。リセス部３１のＺ方向における厚さは、外縁部３３のＺ方向の厚さよりも薄い。図２に示すように、外縁部３３は、例えば、リセス部３１を囲むように配置される。
半導体装置１は、ガードリング層４０をさらに備える。ガードリング層４０は、例えば、Ｐ形半導体層であり、Ｐ形アノード層３０と同時に形成される。また、ガードリング層４０は、Ｉ層２０とリセス部３１との境界に沿った方向（例えば、Ｘ方向、Ｙ方向）においてＰ形アノード層３０から離間するように設けられる。図２に示すように、ガードリング層４０は、Ｐ形アノード層３０を囲むように設けられる。
半導体装置１は、カソード電極５０と、アノード電極６０と、ガードリング電極７０と、をさらに備える。カソード電極５０は、Ｎ形カソード層１０の裏面側に設けられ、Ｎ形カソード層１０に接続される。アノード電極６０は、例えば、リセス部３１の上に設けられ、Ｐ形アノード層３０に接続される。ガードリング電極７０は、ガードリング層４０に接続される。
半導体装置１は、絶縁膜４５と、パッシベーション膜７５と、をさらに備える。
絶縁膜４５は、Ｐ形アノード層３０の外縁部３３と、ガードリング層４０の内縁と、Ｐ形アノード層３０とガードリング層４０との間に露出したＩ層２０と、を覆うように設けられる。絶縁膜４５は、例えば、シリコン酸化膜である。パッシベーション膜７５は、アノード電極６０の一部と、絶縁膜４５と、ガードリング電極７０と、を覆うように設けられる。パッシベーション膜７５は、例えば、絶縁性の樹脂膜である。
図３(ａ）および（ｂ）は、第１実施形態に係る半導体装置１の不純物分布を示す模式図である。図３(ａ）は、Ｐ形アノード層３０の外縁部３３およびガードリング層４０の不純物分布を示す模式図である。図３（ｂ）は、Ｐ形アノード層３０のリセス部３１における不純物分布を示す模式図である。
図３(ａ）および（ｂ）中に示す「ＮＩ」および「ＰＩ」は、それぞれＮ形不純物およびＰ形不純物の濃度分布を表している。また、「ＬＢ」は、Ｉ層２０とＰ形アノード層３０との間の境界、もしくは、Ｉ層２０とガードリング層４０との間の境界を示している。
Ｐ形アノード層３０およびガードリング層４０は、同時に形成される。Ｐ形アノード層３０およびガードリング層４０は、例えば、Ｐ形不純物をシリコン層に選択的にイオン注入し、その後、熱処理により拡散させることにより形成される。したがって、Ｐ形アノード層３０およびガードリング層４０は、深さ方向（−Ｚ方向）のＰ形不純物分布が略同一となるように形成される。
図３(ａ）に示すＰ形不純物のピーク濃度Ｐｍａｘは、例えば、１×１０１８ｃｍ−３以上である。また、Ｉ層２０におけるＮ形不純物の濃度は、例えば、１×１０１７ｃｍ−３以下である。
図３（ｂ）に示すように、リセス部３１は、Ｐ形アノード層３０の一部を選択的に除去（リセス）することにより形成される。リセス部３１では、Ｐ形アノード層３０におけるＰ形不純物の高濃度領域が除去されるが、Ｉ層２０とＰ形アノード層３０との間の境界近傍におけるＰ形不純物の分布は保持される。
すなわち、リセス部３１におけるＩ層２０とＰ形アノード層３０との間の境界近傍のＰ形不純物分布は、外縁部３３におけるＩ層２０とＰ形アノード層３０との間の境界近傍のＰ形不純物分布と略同一である。また、リセス部３１におけるＩ層２０とＰ形アノード層３０との間の境界近傍のＰ形不純物分布は、Ｉ層２０とガードリング層４０との間の境界近傍のＰ形不純物分布とも略同一である。
さらに、リセス部３１におけるＰ形不純物の量は、外縁部３３の上面のレベルからリセス部３１の上面に至る−Ｚ方向の深さ（以下、リセス量ＬＡ）に依存する。例えば、リセス量ＬＡを大きくすると、Ｐ形不純物の量は減少し、リセス量ＬＡを減らせば、Ｐ形不純物の量は多くなる。すなわち、半導体装置１を順方向にバイアスした時にＰ形アノード層３０からＩ層２０に注入される正孔の量は、リセス量ＬＡにより制御することができる。
本実施形態では、リセス量ＬＡを制御することにより、Ｐ形アノード層３０からＩ層２０への正孔注入量を好適に設定し、半導体装置１の用途に合わせて、ＯＮ抵抗およびスイッチング速度を最適化することが可能となる。
さらに、半導体装置１では、Ｐ形アノード層３０の外周部、所謂、終端部における破壊耐量を向上させることが可能である。例えば、終端部は、定格電流の２〜３倍の電流を遮断できる耐量を保持することが好ましい。このような電流レベルにおける破壊モードには、ジュール熱により材料が溶融するモードと、電界集中により破壊されるモードがある。これに対し、Ｐ形アノード層３０の外縁部３３およびガードリング層４０を構成するＰ形拡散層の深さやプロファイルを揃えることにより、終端部の破壊耐量を向上させることが可能である。
本実施形態では、Ｐ形アノード層３０およびガードリング層４０を同時に形成することにより、外縁部３３およびガードリング層４０において略同一のＰ形不純物分布を得ることができる。また、外縁部３３およびガードリング層４０では、リセス部３１に比べて、Ｐ形拡散層のプロファイルが−Ｚ方向に厚く保持される。これにより、半導体装置１の終端領域における破壊耐量を向上させることができる。すなわち、半導体装置１では、その破壊耐量を確保しつつ、ＯＮ抵抗およびスイッチング速度を最適化することが可能となる。
図４は、第１実施形態の第１変形例に係る半導体装置２を示す模式断面図である。半導体装置２は、図２に示すＰ形アノード層３０およびガードリング層４０の平面配置を有する。図４は、図２中に示すＡ−Ａ線に沿った断面を表す模式図である。
図４に示すように、半導体装置２は、Ｐ形コンタクト層３５をさらに備える。Ｐ形コンタクト層３５は、Ｐ形アノード層３０のリセス部３１とアノード電極６０との間に設けられる。Ｐ形コンタクト層３５は、リセス部３１におけるＰ形不純物のピーク濃度（図３（ｂ）参照）よりも高濃度のＰ形不純物を含む。これにより、Ｐ形コンタクト層３５とアノード電極６０との間に、例えば、オーミックコンタクトを形成することができる。
Ｐ形コンタクト層３５は、例えば、リセス部３１の表層にＰ形不純物をイオン注入することにより形成される。この際、低ドーズ量において高いピーク濃度を有するＰ形不純物の分布が得られるように、注入エネルギーを低く設定する。さらに、短時間の熱処理によりＰ形不純物を活性化させる。これにより、Ｐ形不純物の拡散を抑制し、Ｐ形コンタクト層３５を浅く形成できる。Ｐ形コンタクト層３５は、例えば、Ｚ方向の厚さがリセス部３１のＺ方向の厚さよりも薄くなるように形成される。
このようなＰ形コンタクト層３５は、Ｉ層２０とアノード電極６０との間のＰ形不純物量を大幅に増加させることなく、高濃度のＰ形不純物を含むように形成される。この例でも、リセス量ＬＡを制御することにより、Ｐ形アノード層３０からＩ層２０への正孔注入量を適正化することが可能である。
図５は、第１実施形態の第２変形例に係る半導体装置３を示す模式断面図である。半導体装置３は、図２に示すＰ形アノード層３０およびガードリング層４０の平面配置を有する。図５は、図２中に示すＡ−Ａ線に沿った断面を表す模式図である。
図５に示すように、半導体装置３は、Ｐ形コンタクト層３７を備える。Ｐ形コンタクト層３７は、Ｐ形アノード層３０のリセス部３１とアノード電極６０との間に設けられる。Ｐ形コンタクト層３７は、相互に離間した複数の領域を含むように形成される。Ｐ形コンタクト層３７は、例えば、Ｐ形コンタクト層３５（図４参照）と同じ方法で形成され、リセス部３１におけるＰ形不純物のピーク濃度（図３（ｂ）参照）よりも高濃度のＰ形不純物を含む。Ｐ形コンタクト層３７は、例えば、Ｚ方向の厚さがリセス部３１のＺ方向の厚さよりも薄くなるように形成される。
半導体装置３では、Ｐ形コンタクト層３７を相互に離間した複数の領域を含むように形成することにより、半導体装置２に比べて、Ｉ層２０とアノード電極６０との間のＰ形不純物量の増加を抑制することができる。この例でも、Ｐ形コンタクト層３７とアノード電極６０との間にオーミックコンタクトを形成することができる。また、リセス量ＬＡを制御することにより、Ｐ形アノード層３０からＩ層２０への正孔注入量を適正化することが可能である。
図６、図７（ａ）および図７（ｂ）は、第１実施形態の第３変形例に係る半導体装置４を示す模式図である。図６は、図７（ａ）中に示すＢ−Ｂ線もしくは図７（ｂ）中に示すＣ−Ｃ線に沿った断面を表す模式図である。図７（ａ）および図７（ｂ）は、半導体装置４のＰ形アノード層３０およびガードリング層４０の配置を示す模式平面図である。
図６に示すように、半導体装置４のＰ形アノード層３０は、リセス部３１と、凸部３２と、外縁部３３と、を含む。リセス部３１は、Ｐ形アノード層３０の一部を選択的に除去することにより形成される。凸部３２は、Ｐ形アノード層３０を選択的に除去した領域の間に残される。
図７（ａ）に示すように、Ｐ形アノード層３０に複数のリセス部３１が形成される。凸部３２は、隣り合うリセス部３１の間に残される。また、外縁部３３は、リセス部３１と凸部３２とを囲むように設けられる。
図７（ｂ）に示すように、半導体装置４は、Ｐ形アノード層３０に形成されたリセス部３１の内部に複数の凸部３２が島状に残される構成を有しても良い。
図６に示すように、半導体装置４のアノード電極６０は、リセス部３１および凸部３２を覆うように設けられる。アノード電極６０は、リセス部３１および凸部３２に接する。凸部３２は、例えば、図３（ａ）に示すＰ形不純物の分布を有する。したがって、半導体装置４では、アノード電極６０と凸部３２の上面との間においてオーミックコンタクトを得ることができる。
この例では、リセス部３１におけるリセス量ＬＡ（図３（ｂ）参照）に加えて、リセス部３１と凸部３２の面積比を制御することにより、Ｐ形アノード層３０からＩ層２０に注入される正孔の量を適正化することができる。
図８は、第１実施形態の第４変形例に係る半導体装置５を示す模式断面図である。半導体装置５は、図７（ａ）もしくは（ｂ）に示すＰ形アノード層３０およびガードリング層４０の平面配置を有する。図８は、図７（ａ）中に示すＢ−Ｂ線もしくは図７（ｂ）中に示すＣ−Ｃ線に沿った断面を表す模式図である。
図８に示すように、半導体装置５は、Ｐ形コンタクト層３９をさらに備える。Ｐ形コンタクト層３９は、Ｐ形アノード層３０のリセス部３１とアノード電極６０との間に設けられる。Ｐ形コンタクト層３９は、リセス部３１におけるＰ形不純物のピーク濃度（図３（ｂ）参照）よりも高濃度のＰ形不純物を含む。これにより、凸部３２の上面に加えて、Ｐ形コンタクト層３９とアノード電極６０との間に、オーミックコンタクトを形成することができる。また、Ｉ層２０とアノード電極６０との間のＰ形不純物量を大幅に増加させないように、Ｐ形コンタクト層３９は、Ｚ方向の厚さがリセス部３１のＺ方向の厚さよりも薄くなるように形成される。
（第２実施形態）
図９および図１０は、第２実施形態に係る半導体装置６を示す模式図である。
図９は、図１０中に示すＤ−Ｄ線に沿った断面を表す模式図である。図１０は、半導体装置６のＰ形アノード層３０およびガードリング層４０の配置を示す模式平面図である。
図９および図１０に示すように、半導体装置６のＰ形アノード層３０は、リセス部３１と、外縁部３３と、を有する。リセス部３１は、第１領域３１ａと、第２領域３１ｂと、を含む。第１領域３１ａは、第２領域３１ｂよりも高濃度のＰ形不純物を含む。
本実施形態でも、Ｐ形アノード層３０の外縁部３３およびガードリング層４０は、図３（ａ）に示すＰ形不純物分布を有する。これに対し、第１領域３１ａは、図３（ｂ）に示すＰ形不純物分布を有する。第１領域３１ａとＩ層２０との境界近傍におけるＺ方向のＰ形不純物分布は、外縁部３３とＩ層２０との境界近傍におけるＺ方向のＰ形不純物分布と略同一である。
第２領域３１ｂは、図３（ｂ）に示すＰ形不純物分布よりも低濃度のＰ形不純物分布を有する。これにより、半導体装置６では、Ｐ形アノード層３０からＩ層２０に注入される正孔の量を、例えば、半導体装置１よりも抑制することができる。また、リセス部３１におけるリセス量ＬＡ（図３（ｂ）参照）を制御することにより、Ｉ層２０に注入される正孔の量をより広い範囲で適正化できる。
Ｐ形アノード層３０は、例えば、Ｉ層２０となる低不純物濃度のＮ形半導体層中にＰ形不純物を選択的にイオン注入した後、熱処理によりＰ形不純物を拡散させることにより形成される。第１領域３１ａおよび外縁部３３となる部分に注入されるＰ形不純物のドーズ量は、第２領域３１ｂとなる部分に注入されるＰ形不純物のドーズ量よりも多くなるように設定される。本実施形態でも、ガードリング層４０は、Ｐ形アノード層３０と同時に形成される。Ｐ形アノード層３０では、Ｐ形不純物を拡散させた後に、Ｐ形拡散層の一部を選択的に除去する。
図１１は、第２実施形態の第１変形例に係る半導体装置７を示す模式断面図である。半導体装置７は、図１０に示すＰ形アノード層３０およびガードリング層４０の平面配置を有する。図１１は、図１０中に示すＤ−Ｄ線に沿った断面を表す模式図である。
図１１に示すように、半導体装置７は、Ｐ形コンタクト層８３をさらに備える。Ｐ形コンタクト層８３は、Ｐ形アノード層３０の第１領域３１ａとアノード電極６０との間に設けられる。Ｐ形コンタクト層８３は、第１領域３１ａにおけるＰ形不純物のピーク濃度（図３（ｂ）参照）よりも高濃度のＰ形不純物を含む。これにより、Ｐ形コンタクト層８３とアノード電極６０との間に、オーミックコンタクトを形成することができる。Ｐ形コンタクト層８３は、例えば、Ｚ方向の厚さがリセス部３１のＺ方向の厚さよりも薄くなるように形成される。
図１２および図１３は、第２実施形態の第２変形例に係る半導体装置８を示す模式図である。図１２は、図１３中に示すＥ−Ｅ線に沿った断面を表す模式図である。図１３は、半導体装置８のＰ形アノード層３０およびガードリング層４０の配置を示す模式平面図である。
図１２および図１３に示すように、半導体装置８のＰ形アノード層３０は、リセス部３１と、外縁部３３と、低濃度部８５と、を有する。リセス部３１は、外縁部３３と略同一のＰ形不純物分布を有するＰ形拡散層の一部を選択的に除去することにより形成される。低濃度部８５は、リセス部３１よりも低濃度のＰ形不純物を含む。
図１３に示すように、リセス部３１は島状に配置され、低濃度部８５は、リセス部３１を囲むように設けられる。外縁部３３は、低濃度部８５を囲むように設けられる。また、ガードリング層４０は、Ｐ形アノード層３０を囲むように設けられる。
本実施形態でも、Ｐ形アノード層３０の外縁部３３およびガードリング層４０は、図３（ａ）に示すＰ形不純物分布を有する。これに対し、リセス部３１は、図３（ｂ）に示すＰ形不純物分布を有する。リセス部３１とＩ層２０との境界近傍におけるＺ方向のＰ形不純物分布は、外縁部３３とＩ層２０との境界近傍におけるＺ方向のＰ形不純物分布と略同一である。
低濃度部８５は、図３（ｂ）に示すＰ形不純物分布よりも低濃度のＰ形不純物分布を有する。これにより、半導体装置８では、Ｐ形アノード層３０からＩ層２０に注入される正孔の量を抑制することができる。さらに、リセス部３１におけるリセス量ＬＡ（図３（ｂ）参照）を制御することにより、Ｉ層２０に注入される正孔の量を適正化できる。
図１４は、第２実施形態の第３変形例に係る半導体装置９を示す模式断面図である。半導体装置９は、図１３に示すＰ形アノード層３０およびガードリング層４０の平面配置を有する。図１４は、図１３中に示すＥ−Ｅ線に沿った断面を表す模式図である。
図１４に示すように、半導体装置９は、Ｐ形コンタクト層８７をさらに備える。Ｐ形コンタクト層８７は、Ｐ形アノード層３０のリセス部３１とアノード電極６０との間に設けられる。Ｐ形コンタクト層８７は、リセス部３１におけるＰ形不純物のピーク濃度（図３（ｂ）参照）よりも高濃度のＰ形不純物を含む。これにより、Ｐ形コンタクト層８７とアノード電極６０との間に、オーミックコンタクトを形成することができる。Ｐ形コンタクト層８７は、例えば、Ｚ方向の厚さがリセス部３１のＺ方向の厚さよりも薄くなるように形成される。
上記の実施形態では、Ｐ形アノード層３０を構成するＰ形拡散層の一部を選択的に除去したリセス部３１を設けることにより、Ｉ層２０への正孔注入を抑制し、ＯＮ状態からＯＦＦ状態へのスイッチング速度を向上させる。同時に、Ｐ形アノード層３０の外縁部３３とガードリング層４０とを略同一のＰ形不純物分布を有するように形成することにより、終端部における破壊耐量を向上させることができる。
また、Ｐ形拡散層の一部を選択的に除去することにより、Ｐ形アノード層３０とアノード電極６０との間のコンタクト抵抗が大きくなる場合には、リセス部３１とアノード電極６０との間にＰ形コンタクト層３５、３７、３９、８３および８７を適宜配置することによりコンタクト抵抗を低減することができる。各Ｐ形コンタクト層は、Ｐ形不純物のイオン注入において、例えば、低エネルギー、低ドーズ量の条件により形成され、Ｐ形不純物の拡散を抑制できる熱処理条件を用いて形成される。
以上、第１および第２実施形態に係る半導体装置を説明したが、実施形態は、これらに限定される訳ではない。例えば、上記の構成において、導電形を反転させた構成でも良い。また、図２、図７（ａ）、図７（ｂ）、図１０、図１３に示すＰ形アノード層３０およびガードリング層４０の平面配置は、例示であり、これらに限定される訳ではない。例えば、Ｐ形アノード層３０は、ストライプ状に形成された複数のリセス部３１を有する構成であっても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１〜９…半導体装置、 １０…Ｎ形カソード層、 ２０…Ｉ層、 ３０…Ｐ形アノード層、 ３１…リセス部、 ３１ａ…第１領域、 ３１ｂ…第２領域、 ３２…凸部、 ３３…外縁部、 ３５、３７、３９、８３、８７…Ｐ形コンタクト層、 ４０…ガードリング層、 ４５…絶縁膜、 ５０…カソード電極、 ６０…アノード電極、 ７０…ガードリング電極、 ７５…パッシベーション膜、 ８５…低濃度部

Claims (6)

  1. 第１導電形の第１半導体層と、
    前記第１半導体層上に設けられた第２導電形の第２半導体層であって、その一部が選択的に除去されたリセス部と、前記リセス部を囲む外縁部と、を有する第２半導体層と、
    前記第１半導体層上に設けられ、前記第１半導体層と前記第２半導体層の前記リセス部との間の第１境界に沿った第１方向において前記第２半導体層から離間して配置された第２導電形の第３半導体層と、
    を備え、
    前記第１境界と交差する第２方向における前記第１境界近傍の第２導電形不純物分布は、前記第２半導体層の前記外縁部と前記第１半導体層との間の第２境界近傍における前記第２方向の第２導電形不純物分布と略同一であり、
    前記第２境界近傍における前記第２方向の第２導電形不純物分布は、前記第１半導体層と前記第３半導体層との間の第３境界近傍における前記第２方向の第２導電形不純物分布と略同一である半導体装置。
  2. 前記第２半導体層の前記リセス部に電気的に接続された電極と、
    前記リセス部と前記電極との間に設けられ、前記第１境界近傍の第２導電形不純物よりも高濃度の第２導電形不純物を含むコンタクト層と、
    をさらに備えた請求項１記載の半導体装置。
  3. 前記第２半導体層は、複数の前記リセス部を有する請求項１または２に記載の半導体装置。
  4. 前記第２半導体層は、前記リセス部に囲まれた島状の凸部を有する請求項１または２に記載の半導体装置。
  5. 第１導電形の第１半導体層と、
    前記第１半導体層上に設けられた第２導電形の第２半導体層であって、その一部を選択的に除去したリセス部と、前記リセス部を囲む外縁部と、を有する第２半導体層と、
    を備え、
    前記リセス部は、前記第１半導体層に接する第１部分および第２部分を含み、
    前記第２部分は、前記第１部分の第２導電形不純物よりも低濃度の第２導電形不純物を含み、
    前記第１部分および前記第２部分は、前記第１半導体層と前記第１部分との間の第１境界に沿った第１方向に沿って配置され、
    前記第１境界と交差する第２方向における前記第１境界近傍の第２導電形不純物分布は、前記第２半導体層の前記外縁部と前記第１半導体層との間の第２境界近傍における前記第２方向の第２導電形不純物分布と略同一である半導体装置。
  6. 前記第１半導体層上に設けられ、前記第１方向において前記第２半導体層から離間して配置された第２導電形の第３半導体層をさらに備え、
    前記第２境界近傍における前記第２方向の第２導電形不純物分布は、前記第１半導体層と前記第３半導体層の間の第３境界近傍における前記第２方向の第２導電形不純物分布と略同一である請求項５記載の半導体装置。
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