CN114203829B - 一种frd结构及其制作方法和应用 - Google Patents
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Abstract
本申请提供了一种FRD结构及其制作方法和应用。其中，FRD结构包括衬底和覆于衬底的终端环形场氧化层，终端环形场氧化层沿衬底的周缘环形设置，终端环形场氧化层围成对应于衬底的中间位置的源区；FRD结构还包括P‑阱区和多个P+阱区，P‑阱区覆于衬底且位于源区，多个P+阱区均覆于P‑阱区且均嵌入P‑阱区，多个P+阱区相互间隔，以形成至少一个泄放通道，泄放通道相对的两端均与终端环形场氧化层衔接；泄放通道用于引导FRD结构的雪崩电流至源区的中间位置。本申请中，雪崩电流主要通过泄放通道流向源区的中间位置，使得雪崩电流不会集中在芯片的边沿，从而增大了芯片的散热面积，不易形成热量积聚和局部热点，进而能够有效地提升FRD结构的雪崩耐量和可靠性。
Description
【技术领域】
本申请涉及电力电子器件技术领域，尤其涉及一种FRD结构及其制作方法和应用。
【背景技术】
FRD(Fast Recovery Diode，快恢复二极管)是一种具有开关特性好和反向恢复时间短等优势的半导体二极管，其主要应用于开关电源、PWM(Pulse Width Modulation，脉冲宽度调制)脉宽调制器和变频器等电子电路，并且作为高频整流二极管、续流二极管或阻尼二极管使用。FRD的内部结构与普通的PN结二极管不同，其属于PIN结二极管，即在P型硅材料与N型硅材料之间增加了基区I，构成了PIN硅片；其中，由于基区I较薄，所以FRD的反向恢复电荷较小，反向恢复时间较短，正向压降较低，反向击穿电压(耐压值)较高。
相关技术中，FRD通常包括相互堆叠的低浓度P-阱区和高浓度P+阱区，以保证FRD的阳极区的欧姆接触。FRD在反向雪崩时，雪崩电流(即雪崩时的空穴电流)会被低浓度P-阱区和高浓度P+阱区共同构成的P+/P-结阻挡，使得雪崩电流难以到达芯片中央(或到达芯片中央的雪崩电流极少)，这是因为P+/P-结内电场的方向由高浓度P+阱区指向低浓度P-阱区，而雪崩电流主要是空穴电流，从而阻碍了雪崩电流自低浓度P-阱区向高浓度P+阱区的流动，使得大部分雪崩电流被高浓度P+阱区反射，即大部分雪崩电流无法通过P+/P-结；此时，雪崩电流会集中在芯片边沿，从而导致芯片的散热面积减小，容易形成热量积聚和局部热点，严重时还会烧毁芯片，这就说明现有FRD的雪崩耐量较低。
因此，有必要对上述FRD的结构进行改进。
【发明内容】
本申请提供了一种FRD结构及其制作方法和应用，旨在解决相关技术中FRD的雪崩耐量较低的问题。
为了解决上述技术问题，本申请实施例第一方面提供了一种FRD结构，包括衬底和覆于所述衬底的终端环形场氧化层，所述终端环形场氧化层沿所述衬底的周缘环形设置，所述终端环形场氧化层围成对应于所述衬底的中间位置的源区；
所述FRD结构还包括P-阱区和多个P+阱区，所述P-阱区覆于所述衬底且位于所述源区，所述多个P+阱区均覆于所述P-阱区且均嵌入所述P-阱区，所述多个P+阱区相互间隔，以形成至少一个泄放通道，所述泄放通道相对的两端均与所述终端环形场氧化层衔接；其中，所述泄放通道用于引导所述FRD结构的雪崩电流至所述源区的中间位置。
本申请实施例第二方面提供了一种FRD结构的制作方法，用于制作本申请实施例第一方面所述的FRD结构；所述FRD结构的制作方法包括：
在所述衬底上形成所述终端环形场氧化层；
以所述终端环形场氧化层作为掩膜，在所述衬底上位于所述源区的位置形成所述P-阱区；
在所述P-阱区上形成所述多个P+阱区。
本申请实施例第三方面提供了一种如本申请实施例第一方面所述的FRD结构在开关电源、PWM脉宽调制器和变频器中的应用。
从上述描述可知，与相关技术相比，本申请的有益效果在于：
在P-阱区远离衬底的一侧嵌设多个P+阱区，并设置多个P+阱区相互间隔，以形成至少一个用于引导FRD结构的雪崩电流至源区的中间位置的泄放通道，且泄放通道相对的两端均与终端环形场氧化层衔接。在实际应用中，由于泄放通道是由多个P+阱区相互间隔形成的，所以泄放通道处仅存在P-阱区，即掺杂浓度低，杂质离子少，那么FRD结构关断后，雪崩电流向源区的中间位置流动的过程中，受到的杂质散射小，使得雪崩电流更容易到达源区的中间位置；又由于P+阱区处，不仅存在P+阱区本身，还存在位于底层的P-阱区，即掺杂浓度高，杂质离子多，那么FRD结构关断后，雪崩电流向源区的中间位置流动的过程中，受到的杂质散射大，使得雪崩电流难以到达源区的中间位置。由此可见，雪崩电流主要通过泄放通道流向源区的中间位置，使得雪崩电流不会集中在芯片的边沿，从而增大了芯片的散热面积，不易形成热量积聚和局部热点，进而能够有效地提升FRD结构的雪崩耐量和可靠性。
【附图说明】
为了更清楚地说明相关技术或本申请实施例中的技术方案，下面将对相关技术或本申请实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，而并非是全部实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有FRD的结构示意图；
图2为本申请实施例提供的FRD结构于俯视视角下的结构示意图；
图3为本申请实施例提供的FRD结构沿图2中A-A方向的剖面示意图；
图4为本申请实施例提供的FRD结构沿图2中A-A方向切割的截面处雪崩电流的流动示意图；
图5为本申请实施例提供的FRD结构沿图2中B-B方向的剖面示意图；
图6为本申请实施例提供的FRD结构沿图2中B-B方向切割的截面处雪崩电流的流动示意图；
图7为本申请实施例提供的FRD结构的雪崩电流的流动示意图；
图8为本申请实施例提供的FRD结构的制作方法的主要流程示意图；
图9为本申请实施例提供的图8中步骤801的流程示意图；
图10为本申请实施例提供的图8中步骤802的流程示意图；
图11为本申请实施例提供的图8中步骤803的流程示意图。
【具体实施方式】
为了使本申请的目的、技术方案以及优点更加的明显和易懂，下面将结合本申请实施例以及相应的附图，对本申请进行清楚、完整地描述，其中，自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。应当理解的是，下面所描述的本申请的各个实施例仅仅用以解释本申请，并不用于限定本申请，也即基于本申请的各个实施例，本领域的普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，下面所描述的本申请的各个实施例中所涉及的技术特征只要彼此之间未构成冲突就可以相互组合。
在相关技术中，FRD通常包括相互堆叠的低浓度P-阱区和高浓度P+阱区，以保证FRD的阳极区的欧姆接触。FRD在反向雪崩时，雪崩电流会被低浓度P-阱区和高浓度P+阱区阻挡，使得雪崩电流难以到达芯片中央(或到达芯片中央的雪崩电流极少)，此时，雪崩电流会集中在芯片边沿，从而导致芯片的散热面积减小，容易形成热量积聚和局部热点，严重时还会烧毁芯片，这就说明现有FRD的雪崩耐量较低。为此，本申请实施例提供了一种FRD结构，该FRD结构可以应用于但不限于开关电源、PWM脉宽调制器和变频器。
在对本申请实施例提供的FRD结构进行详细地阐述之前，先对现有FRD进行简要地了解。请参阅图1，图1为现有FRD的结构示意图；其中，1′为阴极区金属，2′为N+衬底，3′为N-外延层，4′为低浓度P-阱区，5′为高浓度P+阱区，6′为场氧化层，7′为阳极区金属。现有FRD在反向雪崩时，雪崩电流会被低浓度P-阱区4′和高浓度P+阱区5′共同构成的P+/P-结阻挡，使得雪崩电流难以到达芯片中央(或到达芯片中央的雪崩电流极少)，这是因为P+/P-结内电场的方向由高浓度P+阱区指向低浓度P-阱区，而雪崩电流主要是空穴电流，从而阻碍了雪崩电流自低浓度P-阱区向高浓度P+阱区的流动，使得大部分雪崩电流被高浓度P+阱区反射，即大部分雪崩电流无法通过P+/P-结；此时，雪崩电流会集中在芯片边沿，从而导致芯片的散热面积减小，容易形成热量积聚和局部热点，严重时还会烧毁芯片。由此可见，就现有FRD的现有结构而言，其雪崩耐量确实较低。
请参阅图2和图3，图2为本申请实施例提供的FRD结构于俯视视角下的结构示意图，图3为本申请实施例提供的FRD结构沿图2中A-A方向的剖面示意图。从图2和图3中可以看出，本申请实施例提供的FRD结构包括衬底0和覆于衬底0的终端环形场氧化层2；其中，终端环形场氧化层2沿衬底0的周缘环形设置，终端环形场氧化层2围成对应于衬底0的中间位置的源区21。此处，有必要进行说明，源区21之外的区域称为终端区，该终端区至少涵盖终端环形场氧化层2。
进一步地，本申请实施例提供的FRD结构还包括P-阱区3和多个P+阱区4；其中，P-阱区3的掺杂浓度小于P+阱区4的掺杂浓度，P-阱区3覆于衬底0且位于源区21，多个P+阱区4均覆于P-阱区3且均嵌入P-阱区3，多个P+阱区4相互间隔，以形成至少一个泄放通道5，且泄放通道5相对的两端均与终端环形场氧化层2衔接。具体地，由多个P+阱区4相互间隔所形成的至少一个泄放通道5用于引导FRD结构的雪崩电流至源区21的中间位置。此处，有必要进行说明，终端环形场氧化层2所围成的与源区21相应的空间可以作为离子注入窗口，即在制作FRD结构的过程中，通过离子注入窗口进行离子注入，以形成P-阱区3。
在实际应用中，由于泄放通道5是由多个P+阱区4相互间隔形成的，所以泄放通道5处仅存在P-阱区3，即掺杂浓度低，杂质离子少，那么FRD结构关断后，雪崩电流向源区21的中间位置流动的过程中，受到的杂质散射小，使得雪崩电流更容易到达源区21的中间位置。又由于P+阱区4处，不仅存在P+阱区4本身，还存在位于底层的P-阱区3，即P+阱区4处掺杂浓度高，杂质离子多，那么FRD结构关断后，雪崩电流向源区21的中间位置流动的过程中，P+阱区4处受到的杂质散射大，使得雪崩电流难以到达源区21的中间位置。
可以理解，P+阱区4与P-阱区3相互叠加的设置，能够增大FRD结构由小电流转换至大电流的灵活性，增大FRD结构的正向浪涌电流的大小，增大FRD结构的安全工作区，同时也能够在一定程度上起到阻挡FRD结构的反向恢复电流的作用，使得FRD结构的软度因子得到提升。而且，由于多个P+阱区4相互间隔，所以并非是P-阱区3远离衬底0的整个一侧均覆有P+阱区4，即P-阱区3远离衬底0的一侧的面积大于所有P+阱区4靠近衬底0的一侧的面积之和，这就说明本申请能够减少P+阱区4的面积，从而减小了FRD结构的反向恢复峰值电流，进而降低了FRD结构的功耗。
由上可见，雪崩电流主要通过泄放通道5流向源区21的中间位置，使得雪崩电流不会集中在芯片的边沿，从而增大了芯片的散热面积，不易形成热量积聚和局部热点，进而能够有效地提升FRD结构的雪崩耐量和可靠性。
作为一种实施方式，仍然参阅图2，多个P+阱区4可以呈矩形阵列分布，此时泄放通道5包括第一通道51和第二通道52。具体地，在衬底0的长度方向x上，任意相邻的两排P+阱区4间隔形成第一通道51，且第一通道51沿衬底0的长度方向x延伸；在衬底0的宽度方向y上，任意相邻的两排P+阱区4间隔形成第二通道52，且第二通道52沿衬底0的宽度方向y延伸。此处，有必要进行说明，多个P+阱区4向P-阱区3的正投影的形状可以均包括但不限于矩形、三角形、圆形、椭圆形、梯形、菱形和多边形，或者也可以为多种形状的组合。
对于该实施方式，P-阱区3与第一通道51相对应的部分可以称为第一阱区，P-阱区3与第二通道52相对应的部分可以称为第二阱区，任意一个P+阱区4与相应部分的P-阱区3的组合可以称为混合阱区。可以理解，由于第一阱区与第一通道51相对应，第二阱区与第二通道52相对应，以及泄放通道5(即第一通道51和第二通道52)相对的两端均与终端环形场氧化层2衔接，所以第一阱区和第二阱区相对的两端也均与终端环形场氧化层2衔接。此外，第一阱区和第二阱区的数量与沿衬底0的长度方向x/宽度方向y的混合阱区的排数正相关，而第一阱区和第二阱区的数量可以根据实际应用场景进行调整，使其在FRD结构的正向导通压降、反向恢复峰值电流和软度因子之间折中。
对于该实施方式，请结合图3和图4；其中，图4为本申请实施例提供的FRD结构沿图2中A-A方向切割的截面处雪崩电流的流动示意图，且图4中箭头Q表征雪崩电流，箭头Q的方向表征雪崩电流的流动方向，箭头Q的粗细表征雪崩电流的大小(或雪崩电流的电流密度的大小)，箭头Q的长短表征雪崩电流的流动距离的远近。从图3和图4中可以看出，FRD结构关断后，雪崩电流向源区21的中间位置流动的过程中，如果雪崩电流的流动路径经由混合阱区，那么便会受到较大的杂质散射，或者是说，受到混合阱区的阻挡，此时雪崩电流难以到达源区21的中间位置。
对于该实施方式，请再结合图5和图6，图5为本申请实施例提供的FRD结构沿图2中B-B方向的剖面示意图，图6为本申请实施例提供的FRD结构沿图2中B-B方向切割的截面处雪崩电流的流动示意图；其中，图6中箭头Q表征雪崩电流，箭头Q的方向表征雪崩电流的流动方向，箭头Q的粗细表征雪崩电流的大小(或雪崩电流的电流密度的大小)，箭头Q的长短表征雪崩电流的流动距离的远近。从图5和图6中可以看出，FRD结构关断后，雪崩电流向源区21的中间位置流动的过程中，如果雪崩电流的流动路径未经由混合阱区，那么便会受到较小的杂质散射，或者是说，不会受到混合阱区的阻挡，此时雪崩电流更容易到达源区21的中间位置，同时也说明雪崩电流主要通过第一阱区和第二阱区流向源区21的中间位置，这与前文所提到的“雪崩电流主要通过泄放通道5流向源区21的中间位置”是一致的。
此外，请进一步参阅图7，图7为本申请实施例提供的FRD结构的雪崩电流的流动示意图；其中，箭头Q表征雪崩电流，箭头Q的方向表征雪崩电流的流动方向，箭头Q的粗细表征雪崩电流的大小(或雪崩电流的电流密度的大小)，箭头Q的长短表征雪崩电流的流动距离的远近。从图7中可以更加直观地看出本实施方式对于FRD结构的上述说明，即“FRD结构关断后，雪崩电流向源区21的中间位置流动的过程中，如果雪崩电流的流动路径经由混合阱区，那么便会受到较大的杂质散射，或者是说，受到混合阱区的阻挡，此时雪崩电流难以到达源区21的中间位置；如果雪崩电流的流动路径未经由混合阱区，那么便会受到较小的杂质散射，或者是说，不会受到混合阱区的阻挡，此时雪崩电流更容易到达源区21的中间位置”。
应当理解的是，上述实施方式仅作为本申请实施例的优选实现，并非是本申请实施例对由多个P+阱区4的分布形成泄放通道5的形式的唯一限定；对此，本领域技术人员可以在本申请实施例的基础上，根据实际应用场景进行灵活设定。比如，在其他实施方式中，多个P+阱区4可以呈圆形阵列分布、三角形阵列分布和多边形阵列分布等，或者，还可以沿预设路径阵列分布，本申请实施例在此不再一一列举。
在一些实施例中，仍然参阅图3和图5，衬底0可以包括N+衬底1和N-外延层6，N-外延层6覆于N+衬底1，且位于N+衬底1与P-阱区3、终端环形场氧化层2之间。
对于该实施例，当衬底0包括N+衬底1和N-外延层6时，N-外延层6位于N+衬底1与P-阱区3、终端环形场氧化层2之间，那么P-阱区3和终端环形场氧化层2实际上是覆于N-外延层6的，且P-阱区3嵌入N-外延层6。
作为一种实施方式，仍然参阅图3和图5，N-外延层6可以包括第一外延层61和第二外延层62；其中，第一外延层61和第二外延层62沿N+衬底1指向P-阱区3的方向依次层叠设置。此时，P-阱区3和终端环形场氧化层2覆于第二外延层62，且P-阱区3嵌入第二外延层62。
对于该实施方式，N-外延层6为双层结构，即包括第一外延层61和第二外延层62。此时，N+衬底1为高浓度的N型掺杂区，第一外延层61为较低浓度的N型掺杂区，第二外延层62为更低浓度的N型掺杂区，即N+衬底1、第一外延层61和第二外延层62的掺杂浓度依次降低。基于此，第一外延层61的电阻率便小于第二外延层62的电阻率，第一外延层61的厚度便小于第二外延层62的厚度。
此处，有必要进行说明，N-外延层6采用双层结构，能够在相同的芯片面积下减小FRD结构的正向导通压降，这将会有利于减小芯片的面积，降低温升，同时还能够改善FRD结构的软度因子，增强FRD结构的可靠性。
应当理解的是，上述实施方式仅作为本申请实施例的优选实现，并非是本申请实施例对N-外延层6的具体构成的唯一限定；对此，本领域技术人员可以在本申请实施例的基础上，根据实际应用场景进行灵活设定。
在一些实施例中，仍然参阅图3和图5，本申请实施例提供的FRD结构还可以包括多个场限环7，多个场限环7均位于第二外延层62内，且均覆于终端环形场氧化层2的内表面。
对于该实施例，终端环形场氧化层2还可以围成分别对应于多个场限环7的多个场限环区，以使终端环形场氧化层2所围成的与多个场限环区相应的空间作为离子注入窗口，即在制作FRD结构的过程中，通过这些离子注入窗口进行离子注入，以形成多个场限环7。
在一些实施例中，仍然参阅图3和图5，本申请实施例提供的FRD结构还可以包括阳极金属9和阴极金属8；其中，阴极金属8覆于N+衬底1远离P-阱区3的一侧，阳极金属9覆于终端环形场氧化层2、P-阱区3和多个P+阱区4远离N+衬底1的一侧。
综合前文所述，本申请实施例提供的FRD结构包括多个结构，比如N+衬底1、N-外延层6、终端环形场氧化层2、P-阱区3、多个P+阱区4和多个场限环7等。但是，本申请实施例提供的FRD结构实际上还可以包括本领域内FRD中常见的其他结构，比如截止环、介质层和接触孔等，本申请实施例在此不再一一列举。
请进一步参阅图8，图8为本申请实施例提供的FRD结构的制作方法的主要流程示意图。
如图8所示，本申请实施例还提供了一种FRD结构的制作方法，用于制作本申请实施例提供的FRD结构；该FRD结构的制作方法包括如下步骤801至803。
步骤801、在衬底上形成终端环形场氧化层。
在本申请实施例中，需要先在衬底0上形成终端环形场氧化层2。具体地，可以通过场氧化工艺、光刻工艺和蚀刻工艺等加工工艺，在衬底0上形成终端环形场氧化层2。可以理解，当衬底0包括N+衬底1和N-外延层6(即第一外延层61和第二外延层62)时，N-外延层6位于N+衬底1与终端环形场氧化层2之间，即终端环形场氧化层2实际上是覆于N-外延层6的，更具体地说，终端环形场氧化层2实际上是覆于第二外延层62的。因此，在步骤801之前还可以包括：在N+衬底1上形成N-外延层6，即形成第一外延层61和第二外延层62。基于此，先在N+衬底1上形成第一外延层61和第二外延层62，再在第二外延层62上形成终端环形场氧化层2。
作为一种实施方式，请进一步参阅图9，图9为本申请实施例提供的图8中步骤801的流程示意图。从图9中可以看出，步骤801可以包括如下步骤8011至8012。
步骤8011、在第二外延层上形成场氧化层。
在本实施方式中，于衬底0上形成终端环形场氧化层2时，需要先在第二外延层62上形成场氧化层；其中，场氧化层完全覆盖第二外延层62，即场氧化层的大小与第二外延层62相适应。
步骤8012、对场氧化层进行蚀刻，形成终端环形场氧化层，使得终端环形场氧化层所围成的与源区和多个场限环区相应的空间作为第一离子注入窗口。
在本实施方式中，在第二外延层62上形成场氧化层后，还需要通过光刻工艺和蚀刻工艺，对场氧化层进行蚀刻，使得场氧化层沿第二外延层62的周缘环形设置，此时的场氧化层便为终端环形场氧化层2(实际上，是将场氧化层在源区21相应的部分蚀刻掉，即将场氧化层与第二外延层62的中间位置对应的部分蚀刻掉，以及将场氧化层在多个场限环区相应的部分蚀刻掉)。其中，终端环形场氧化层2所围成的与源区21和多个场限环区相应的空间作为第一离子注入窗口，以便于后续进行P-阱区3和多个场限环7的离子注入。而且，由于第一离子注入窗口既与源区21相对应，也与多个场限环区相对应，所述第一离子注入窗口应当包括多个。
应当理解的是，上述实施方式仅作为本申请实施例的优选实现，并非是本申请实施例对步骤801的具体流程的唯一限定；对此，本领域技术人员可以在本申请实施例的基础上，根据实际应用场景进行灵活设定。
步骤802、以终端环形场氧化层作为掩膜，在衬底上位于源区的位置形成P-阱区。
在本申请实施例中，于衬底0上形成终端环形场氧化层2后，还需要通过离子注入工艺，以终端环形场氧化层2作为掩膜，在衬底0上位于源区21的位置形成P-阱区3。可以理解，当衬底0包括N+衬底1和N-外延层6(即第一外延层61和第二外延层62)时，N-外延层6位于N+衬底1与P-阱区3之间，即P-阱区3实际上是覆于N-外延层6的，更具体地说，P-阱区3实际上是覆于第二外延层62的。因此，先在N+衬底1上形成第一外延层61和第二外延层62，以及在第二外延层62上形成终端环形场氧化层2，再在第二外延层62上位于源区21的位置形成P-阱区3；其中，在第二外延层62上形成终端环形场氧化层2后，由终端环形场氧化层2围成对应于第二外延层62的中间位置的源区21。
作为一种实施方式，请进一步参阅图10，图10为本申请实施例提供的图8中步骤802的流程示意图。从图10中可以看出，步骤802可以包括如下步骤8021至8022。
步骤8021、以终端环形场氧化层作为掩膜，通过第一离子注入窗口进行离子注入，形成P-阱区和多个场限环。
在本实施方式中，以终端环形场氧化层2作为掩膜，在第二外延层62上位于源区21的位置形成P-阱区3时，需要先通过离子注入工艺，以终端环形场氧化层2作为掩膜，经由第一离子注入窗口进行离子注入，从而形成P-阱区3和多个场限环7。
步骤8022、对P-阱区和多个场限环进行扩散。
在本实施方式中，形成P-阱区3和多个场限环7后，还需要对P-阱区3和多个场限环7进行扩散。
应当理解的是，上述实施方式仅作为本申请实施例的优选实现，并非是本申请实施例对步骤802的具体流程的唯一限定；对此，本领域技术人员可以在本申请实施例的基础上，根据实际应用场景进行灵活设定。
步骤803、在P-阱区上形成多个P+阱区。
在本申请实施例中，于衬底0上位于源区21的位置形成P-阱区3后，即于第二外延层62上位于源区21的位置形成P-阱区3后，还需要在P-阱区3上形成多个P+阱区4，以使多个P+阱区4相互间隔形成至少一个用于引导FRD结构的雪崩电流至源区21的中间位置的泄放通道5。
作为一种实施方式，请进一步参阅图11，图11为本申请实施例提供的图8中步骤803的流程示意图。从图11中可以看出，步骤803可以包括如下步骤8031至8033。
步骤8031、在P-阱区上进行P+阱区的光刻，使得光刻胶覆盖于第一通道对应的P-阱区、第二通道对应的P-阱区和终端区，形成分别与多个P+阱区的形成位置对应的多个第二离子注入窗口。
在本实施方式中，于P-阱区3上形成多个P+阱区4时，需要先通过光刻工艺，在P-阱区3上进行P+阱区的光刻，使得光刻胶覆盖于第一通道51对应的P-阱区3、与第二通道52对应的P-阱区3和终端区，即覆盖第一阱区、第二阱区和源区21以外的区域，形成分别与多个P+阱区4的形成位置(即混合阱区的位置)对应的多个第二离子注入窗口。其中，覆盖第一阱区的光刻胶、覆盖第二阱区的光刻胶和覆盖终端区的光刻胶相互围合形成多个第二离子注入窗口。
步骤8032、以光刻胶作为掩膜，通过多个第二离子注入窗口进行离子注入，形成多个P+阱区。
在本实施方式中，于P-阱区3上进行P+阱区的光刻后，还需要通过离子注入工艺，以光刻胶作为掩膜，经由多个第二离子注入窗口进行离子注入，从而形成多个P+阱区4。
步骤8033、对多个P+阱区进行扩散。
在本实施方式中，形成多个P+阱区4后，还需要对多个P+阱区4进行扩散。
应当理解的是，上述实施方式仅作为本申请实施例的优选实现，并非是本申请实施例对步骤803的具体流程的唯一限定；对此，本领域技术人员可以在本申请实施例的基础上，根据实际应用场景进行灵活设定。
综合前文所述，本申请实施例提供的FRD结构的制作方法通过步骤801至803制作出了本申请实施例提供的FRD结构，使得该FRD结构具有N+衬底1、N-外延层6、终端环形场氧化层2、P-阱区3、多个P+阱区4和多个场限环7等结构。但是，前文也提到，该FRD结构还具有阳极金属9和阴极金属8，以及本领域内FRD中常见的其他结构，比如截止环、介质层和接触孔等，那么本申请实施例提供的FRD结构的制作方法便可以包括除步骤801至803外的其他步骤，比如制作阳极金属9和阴极金属8的步骤，以及制作截止环的步骤和制作介质层的步骤等。
为了更加清楚地理解本申请实施例提供的FRD结构的制作方法，下面通过一个具体的实例对该FRD结构的制作方法进行详细地阐述，该实例如下：
a、制作N-外延层6：N-外延层6包括第一外延层61和第二外延层62，且第一外延层61和第二外延层62沿N+衬底1指向P-阱区3的方向依次层叠设置；N+衬底1为高浓度的N型掺杂区，第一外延层61为较低浓度的N型掺杂区，第二外延层62为更低浓度的N型掺杂区，即N+衬底1、第一外延层61和第二外延层62的掺杂浓度依次降低；第一外延层61的电阻率便小于第二外延层62的电阻率，第一外延层61的厚度便小于第二外延层62的厚度；
b、制作场氧化层：场氧化层覆于第二外延层62远离N+衬底1的一侧，场氧化层的厚度为10000-25000A，场氧化工艺的温度为900-1050℃；
c、源区21和场限环7的光刻与刻蚀：使得场氧化层被蚀刻，形成终端环形场氧化层2，且终端环形场氧化层2沿第二外延层62的周缘环形设置，终端环形场氧化层2围成对应于第二外延层62的中间位置的源区21和对应于多个场限环7的多个场限环区；其中，终端环形场氧化层2所围成的与源区21和多个场限环区相应的空间作为第一离子注入窗口；
d、源区21和场限环7的离子注入：以终端环形场氧化层2作为掩膜，通过第一离子注入窗口进行硼离子的注入，形成P-阱区和多个场限环7，且硼离子的注入剂量为1E13-1E14cm-2，注入能量为50-100Kev；
e、源区21和场限环7的扩散：对P-阱区和多个场限环进行扩散，扩散的温度为1100-1175℃，扩散的时间为90-500min；
f、截止环的光刻、刻蚀、离子注入与扩散：将预置的截止环注入窗口打开，进行砷离子的注入，形成截止环后再进行扩散，且砷离子的注入剂量为1E15—1E16cm-2，注入能量为120-200Kev，扩散的温度为850-1050℃，扩散的时间为30-150min；
g、制作介质层：通过化学气相淀积工艺，淀积介质层PSG(掺杂了磷的二氧化硅)，厚度为10000-20000A，且介质层也可以为USG(无掺杂的二氧化硅)与PSG的复合层；
h、P+阱区的光刻、离子注入与扩散：在源区21进行P+阱区的光刻，即在P-阱区3上进行P+阱区的光刻，光刻完成后光刻胶覆盖于第一通道51对应的P-阱区3、第二通道52对应的P-阱区3和终端区，即覆盖第一阱区、第二阱区和源区21以外的区域，形成分别与多个P+阱区4的形成位置(即混合阱区的位置)对应的多个第二离子注入窗口，之后，以光刻胶作为掩膜，通过多个第二离子注入窗口进行硼离子的注入，形成多个P+阱区4后再进行扩散，且硼离子的注入剂量为1E14-1E15cm-2，注入能量为50-100Kev，扩散的温度为850-950℃，扩散的时间为30-100min；
i、寿命控制：进行Pt掺杂与退火，且退火的温度为800-1100℃；
j、制作阳极金属9：溅射金属，并进行所溅金属的光刻与刻蚀，形成阳极金属9，且阳极金属9的厚度为2-5μm；
k、制作钝化层：通过化学气相淀积工艺，淀积氮化硅，并进行氮化硅的光刻与刻蚀，形成钝化层，且氮化硅的厚度为5000-10000A；
l、N+衬底1远离P-阱区3的一侧的减薄：对N+衬底1远离P-阱区3的一侧进行离子注入和退火激活；
m、制作阴极金属8：通过金属蒸发工艺，在N+衬底1远离P-阱区3的一侧蒸发淀积钛/镍/银，形成阴极金属8，且钛的厚度为500-2000A，镍的厚度为1000-4000A，银的厚度为5000-20000A；
n、至此，便完成了FRD结构的制作。
需要说明的是，本申请内容中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于方法类实施例而言，由于其与产品类实施例相似，所以描述的比较简单，相关之处参见产品类实施例的部分说明即可。
还需要说明的是，在本申请内容中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请内容。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本申请内容中所定义的一般原理可以在不脱离本申请内容的精神或范围的情况下，在其它实施例中实现。因此，本申请内容将不会被限制于本申请内容所示的这些实施例，而是要符合与本申请内容所公开的原理和新颖特点相一致的最宽的范围。
Claims (9)
1.一种FRD结构，包括衬底和覆于所述衬底的终端环形场氧化层，所述终端环形场氧化层沿所述衬底的周缘环形设置，所述终端环形场氧化层围成对应于所述衬底的中间位置的源区；其特征在于，所述FRD结构还包括P-阱区和多个P+阱区，所述P-阱区覆于所述衬底且位于所述源区，所述多个P+阱区均覆于所述P-阱区且均嵌入所述P-阱区，所述多个P+阱区相互间隔，以形成至少一个泄放通道，所述泄放通道相对的两端均与所述终端环形场氧化层衔接，所述泄放通道用于引导所述FRD结构的雪崩电流至所述源区的中间位置；
所述多个P+阱区呈矩形阵列分布，致使所述泄放通道包括第一通道和第二通道；其中，在所述衬底的长度方向上，任意相邻的两排所述P+阱区间隔形成所述第一通道，所述第一通道沿所述衬底的长度方向延伸；在所述衬底的宽度方向上，任意相邻的两排所述P+阱区间隔形成所述第二通道，所述第二通道沿所述衬底的宽度方向延伸。
2.如权利要求1所述的FRD结构，其特征在于，所述衬底包括N+衬底和N-外延层；所述N-外延层覆于所述N+衬底，且位于所述N+衬底与所述P-阱区、所述终端环形场氧化层之间；其中，所述P-阱区覆于所述N-外延层，且嵌入所述N-外延层。
3.如权利要求2所述的FRD结构，其特征在于，所述N-外延层包括第一外延层和第二外延层，所述第一外延层和所述第二外延层沿所述N+衬底指向所述P-阱区的方向依次层叠设置，所述P-阱区覆于所述第二外延层，且嵌入所述第二外延层；其中，所述第一外延层的电阻率小于所述第二外延层的电阻率，所述第一外延层的厚度小于所述第二外延层的厚度。
4.如权利要求3所述的FRD结构，其特征在于，还包括多个场限环，所述多个场限环均位于所述第二外延层内，且均覆于所述终端环形场氧化层的内表面；其中，所述终端环形场氧化层还围成分别对应于所述多个场限环的多个场限环区。
5.一种FRD结构的制作方法，用于制作所述FRD结构；所述FRD结构包括衬底和覆于所述衬底的终端环形场氧化层，所述终端环形场氧化层沿所述衬底的周缘环形设置，所述终端环形场氧化层围成对应于所述衬底的中间位置的源区；其特征在于，所述FRD结构还包括P-阱区和多个P+阱区，所述P-阱区覆于所述衬底且位于所述源区，所述多个P+阱区均覆于所述P-阱区且均嵌入所述P-阱区，所述多个P+阱区相互间隔，以形成至少一个泄放通道，所述泄放通道相对的两端均与所述终端环形场氧化层衔接，所述泄放通道用于引导所述FRD结构的雪崩电流至所述源区的中间位置；
所述多个P+阱区呈矩形阵列分布，致使所述泄放通道包括第一通道和第二通道；其中，在所述衬底的长度方向上，任意相邻的两排所述P+阱区间隔形成所述第一通道，所述第一通道沿所述衬底的长度方向；在所述衬底的宽度方向上，任意相邻的两排所述P+阱区间隔形成所述第二通道，所述第二通道沿所述衬底的宽度方向；
所述FRD结构的制作方法包括：
在所述衬底上形成所述终端环形场氧化层；
以所述终端环形场氧化层作为掩膜，在所述衬底上位于所述源区的位置形成所述P-阱区；
在所述P-阱区上形成所述多个P+阱区。
6.如权利要求5所述的FRD结构的制作方法，其特征在于，所述衬底包括N+衬底和N-外延层；所述N-外延层覆于所述N+衬底，且位于所述N+衬底与所述P-阱区、所述终端环形场氧化层之间；其中，所述P-阱区覆于所述N-外延层，且嵌入所述N-外延层；
所述N-外延层包括第一外延层和第二外延层，所述第一外延层和所述第二外延层沿所述N+衬底指向所述P-阱区的方向依次层叠设置，所述P-阱区覆于所述第二外延层，且嵌入所述第二外延层；其中，所述第一外延层的电阻率小于所述第二外延层的电阻率，所述第一外延层的厚度小于所述第二外延层的厚度；
所述在所述衬底上形成所述终端环形场氧化层之前还包括：
在所述N+衬底上形成所述第一外延层和所述第二外延层。
7.如权利要求6所述的FRD结构的制作方法，其特征在于，所述FRD结构还包括多个场限环，所述多个场限环均位于所述第二外延层内，且均覆于所述终端环形场氧化层的内表面；其中，所述终端环形场氧化层还围成分别对应于所述多个场限环的多个场限环区；
所述在所述衬底上形成所述终端环形场氧化层包括：
在所述第二外延层上形成场氧化层；
对所述场氧化层进行蚀刻，形成所述终端环形场氧化层；其中，所述终端环形场氧化层所围成的与所述源区和所述多个场限环区相应的空间作为第一离子注入窗口；
所述以所述终端环形场氧化层作为掩膜，在所述衬底上位于所述源区的位置形成所述P-阱区，包括：
以所述终端环形场氧化层作为掩膜，通过所述第一离子注入窗口进行离子注入，形成所述P-阱区和所述多个场限环；
对所述P-阱区和所述多个场限环进行扩散。
8.如权利要求7所述的FRD结构的制作方法，其特征在于，所述在所述P-阱区上形成所述多个P+阱区包括：
在所述P-阱区上进行所述P+阱区的光刻；其中，光刻胶覆盖于所述第一通道对应的P-阱区、所述第二通道对应的P-阱区和终端区，形成分别与所述多个P+阱区的形成位置对应的多个第二离子注入窗口；所述终端区为所述源区之外的区域，且所述终端区至少涵盖所述终端环形场氧化层；
以所述光刻胶作为掩膜，通过所述多个第二离子注入窗口进行离子注入，形成所述多个P+阱区；
对所述多个P+阱区进行扩散。
9.一种如权利要求1-4任一项所述的FRD结构在开关电源、PWM脉宽调制器和变频器中的应用。
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1172351A (zh) * | 1997-06-13 | 1998-02-04 | 清华大学 | 大功率快速软恢复二极管siod管芯结构 |
| CN103022154A (zh) * | 2012-11-05 | 2013-04-03 | 国网智能电网研究院 | 一种快速恢复二极管及制造方法 |
| WO2016002057A1 (ja) * | 2014-07-03 | 2016-01-07 | 株式会社日立製作所 | 半導体装置、パワーモジュール、電力変換装置、３相モータシステム、自動車、並びに鉄道車両 |
| CN105720107A (zh) * | 2014-12-05 | 2016-06-29 | 国家电网公司 | 一种快恢复二极管及其制造方法 |
| JP2020031098A (ja) * | 2018-08-21 | 2020-02-27 | 株式会社東芝 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1110098C (zh) * | 1999-07-27 | 2003-05-28 | 北京工业大学 | 具有电阻通道的高速高压功率集成器件 |
| JP2009141062A (ja) * | 2007-12-05 | 2009-06-25 | Panasonic Corp | 半導体装置及びその製造方法 |
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- 2021-11-30 CN CN202111444615.XA patent/CN114203829B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1172351A (zh) * | 1997-06-13 | 1998-02-04 | 清华大学 | 大功率快速软恢复二极管siod管芯结构 |
| CN103022154A (zh) * | 2012-11-05 | 2013-04-03 | 国网智能电网研究院 | 一种快速恢复二极管及制造方法 |
| WO2016002057A1 (ja) * | 2014-07-03 | 2016-01-07 | 株式会社日立製作所 | 半導体装置、パワーモジュール、電力変換装置、３相モータシステム、自動車、並びに鉄道車両 |
| CN105720107A (zh) * | 2014-12-05 | 2016-06-29 | 国家电网公司 | 一种快恢复二极管及其制造方法 |
| JP2020031098A (ja) * | 2018-08-21 | 2020-02-27 | 株式会社東芝 | 半導体装置 |
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