JP3551154B2 - 半導体素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、整流機能を有する半導体素子、特に、ショットキ障壁の整流部とＰＮ接合の整流部とが隣接する半導体素子に関する。
【０００２】
【従来の技術】
整流器等に用いられる半導体素子、例えば、スイッチング素子には、高いスイッチング速度、順方向及び逆方向特性が求められる。このような半導体整流素子としては、ＰＮ接合を用いるＰＮ接合ダイオード及びショットキ接合を用いるショットキダイオードが広く使用されている。
【０００３】
ＰＮ接合ダイオードは、逆方向電圧印加時の漏れ電流が少ない、耐圧が高い等、逆方向特性が高い。しかし、ＰＮ接合ダイオードはスイッチング速度が遅く、高速回路での使用には適さない。スイッチング速度を向上させる手段として、金、白金等の重金属を拡散させる方法があるが、スイッチング速度が向上する反面、逆漏れ電流が増大し、また、順方向電圧降下が増大する。
【０００４】
ショットキダイオードはスイッチング速度が速い等、スイッチング特性が高い。しかし、ショットキダイオードは逆方向特性が低く、特に、高圧、大電流の回路に用いる場合には問題がある。例えば、逆方向の過電圧に対する耐性（サージ耐量）が極めて低く、降伏電圧近くの逆電圧が印加されるとショットキ障壁を超えて流れる漏れ電流が急増するため素子の破壊が起こりやすい。
【０００５】
上記したＰＮ接合ダイオード及びショットキダイオードの特性を併せ持つ半導体素子として、特公昭５９−３５１８３号公報等に開示されている半導体素子が知られている。上記開示の半導体素子は、ショットキ障壁の整流部とＰＮ接合の整流部とを隣接して配置した構成を有する。
【０００６】
上記半導体素子は、断面を見た場合に、ショットキ障壁の整流部とＰＮ接合の整流部とが、電極（ショットキ金属）と半導体層の界面近傍に交互に隣接して配置された構造を有する。上記構成によれば、順方向動作時においては、ショットキ障壁を通して電流が流れるため、ショットキダイオードと似た高いスイッチング特性が得られる。また、逆方向動作時においては、ショットキ接合領域はＰＮ接合の形成する空乏層によって埋められ、ショットキ接合領域からの漏れ電流を抑えることができ、従って、良好な逆方向電圧特性（サージ耐量）が得られる。
【０００７】
しかし、上記半導体素子においては、逆方向電圧が印加されたときに、ショットキ接合による整流部分とＰＮ接合による接合部分とが隣接して配置された領域（以下、「整流複合領域」という）の周辺端部において漏れ電流が流れやすい。
【０００８】
漏れ電流を阻止する手段として、整流複合領域の外周に隣接してこれを包囲するように環状のガードリング領域を形成する方法が知られている。ガードリング領域は、ＰＮ接合領域として形成され、電極と接触して設けられる。すなわち、整流複合領域の外周をＰＮ接合で終端し、この終端のＰＮ接合を構成する拡散領域の表面に絶縁膜と電極との境界部分を形成している。整流複合領域を包囲するガードリング領域は、逆方向電圧の印加時にガードリング領域の周囲に広がる空乏層によって周辺端部からの漏れ電流を効果的に阻止する。
【０００９】
【発明が解決しようとする課題】
ガードリング領域を備える構成において、ガードリング領域と電極の端部との位置合わせには、高精度のマスク合わせ技術が必要とされる。このことは、高価なマスクの製造、位置ずれによる不良率の増加等をもたらし生産コストを増大させる。このように、従来のショットキ接合とＰＮ接合とが隣接した構造を有する半導体素子は、低コストに漏れ電流を効果的に阻止可能な構成を有するものではなかった。
【００１０】
上記事情を鑑みて、本発明は、信頼性の高い半導体素子を提供することを目的とする。
また、本発明は、ショットキ障壁とＰＮ接合の整流部分とを隣接して配置した半導体素子において、漏れ電流を効果的に阻止可能な半導体素子を提供することを目的とする。
さらに、本発明は、ショットキ障壁とＰＮ接合の整流部分とを隣接して配置した、低コストな半導体素子を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明に係る半導体素子は、
第１導電形の半導体基体と、
前記半導体基体の表面領域に形成され、前記半導体基体と不純物濃度の異なる第１導電形の第１半導体領域と、
前記第１半導体領域の表面領域に、島状に複数形成され、前記第１半導体領域とＰＮ接合を形成する第２導電形の第２半導体領域と、
前記第１半導体領域上に、前記第２半導体領域の少なくとも一部と接触するように設けられ、前記第１半導体領域とショットキ接合を形成する金属層と、を備え、
前記第２半導体領域は、前記金属層に接触する第２半導体領域と、前記金属層に接触する第２半導体領域に隣接し且つ前記金属層に接触しない第２半導体領域とを有し、
前記金属層に接触する第２半導体領域と、前記金属層に接触しない第２半導体領域とが、互いに実質的に等間隔に配置され、
前記第１半導体領域と、前記金属層に接触する第２半導体領域、及び、前記金属層に接触しない第２半導体領域と、により形成されるＰＮ接合は、逆方向電圧の印加時に実質的に一体化した空乏層を形成する、ことを特徴とする。
【００１２】
また、前記第２半導体領域は、例えば、互いに０．５μｍ〜３μｍの範囲の間隔で形成されている。
【００１３】
上記構成によれば、ショットキ接合とＰＮ接合とが隣接した構成を備え、低順方向電圧降下、低漏れ電流、高サージ耐量等を有する信頼性の高い半導体素子が提供される。
【００１４】
また、第２半導体領域は、第１半導体領域の表面領域の所定領域に均一に形成されている。すなわち、金属層は前記所定領域内であればどこに配置されてもよく、金属層を設ける際の高精度のマスク合わせ等は必要とされない。従って、製造段階における製造コストの低減、マスクの位置ずれによる不良率の低減等が図れる。
【００１５】
【発明の実施の形態】
本発明の実施の形態にかかる半導体素子について、以下図面を参照して説明する。図１は、本実施の形態にかかる半導体素子の断面図を示し、図２は、図１の半導体素子の平面図を示す。以下に示す半導体素子は、ショットキ接合とＰＮ接合とを備えたダイオードとして機能する。
【００１６】
図１に示すように、本実施の形態の半導体素子１は、シリコン単結晶からなるシリコン基板１０に形成されたＮ＋形シリコン層１１及びＮ形シリコン領域１２と、シリコン基板１０の表裏面に設けられたアノード電極１３及びカソード電極１４と、から構成される。
【００１７】
Ｎ＋形シリコン層１１は、シリコン基板１０を構成している。Ｎ＋形シリコン層１１の不純物濃度は、例えば、１．５×１０１９ｃｍ−３程度である。Ｎ形シリコン領域１２は、Ｎ＋形シリコン層１１上にエピタキシャル成長により形成されている。Ｎ形シリコン領域１２は、例えば、１．０×１０１６ｃｍ−３程度の不純物濃度を有する。また、その厚さは、２μｍ〜１５μｍ程度である。このとき、Ｎ形シリコン領域１２の比抵抗は０．５Ωｃｍ〜５Ωｃｍ程度である。
【００１８】
Ｎ形シリコン領域１２の表面には、Ｐ＋形シリコン領域１５が形成されている。Ｐ＋形シリコン領域１５は、その表面を残してＮ形シリコン領域１２に包囲され、Ｎ形シリコン領域１２の表面領域中央の所定領域に、島状に複数形成されている。複数のＰ＋形シリコン領域１５は同一の拡散工程で形成され、例えば、１．０×１０１６ｃｍ−３〜１．０×１０１９ｃｍ−３程度の不純物濃度、及び、例えば、０．５μｍ〜１０μｍ程度の拡散深さを有する。
【００１９】
Ｐ＋形シリコン領域１５は、Ｎ形シリコン領域１２との間にＰＮ接合を形成する。これにより、Ｐ＋形シリコン領域１５とＮ形シリコン領域１２との間にはＰＮ接合による整流部が形成され、半導体素子１はＰＮ接合ダイオードとしての機能を有する。
【００２０】
図２は、図１に示す半導体素子１の平面図を示す。図２に示すように、シリコン基板１０の表面には、円形のＰ＋形シリコン領域１５が、Ｎ形シリコン領域１２の表面領域の中心領域に、複数格子状に実質的に等間隔に露出している。従って、シリコン基板１０の表面は、島状に露出したＰ＋形シリコン領域１５の間に、Ｎ形シリコン領域１２が露出した構成を有する。ここで、実質的に等間隔とは、ほぼ等間隔の意であり、Ｐ＋形シリコン領域１５同士の間隔は、例えば、０．５μｍ〜３μｍ程度である。
【００２１】
図１に戻り、シリコン基板１０の上面には、絶縁膜１６が配置されている。絶縁膜１６は、シリコン酸化膜等から構成され、開口１６ａを備える。また、図２に示すように上面から見た場合に、絶縁膜１６の開口１６ａは、Ｎ形シリコン領域１２及びＰ＋形シリコン領域１５を、内側部分と外側部分とに分け、隣接するＰ＋形シリコン領域１５の間に配置されている。
【００２２】
図１に戻り、絶縁膜１６の上面には、アノード電極１３が設けられている。アノード電極１３は、パラジウム等の金属から構成され、ダイオードとしての半導体素子１のアノード電極として機能する。また、アノード電極１３は、絶縁膜１６の開口１６ａを介して開口１６ａの内側に露出したＮ形シリコン領域１２と接触し、一方、開口１６ａの外側のＰ＋形シリコン領域１５とは接触しないよう配置されている。アノード電極１３はＮ形シリコン領域１２と接触して、Ｎ形シリコン領域１２との間にショットキ接合を形成する。これにより、アノード電極１３とＮ形シリコン領域１２との間にはショットキ接合による整流部が形成され、半導体素子１はショットキダイオードとしての機能を有する。
【００２３】
このように、シリコン基板１０のアノード側の主面には、アノード電極１３と、Ｎ形シリコン領域１２と、Ｐ＋形シリコン領域１５と、によって形成されるショットキ接合とＰＮ接合とが複合して構成された整流複合領域が形成される。整流複合領域では、ＰＮ接合による整流部分とショットキ接合による整流部分とが交互に隣接した構成となっている。上記構成により、ショットキダイオード及びＰＮ接合ダイオードの特性、すなわち、低い順方向電圧降下及び高い逆方向降伏電圧が得られる。
【００２４】
また、Ｐ＋形シリコン領域１５は、Ｎ形シリコン領域１２の表面領域の所定領域に実質的に等間隔に形成され、Ｐ＋形シリコン領域１５同士の間の間隔は、例えば、０．５μｍ〜３μｍ程度である。これにより、半導体素子１に逆方向電圧が印加された場合には、図３に示すように、島状のＰ＋形シリコン領域１５とＮ形半導体領域１２との間のＰＮ接合により形成される空乏層３０は、互いに連結して実質的に一体化し、いわゆる、ピンチオフ状態となる。これにより、Ｎ形シリコン領域１２とアノード電極１３との間に形成されるショットキ障壁にかかる電界強度が低減され、漏れ電流が低減される。
【００２５】
ここで、絶縁膜１６の開口１６ａは、シリコン基板１０の表面上に、Ｐ＋形シリコン領域１５の配置に合わせることなく形成される。すなわち、開口１６ａは、シリコン基板１０のほぼ中央といった具合に、高精度の位置合わせを必要とされずに形成され、例えば、ガードリング等の所定領域に高精度にマスク合わせされて形成されることはない。従って、高価なマスク等を必要とせず、低コストかつ簡便に製造することができる。
【００２６】
シリコン基板１０の下面にはカソード電極１４が設けられ、Ｎ＋形シリコン層１１と低抵抗性接触している。カソード電極１４は、例えば、アルミニウムから構成される。ここで、Ｎ＋形シリコン層１１及びＮ形シリコン領域１２は、ダイオードのカソード領域として機能する。
【００２７】
以上説明したように、本実施の形態の半導体素子１においては、Ｐ＋形シリコン領域１５は、Ｎ形シリコン領域１２の表面領域の所定領域に、島状に実質的に等間隔に形成されている。また、隣接するＰ＋形シリコン領域１５の間隔は、逆方向降伏電圧印加時に、Ｎ形シリコン領域１２とＰ＋形シリコン領域１５とが形成するＰＮ接合から広がる空乏層が実質的に一体化するよう構成されている。従って、漏れ電流が低くかつサージ耐量の高い、信頼性の高い半導体素子１が得られる。
【００２８】
さらに、Ｐ＋形シリコン領域１５は、Ｎ形シリコン領域１２の表面領域の所定領域に均一に形成されているので、アノード電極１３を形成する際に、例えば、Ｎ形シリコン領域１２のアノード電極１３との接触領域の周縁部にガードリング領域等の所定のＰ＋形拡散領域を設け、アノード電極１３をこの所定領域に高精度に位置合わせする等の必要はない。従って、高精度（高価）なマスク等を必要とせず、低コストかつ簡便に上記構成の半導体素子１を製造することができる。
【００２９】
もちろん、上記構成の半導体素子１は、ショットキ障壁の整流部分とＰＮ接合の整流部分とを隣接して配置した素子構造を採用しているので、ショットキダイオードとＰＮ接合ダイオードの双方の利点である、低い順方向電圧降下、及び、高い逆方向耐圧が得られる。
【００３０】
本発明は、上記実施の形態に限られず、種々の変形、応用が可能である。以下、本発明に適用可能な上記実施の形態の変形態様について、説明する。
【００３１】
上記実施の形態では、Ｎ形シリコン領域１２とショットキ接合を形成するアノード電極１３は、パラジウムから構成されるものとしたが、これに限らず、クロム、チタン、モリブデン、タングステン、アルミニウム等、ショットキ金属として機能するものであれば、いかなる金属も可能である。
【００３２】
上記実施の形態では、Ｐ＋形シリコン領域１５をＮ形シリコン領域１２に島状に点在させる構造とした。しかし、Ｐ＋形シリコン領域１５をＮ形シリコン領域１２にストライプ状に形成した構成も可能である。また、逆に、Ｎ形シリコン領域１２が島状に露出する構成も可能である。さらにまた、Ｐ＋形シリコン領域１５の平面形状を、円形ではなく、方形、多角形等としてもよい。
【００３３】
上記実施の形態では、絶縁膜１６の開口１６ａは、隣接するＰ＋形シリコン領域１５の間に配置され、アノード電極１３は開口１６ａの外側のＰ＋形シリコン領域１５とは接触しない配置とした。しかし、図４に示すように、開口１６ａの内周が平面的に見てＰ＋形シリコン領域１５を分割するように配置され、アノード電極１３がＰ＋形シリコン領域１５と一部で重なり、接触する構成であってもよい。
【００３４】
上記実施の形態では、Ｎ形シリコン層１２の表面領域にＰ形の拡散領域を形成する構成とした。しかし、これに限らず、Ｐ形シリコン層上にＮ形の拡散領域を形成する構成であってもよい。
【００３５】
【発明の効果】
以上説明したように、本発明によれば、信頼性の高い半導体素子が提供される。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる半導体素子の断面図である。
【図２】本発明の実施の形態にかかる半導体素子の平面図である。
【図３】逆方向電圧印加時の半導体素子の断面図である。
【図４】他の実施形態を示す図である。
【符号の説明】
１ 半導体素子
１０ シリコン基板
１１ Ｎ＋形シリコン層
１２ Ｎ形シリコン領域
１３ アノード電極
１４ カソード電極
１５ Ｐ＋形シリコン領域
１６ 絶縁膜
１６ａ 開口
３０ 空乏層
【発明の属する技術分野】
本発明は、整流機能を有する半導体素子、特に、ショットキ障壁の整流部とＰＮ接合の整流部とが隣接する半導体素子に関する。
【０００２】
【従来の技術】
整流器等に用いられる半導体素子、例えば、スイッチング素子には、高いスイッチング速度、順方向及び逆方向特性が求められる。このような半導体整流素子としては、ＰＮ接合を用いるＰＮ接合ダイオード及びショットキ接合を用いるショットキダイオードが広く使用されている。
【０００３】
ＰＮ接合ダイオードは、逆方向電圧印加時の漏れ電流が少ない、耐圧が高い等、逆方向特性が高い。しかし、ＰＮ接合ダイオードはスイッチング速度が遅く、高速回路での使用には適さない。スイッチング速度を向上させる手段として、金、白金等の重金属を拡散させる方法があるが、スイッチング速度が向上する反面、逆漏れ電流が増大し、また、順方向電圧降下が増大する。
【０００４】
ショットキダイオードはスイッチング速度が速い等、スイッチング特性が高い。しかし、ショットキダイオードは逆方向特性が低く、特に、高圧、大電流の回路に用いる場合には問題がある。例えば、逆方向の過電圧に対する耐性（サージ耐量）が極めて低く、降伏電圧近くの逆電圧が印加されるとショットキ障壁を超えて流れる漏れ電流が急増するため素子の破壊が起こりやすい。
【０００５】
上記したＰＮ接合ダイオード及びショットキダイオードの特性を併せ持つ半導体素子として、特公昭５９−３５１８３号公報等に開示されている半導体素子が知られている。上記開示の半導体素子は、ショットキ障壁の整流部とＰＮ接合の整流部とを隣接して配置した構成を有する。
【０００６】
上記半導体素子は、断面を見た場合に、ショットキ障壁の整流部とＰＮ接合の整流部とが、電極（ショットキ金属）と半導体層の界面近傍に交互に隣接して配置された構造を有する。上記構成によれば、順方向動作時においては、ショットキ障壁を通して電流が流れるため、ショットキダイオードと似た高いスイッチング特性が得られる。また、逆方向動作時においては、ショットキ接合領域はＰＮ接合の形成する空乏層によって埋められ、ショットキ接合領域からの漏れ電流を抑えることができ、従って、良好な逆方向電圧特性（サージ耐量）が得られる。
【０００７】
しかし、上記半導体素子においては、逆方向電圧が印加されたときに、ショットキ接合による整流部分とＰＮ接合による接合部分とが隣接して配置された領域（以下、「整流複合領域」という）の周辺端部において漏れ電流が流れやすい。
【０００８】
漏れ電流を阻止する手段として、整流複合領域の外周に隣接してこれを包囲するように環状のガードリング領域を形成する方法が知られている。ガードリング領域は、ＰＮ接合領域として形成され、電極と接触して設けられる。すなわち、整流複合領域の外周をＰＮ接合で終端し、この終端のＰＮ接合を構成する拡散領域の表面に絶縁膜と電極との境界部分を形成している。整流複合領域を包囲するガードリング領域は、逆方向電圧の印加時にガードリング領域の周囲に広がる空乏層によって周辺端部からの漏れ電流を効果的に阻止する。
【０００９】
【発明が解決しようとする課題】
ガードリング領域を備える構成において、ガードリング領域と電極の端部との位置合わせには、高精度のマスク合わせ技術が必要とされる。このことは、高価なマスクの製造、位置ずれによる不良率の増加等をもたらし生産コストを増大させる。このように、従来のショットキ接合とＰＮ接合とが隣接した構造を有する半導体素子は、低コストに漏れ電流を効果的に阻止可能な構成を有するものではなかった。
【００１０】
上記事情を鑑みて、本発明は、信頼性の高い半導体素子を提供することを目的とする。
また、本発明は、ショットキ障壁とＰＮ接合の整流部分とを隣接して配置した半導体素子において、漏れ電流を効果的に阻止可能な半導体素子を提供することを目的とする。
さらに、本発明は、ショットキ障壁とＰＮ接合の整流部分とを隣接して配置した、低コストな半導体素子を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明に係る半導体素子は、
第１導電形の半導体基体と、
前記半導体基体の表面領域に形成され、前記半導体基体と不純物濃度の異なる第１導電形の第１半導体領域と、
前記第１半導体領域の表面領域に、島状に複数形成され、前記第１半導体領域とＰＮ接合を形成する第２導電形の第２半導体領域と、
前記第１半導体領域上に、前記第２半導体領域の少なくとも一部と接触するように設けられ、前記第１半導体領域とショットキ接合を形成する金属層と、を備え、
前記第２半導体領域は、前記金属層に接触する第２半導体領域と、前記金属層に接触する第２半導体領域に隣接し且つ前記金属層に接触しない第２半導体領域とを有し、
前記金属層に接触する第２半導体領域と、前記金属層に接触しない第２半導体領域とが、互いに実質的に等間隔に配置され、
前記第１半導体領域と、前記金属層に接触する第２半導体領域、及び、前記金属層に接触しない第２半導体領域と、により形成されるＰＮ接合は、逆方向電圧の印加時に実質的に一体化した空乏層を形成する、ことを特徴とする。
【００１２】
また、前記第２半導体領域は、例えば、互いに０．５μｍ〜３μｍの範囲の間隔で形成されている。
【００１３】
上記構成によれば、ショットキ接合とＰＮ接合とが隣接した構成を備え、低順方向電圧降下、低漏れ電流、高サージ耐量等を有する信頼性の高い半導体素子が提供される。
【００１４】
また、第２半導体領域は、第１半導体領域の表面領域の所定領域に均一に形成されている。すなわち、金属層は前記所定領域内であればどこに配置されてもよく、金属層を設ける際の高精度のマスク合わせ等は必要とされない。従って、製造段階における製造コストの低減、マスクの位置ずれによる不良率の低減等が図れる。
【００１５】
【発明の実施の形態】
本発明の実施の形態にかかる半導体素子について、以下図面を参照して説明する。図１は、本実施の形態にかかる半導体素子の断面図を示し、図２は、図１の半導体素子の平面図を示す。以下に示す半導体素子は、ショットキ接合とＰＮ接合とを備えたダイオードとして機能する。
【００１６】
図１に示すように、本実施の形態の半導体素子１は、シリコン単結晶からなるシリコン基板１０に形成されたＮ＋形シリコン層１１及びＮ形シリコン領域１２と、シリコン基板１０の表裏面に設けられたアノード電極１３及びカソード電極１４と、から構成される。
【００１７】
Ｎ＋形シリコン層１１は、シリコン基板１０を構成している。Ｎ＋形シリコン層１１の不純物濃度は、例えば、１．５×１０１９ｃｍ−３程度である。Ｎ形シリコン領域１２は、Ｎ＋形シリコン層１１上にエピタキシャル成長により形成されている。Ｎ形シリコン領域１２は、例えば、１．０×１０１６ｃｍ−３程度の不純物濃度を有する。また、その厚さは、２μｍ〜１５μｍ程度である。このとき、Ｎ形シリコン領域１２の比抵抗は０．５Ωｃｍ〜５Ωｃｍ程度である。
【００１８】
Ｎ形シリコン領域１２の表面には、Ｐ＋形シリコン領域１５が形成されている。Ｐ＋形シリコン領域１５は、その表面を残してＮ形シリコン領域１２に包囲され、Ｎ形シリコン領域１２の表面領域中央の所定領域に、島状に複数形成されている。複数のＰ＋形シリコン領域１５は同一の拡散工程で形成され、例えば、１．０×１０１６ｃｍ−３〜１．０×１０１９ｃｍ−３程度の不純物濃度、及び、例えば、０．５μｍ〜１０μｍ程度の拡散深さを有する。
【００１９】
Ｐ＋形シリコン領域１５は、Ｎ形シリコン領域１２との間にＰＮ接合を形成する。これにより、Ｐ＋形シリコン領域１５とＮ形シリコン領域１２との間にはＰＮ接合による整流部が形成され、半導体素子１はＰＮ接合ダイオードとしての機能を有する。
【００２０】
図２は、図１に示す半導体素子１の平面図を示す。図２に示すように、シリコン基板１０の表面には、円形のＰ＋形シリコン領域１５が、Ｎ形シリコン領域１２の表面領域の中心領域に、複数格子状に実質的に等間隔に露出している。従って、シリコン基板１０の表面は、島状に露出したＰ＋形シリコン領域１５の間に、Ｎ形シリコン領域１２が露出した構成を有する。ここで、実質的に等間隔とは、ほぼ等間隔の意であり、Ｐ＋形シリコン領域１５同士の間隔は、例えば、０．５μｍ〜３μｍ程度である。
【００２１】
図１に戻り、シリコン基板１０の上面には、絶縁膜１６が配置されている。絶縁膜１６は、シリコン酸化膜等から構成され、開口１６ａを備える。また、図２に示すように上面から見た場合に、絶縁膜１６の開口１６ａは、Ｎ形シリコン領域１２及びＰ＋形シリコン領域１５を、内側部分と外側部分とに分け、隣接するＰ＋形シリコン領域１５の間に配置されている。
【００２２】
図１に戻り、絶縁膜１６の上面には、アノード電極１３が設けられている。アノード電極１３は、パラジウム等の金属から構成され、ダイオードとしての半導体素子１のアノード電極として機能する。また、アノード電極１３は、絶縁膜１６の開口１６ａを介して開口１６ａの内側に露出したＮ形シリコン領域１２と接触し、一方、開口１６ａの外側のＰ＋形シリコン領域１５とは接触しないよう配置されている。アノード電極１３はＮ形シリコン領域１２と接触して、Ｎ形シリコン領域１２との間にショットキ接合を形成する。これにより、アノード電極１３とＮ形シリコン領域１２との間にはショットキ接合による整流部が形成され、半導体素子１はショットキダイオードとしての機能を有する。
【００２３】
このように、シリコン基板１０のアノード側の主面には、アノード電極１３と、Ｎ形シリコン領域１２と、Ｐ＋形シリコン領域１５と、によって形成されるショットキ接合とＰＮ接合とが複合して構成された整流複合領域が形成される。整流複合領域では、ＰＮ接合による整流部分とショットキ接合による整流部分とが交互に隣接した構成となっている。上記構成により、ショットキダイオード及びＰＮ接合ダイオードの特性、すなわち、低い順方向電圧降下及び高い逆方向降伏電圧が得られる。
【００２４】
また、Ｐ＋形シリコン領域１５は、Ｎ形シリコン領域１２の表面領域の所定領域に実質的に等間隔に形成され、Ｐ＋形シリコン領域１５同士の間の間隔は、例えば、０．５μｍ〜３μｍ程度である。これにより、半導体素子１に逆方向電圧が印加された場合には、図３に示すように、島状のＰ＋形シリコン領域１５とＮ形半導体領域１２との間のＰＮ接合により形成される空乏層３０は、互いに連結して実質的に一体化し、いわゆる、ピンチオフ状態となる。これにより、Ｎ形シリコン領域１２とアノード電極１３との間に形成されるショットキ障壁にかかる電界強度が低減され、漏れ電流が低減される。
【００２５】
ここで、絶縁膜１６の開口１６ａは、シリコン基板１０の表面上に、Ｐ＋形シリコン領域１５の配置に合わせることなく形成される。すなわち、開口１６ａは、シリコン基板１０のほぼ中央といった具合に、高精度の位置合わせを必要とされずに形成され、例えば、ガードリング等の所定領域に高精度にマスク合わせされて形成されることはない。従って、高価なマスク等を必要とせず、低コストかつ簡便に製造することができる。
【００２６】
シリコン基板１０の下面にはカソード電極１４が設けられ、Ｎ＋形シリコン層１１と低抵抗性接触している。カソード電極１４は、例えば、アルミニウムから構成される。ここで、Ｎ＋形シリコン層１１及びＮ形シリコン領域１２は、ダイオードのカソード領域として機能する。
【００２７】
以上説明したように、本実施の形態の半導体素子１においては、Ｐ＋形シリコン領域１５は、Ｎ形シリコン領域１２の表面領域の所定領域に、島状に実質的に等間隔に形成されている。また、隣接するＰ＋形シリコン領域１５の間隔は、逆方向降伏電圧印加時に、Ｎ形シリコン領域１２とＰ＋形シリコン領域１５とが形成するＰＮ接合から広がる空乏層が実質的に一体化するよう構成されている。従って、漏れ電流が低くかつサージ耐量の高い、信頼性の高い半導体素子１が得られる。
【００２８】
さらに、Ｐ＋形シリコン領域１５は、Ｎ形シリコン領域１２の表面領域の所定領域に均一に形成されているので、アノード電極１３を形成する際に、例えば、Ｎ形シリコン領域１２のアノード電極１３との接触領域の周縁部にガードリング領域等の所定のＰ＋形拡散領域を設け、アノード電極１３をこの所定領域に高精度に位置合わせする等の必要はない。従って、高精度（高価）なマスク等を必要とせず、低コストかつ簡便に上記構成の半導体素子１を製造することができる。
【００２９】
もちろん、上記構成の半導体素子１は、ショットキ障壁の整流部分とＰＮ接合の整流部分とを隣接して配置した素子構造を採用しているので、ショットキダイオードとＰＮ接合ダイオードの双方の利点である、低い順方向電圧降下、及び、高い逆方向耐圧が得られる。
【００３０】
本発明は、上記実施の形態に限られず、種々の変形、応用が可能である。以下、本発明に適用可能な上記実施の形態の変形態様について、説明する。
【００３１】
上記実施の形態では、Ｎ形シリコン領域１２とショットキ接合を形成するアノード電極１３は、パラジウムから構成されるものとしたが、これに限らず、クロム、チタン、モリブデン、タングステン、アルミニウム等、ショットキ金属として機能するものであれば、いかなる金属も可能である。
【００３２】
上記実施の形態では、Ｐ＋形シリコン領域１５をＮ形シリコン領域１２に島状に点在させる構造とした。しかし、Ｐ＋形シリコン領域１５をＮ形シリコン領域１２にストライプ状に形成した構成も可能である。また、逆に、Ｎ形シリコン領域１２が島状に露出する構成も可能である。さらにまた、Ｐ＋形シリコン領域１５の平面形状を、円形ではなく、方形、多角形等としてもよい。
【００３３】
上記実施の形態では、絶縁膜１６の開口１６ａは、隣接するＰ＋形シリコン領域１５の間に配置され、アノード電極１３は開口１６ａの外側のＰ＋形シリコン領域１５とは接触しない配置とした。しかし、図４に示すように、開口１６ａの内周が平面的に見てＰ＋形シリコン領域１５を分割するように配置され、アノード電極１３がＰ＋形シリコン領域１５と一部で重なり、接触する構成であってもよい。
【００３４】
上記実施の形態では、Ｎ形シリコン層１２の表面領域にＰ形の拡散領域を形成する構成とした。しかし、これに限らず、Ｐ形シリコン層上にＮ形の拡散領域を形成する構成であってもよい。
【００３５】
【発明の効果】
以上説明したように、本発明によれば、信頼性の高い半導体素子が提供される。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる半導体素子の断面図である。
【図２】本発明の実施の形態にかかる半導体素子の平面図である。
【図３】逆方向電圧印加時の半導体素子の断面図である。
【図４】他の実施形態を示す図である。
【符号の説明】
１ 半導体素子
１０ シリコン基板
１１ Ｎ＋形シリコン層
１２ Ｎ形シリコン領域
１３ アノード電極
１４ カソード電極
１５ Ｐ＋形シリコン領域
１６ 絶縁膜
１６ａ 開口
３０ 空乏層
Claims (2)
- 第１導電形の半導体基体と、
前記半導体基体の表面領域に形成され、前記半導体基体と不純物濃度の異なる第１導電形の第１半導体領域と、
前記第１半導体領域の表面領域に、島状に複数形成され、前記第１半導体領域とＰＮ接合を形成する第２導電形の第２半導体領域と、
前記第１半導体領域上に、前記第２半導体領域の少なくとも一部と接触するように設けられ、前記第１半導体領域とショットキ接合を形成する金属層と、を備え、
前記第２半導体領域は、前記金属層に接触する第２半導体領域と、前記金属層に接触する第２半導体領域に隣接し且つ前記金属層に接触しない第２半導体領域とを有し、
前記金属層に接触する第２半導体領域と、前記金属層に接触しない第２半導体領域とが、互いに実質的に等間隔に配置され、
前記第１半導体領域と、前記金属層に接触する第２半導体領域、及び、前記金属層に接触しない第２半導体領域と、により形成されるＰＮ接合は、逆方向電圧の印加時に実質的に一体化した空乏層を形成する、ことを特徴とする半導体素子。 - 前記第２半導体領域は、互いに０．５μｍ〜３μｍの範囲の間隔で形成されている、ことを特徴とする請求項１に記載の半導体素子。
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