JP3482959B2 - 半導体素子 - Google Patents
半導体素子Info
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- JP3482959B2 JP3482959B2 JP2001031803A JP2001031803A JP3482959B2 JP 3482959 B2 JP3482959 B2 JP 3482959B2 JP 2001031803 A JP2001031803 A JP 2001031803A JP 2001031803 A JP2001031803 A JP 2001031803A JP 3482959 B2 JP3482959 B2 JP 3482959B2
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- semiconductor
- semiconductor region
- junction
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/60—Schottky-barrier diodes
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、整流機能を有する
半導体素子、特に、ショットキ障壁の整流部とＰＮ接合
の整流部とが隣接する半導体素子に関する。
半導体素子、特に、ショットキ障壁の整流部とＰＮ接合
の整流部とが隣接する半導体素子に関する。
【０００２】
【従来の技術】整流器等に用いられる半導体素子、例え
ば、スイッチング素子には、高いスイッチング速度、順
方向及び逆方向特性が求められる。このような半導体整
流素子として、ＰＮ接合を用いるＰＮ接合ダイオード及
びショットキ接合を用いるショットキダイオードが広く
使用されている。
ば、スイッチング素子には、高いスイッチング速度、順
方向及び逆方向特性が求められる。このような半導体整
流素子として、ＰＮ接合を用いるＰＮ接合ダイオード及
びショットキ接合を用いるショットキダイオードが広く
使用されている。
【０００３】ＰＮ接合ダイオードは、逆方向電圧印加時
の漏れ電流が少ない、耐圧が高い等、逆方向特性が高
い。しかし、ＰＮ接合ダイオードはスイッチング速度が
遅く、高速回路での使用には適さない。スイッチング速
度を向上させる手段として、金、白金等の重金属を拡散
させる方法があるが、スイッチング速度が向上する反
面、逆漏れ電流が増大し、また、順方向電圧降下が増大
する。
の漏れ電流が少ない、耐圧が高い等、逆方向特性が高
い。しかし、ＰＮ接合ダイオードはスイッチング速度が
遅く、高速回路での使用には適さない。スイッチング速
度を向上させる手段として、金、白金等の重金属を拡散
させる方法があるが、スイッチング速度が向上する反
面、逆漏れ電流が増大し、また、順方向電圧降下が増大
する。
【０００４】ショットキダイオードはスイッチング速度
が速い等、スイッチング特性が高い。しかし、ショット
キダイオードは逆方向特性が低く、特に、高圧、大電流
の回路に用いる場合には問題がある。例えば、逆方向の
過電圧に対する耐性（サージ耐量）が低く、降伏電圧近
くの逆電圧が印加されるとショットキ障壁を超えて流れ
る漏れ電流が急増する。
が速い等、スイッチング特性が高い。しかし、ショット
キダイオードは逆方向特性が低く、特に、高圧、大電流
の回路に用いる場合には問題がある。例えば、逆方向の
過電圧に対する耐性（サージ耐量）が低く、降伏電圧近
くの逆電圧が印加されるとショットキ障壁を超えて流れ
る漏れ電流が急増する。
【０００５】上記したＰＮ接合ダイオード及びショット
キダイオードの特性を併せ持つ半導体素子として、特公
昭59-35183号公報等に開示されている半導体素子が知ら
れている。上記公報に開示の半導体素子は、ショットキ
障壁の整流部とＰＮ接合の整流部とを隣接して配置した
構成を有する。
キダイオードの特性を併せ持つ半導体素子として、特公
昭59-35183号公報等に開示されている半導体素子が知ら
れている。上記公報に開示の半導体素子は、ショットキ
障壁の整流部とＰＮ接合の整流部とを隣接して配置した
構成を有する。
【０００６】上記半導体素子は、断面を見た場合に、シ
ョットキ障壁の整流部とＰＮ接合の整流部とが、電極
（ショットキ金属）と半導体層の界面近傍に交互に隣接
して配置された構造を有する。上記構成によれば、順方
向動作時においては、ショットキ障壁を通して電流が流
れるため、ショットキダイオードと似た高いスイッチン
グ特性が得られる。また、逆方向動作時においては、シ
ョットキ接合領域はＰＮ接合の形成する空乏層によって
埋められ、ショットキ接合領域からの漏れ電流を抑える
ことができ、従って、良好な逆方向電圧特性（サージ耐
量）が得られる。
ョットキ障壁の整流部とＰＮ接合の整流部とが、電極
（ショットキ金属）と半導体層の界面近傍に交互に隣接
して配置された構造を有する。上記構成によれば、順方
向動作時においては、ショットキ障壁を通して電流が流
れるため、ショットキダイオードと似た高いスイッチン
グ特性が得られる。また、逆方向動作時においては、シ
ョットキ接合領域はＰＮ接合の形成する空乏層によって
埋められ、ショットキ接合領域からの漏れ電流を抑える
ことができ、従って、良好な逆方向電圧特性（サージ耐
量）が得られる。
【０００７】しかし、上記半導体素子においては、逆方
向電圧が印加されたときに、ショットキ接合による整流
部分とＰＮ接合による接合部分とが隣接して配置された
領域（以下、「整流複合領域」という）の周辺端部にお
いて漏れ電流が流れやすい。
向電圧が印加されたときに、ショットキ接合による整流
部分とＰＮ接合による接合部分とが隣接して配置された
領域（以下、「整流複合領域」という）の周辺端部にお
いて漏れ電流が流れやすい。
【０００８】漏れ電流を阻止する手段として、整流複合
領域の外周に隣接してこれを包囲するように環状のガー
ドリング領域を形成する方法が知られている。ガードリ
ング領域は、ＰＮ接合領域として形成され、電極と接触
して設けられる。すなわち、整流複合領域の外周をＰＮ
接合で終端し、この終端のＰＮ接合を構成する拡散領域
の表面に絶縁膜と電極との境界部分を形成している。整
流複合領域を包囲するガードリング領域は、逆方向電圧
の印加時にガードリング領域の周囲に広がる空乏層によ
って周辺端部からの漏れ電流を効果的に阻止する。
領域の外周に隣接してこれを包囲するように環状のガー
ドリング領域を形成する方法が知られている。ガードリ
ング領域は、ＰＮ接合領域として形成され、電極と接触
して設けられる。すなわち、整流複合領域の外周をＰＮ
接合で終端し、この終端のＰＮ接合を構成する拡散領域
の表面に絶縁膜と電極との境界部分を形成している。整
流複合領域を包囲するガードリング領域は、逆方向電圧
の印加時にガードリング領域の周囲に広がる空乏層によ
って周辺端部からの漏れ電流を効果的に阻止する。
【０００９】
【発明が解決しようとする課題】しかし、このように整
流複合領域の外周にガードリング領域を形成した半導体
素子は、逆方向の降伏電圧が印加されたときに、サージ
電流がガードリング領域に集中して流れてしまう。この
ように、従来のガードリング構造を備えた半導体整流素
子には、サージ耐量が低いという問題があった。
流複合領域の外周にガードリング領域を形成した半導体
素子は、逆方向の降伏電圧が印加されたときに、サージ
電流がガードリング領域に集中して流れてしまう。この
ように、従来のガードリング構造を備えた半導体整流素
子には、サージ耐量が低いという問題があった。
【００１０】上記事情を鑑みて、本発明は、信頼性の高
い半導体素子を提供することを目的とする。また、本発
明は、サージ耐量の高い半導体素子を提供することを目
的とする。
い半導体素子を提供することを目的とする。また、本発
明は、サージ耐量の高い半導体素子を提供することを目
的とする。
【００１１】
【課題を解決するための手段】第１導電形の半導体基体
と、前記半導体基体の表面領域に形成され、前記半導体
基体とは不純物濃度の異なる第１導電形の第１半導体領
域と、前記第１半導体領域の表面領域に表面がほぼリン
グ状に露出するよう形成され、前記第１半導体領域とＰ
Ｎ接合を形成する第２導電形の第２半導体領域と、前記
第２半導体領域の内側の前記第１半導体領域の表面領域
に、その表面が島状に露出するよう形成され、前記第１
半導体領域とＰＮ接合を形成する第２導電形の第３半導
体領域と、前記第２半導体領域の内側に露出した前記第
１半導体領域及び前記第３半導体領域の表面と、前記第
２半導体領域の表面の一部と、に接触するよう設けら
れ、前記第１半導体領域とショットキ接合を形成する金
属層と、を備えた半導体素子であって、前記第２半導体
領域及び前記第３半導体領域と、前記第１半導体領域
と、により形成されるＰＮ接合は、逆方向電圧の印加時
に一体化した空乏層を形成し、前記空乏層は、逆方向降
伏電圧印加時に、前記半導体基体と前記第１半導体領域
との界面に達し、前記第３半導体領域は、前記第２半導
体領域よりも深く形成されている、ことを特徴とする。
と、前記半導体基体の表面領域に形成され、前記半導体
基体とは不純物濃度の異なる第１導電形の第１半導体領
域と、前記第１半導体領域の表面領域に表面がほぼリン
グ状に露出するよう形成され、前記第１半導体領域とＰ
Ｎ接合を形成する第２導電形の第２半導体領域と、前記
第２半導体領域の内側の前記第１半導体領域の表面領域
に、その表面が島状に露出するよう形成され、前記第１
半導体領域とＰＮ接合を形成する第２導電形の第３半導
体領域と、前記第２半導体領域の内側に露出した前記第
１半導体領域及び前記第３半導体領域の表面と、前記第
２半導体領域の表面の一部と、に接触するよう設けら
れ、前記第１半導体領域とショットキ接合を形成する金
属層と、を備えた半導体素子であって、前記第２半導体
領域及び前記第３半導体領域と、前記第１半導体領域
と、により形成されるＰＮ接合は、逆方向電圧の印加時
に一体化した空乏層を形成し、前記空乏層は、逆方向降
伏電圧印加時に、前記半導体基体と前記第１半導体領域
との界面に達し、前記第３半導体領域は、前記第２半導
体領域よりも深く形成されている、ことを特徴とする。
【００１２】上記構成において、例えば、前記第１半導
体領域の比抵抗は０．５Ωｃｍ〜５Ωｃｍの範囲にあ
り、前記第２半導体領域及び前記第３半導体領域の底部
から前記半導体基体と前記第１半導体領域との界面まで
距離は、例えば、１．５μｍ〜１４．５μｍの範囲にあ
る。
体領域の比抵抗は０．５Ωｃｍ〜５Ωｃｍの範囲にあ
り、前記第２半導体領域及び前記第３半導体領域の底部
から前記半導体基体と前記第１半導体領域との界面まで
距離は、例えば、１．５μｍ〜１４．５μｍの範囲にあ
る。
【００１３】上記構成によれば、半導体素子に逆方向降
伏電圧が印加されたときに、サージ電流が前記第１半導
体領域と前記半導体基体との界面の比較的大きな断面を
通じて流れるため、サージ電流が第１半導体領域と金属
層との接触領域の周縁に形成された第２半導体領域に集
中して流れることを防ぐことができ、半導体素子の局所
破壊が防止される。このように、上記実施の形態によれ
ば、高いサージ耐量を有する、信頼性の高い半導体素子
が得られる。
伏電圧が印加されたときに、サージ電流が前記第１半導
体領域と前記半導体基体との界面の比較的大きな断面を
通じて流れるため、サージ電流が第１半導体領域と金属
層との接触領域の周縁に形成された第２半導体領域に集
中して流れることを防ぐことができ、半導体素子の局所
破壊が防止される。このように、上記実施の形態によれ
ば、高いサージ耐量を有する、信頼性の高い半導体素子
が得られる。
【００１４】 また、第３半導体領域の降伏電圧を第２
半導体領域の降伏電圧よりも低くすることができ、従っ
て、サージ電流が第２半導体領域に集中して流れないよ
うにすることができる。
半導体領域の降伏電圧よりも低くすることができ、従っ
て、サージ電流が第２半導体領域に集中して流れないよ
うにすることができる。
【００１５】上記構成において、例えば、前記第３半導
体領域は複数形成され、前記複数の第３半導体領域は、
互いに等間隔に配置されている。また、例えば、前記複
数の第３半導体領域は、互いに０．５μｍ〜１０μｍの
間隔で形成されている。
体領域は複数形成され、前記複数の第３半導体領域は、
互いに等間隔に配置されている。また、例えば、前記複
数の第３半導体領域は、互いに０．５μｍ〜１０μｍの
間隔で形成されている。
【００１６】上記構成によれば、第１半導体領域内にシ
ョットキ接合及びＰＮ接合を均一に形成することができ
るとともに、逆方向電圧の印加時には、複数の第３半導
体領域により連続して一体化した空乏層が形成される。
従って、半導体素子の高い整流特性（低順方向電圧降
下、低漏れ電流、高サージ耐量等）が得られる。
ョットキ接合及びＰＮ接合を均一に形成することができ
るとともに、逆方向電圧の印加時には、複数の第３半導
体領域により連続して一体化した空乏層が形成される。
従って、半導体素子の高い整流特性（低順方向電圧降
下、低漏れ電流、高サージ耐量等）が得られる。
【００１７】
【発明の実施の形態】本発明の実施の形態にかかる半導
体素子について、以下図面を参照して説明する。図１
は、本実施の形態にかかる半導体素子の断面図を示し、
図２は、図１の半導体素子の平面図を示す。以下に示す
半導体素子は、ショットキ接合とＰＮ接合とを備えたダ
イオードとして機能する。
体素子について、以下図面を参照して説明する。図１
は、本実施の形態にかかる半導体素子の断面図を示し、
図２は、図１の半導体素子の平面図を示す。以下に示す
半導体素子は、ショットキ接合とＰＮ接合とを備えたダ
イオードとして機能する。
【００１８】図１に示すように、本実施の形態の半導体
素子１は、シリコン単結晶からなるシリコン基板１０に
形成されたＮ＋形シリコン層１１及びＮ形シリコン領域
１２と、シリコン基板１０の表裏面に設けられたアノー
ド電極１３及びカソード電極１４と、から構成される。
素子１は、シリコン単結晶からなるシリコン基板１０に
形成されたＮ＋形シリコン層１１及びＮ形シリコン領域
１２と、シリコン基板１０の表裏面に設けられたアノー
ド電極１３及びカソード電極１４と、から構成される。
【００１９】Ｎ＋形シリコン層１１は、シリコン基板１
０の一面に形成されている。Ｎ＋形シリコン層１１の不
純物濃度は、例えば、１．５×１０１９ｃｍ−３程度で
ある。Ｎ形シリコン領域１２は、Ｎ＋形シリコン層１１
上にエピタキシャル成長により形成されている。Ｎ形シ
リコン領域１２は、例えば、１．２×１０１６ｃｍ− ３
程度（＜１００＞面の場合）、或いは、９．２×１０
１５ｃｍ−３程度（＜１１１＞面の場合）の不純物濃度
を有する。また、その厚さＬ１は、２μｍ〜１５μｍ程
度、例えば、２．１μｍ程度（＜１００＞面）、或い
は、２．５μｍ（＜１１１＞面）程度である。このと
き、Ｎ形シリコン領域１２の比抵抗は０．５Ωｃｍ〜５
Ωｃｍ程度である。
０の一面に形成されている。Ｎ＋形シリコン層１１の不
純物濃度は、例えば、１．５×１０１９ｃｍ−３程度で
ある。Ｎ形シリコン領域１２は、Ｎ＋形シリコン層１１
上にエピタキシャル成長により形成されている。Ｎ形シ
リコン領域１２は、例えば、１．２×１０１６ｃｍ− ３
程度（＜１００＞面の場合）、或いは、９．２×１０
１５ｃｍ−３程度（＜１１１＞面の場合）の不純物濃度
を有する。また、その厚さＬ１は、２μｍ〜１５μｍ程
度、例えば、２．１μｍ程度（＜１００＞面）、或い
は、２．５μｍ（＜１１１＞面）程度である。このと
き、Ｎ形シリコン領域１２の比抵抗は０．５Ωｃｍ〜５
Ωｃｍ程度である。
【００２０】Ｎ形シリコン領域１２の表面には、Ｐ＋形
シリコン領域１６とＰ＋形のガードリング領域１７とが
形成されている。
シリコン領域１６とＰ＋形のガードリング領域１７とが
形成されている。
【００２１】Ｐ＋形シリコン領域１６は、その表面を残
してＮ形シリコン領域１２に包囲され、Ｎ形シリコン領
域１２の表面領域に島状に複数等間隔に形成されてい
る。Ｐ ＋形シリコン領域１６の不純物濃度は、例えば、
ピーク濃度４．０×１０１７ｃｍ−３程度かつ表面濃度
６．０×１０１６ｃｍ−３程度（＜１００＞面）、或い
は、ピーク濃度１．２×１０１８ｃｍ−３程度かつ表面
濃度２．０×１０１６ｃｍ−３程度（＜１１１＞面）で
ある。また、Ｐ＋形シリコン領域１６の拡散深さＬ２
は、例えば、０．５μｍ〜１０μｍ程度であり、例え
ば、１．０μｍ程度（＜１００＞面）、或いは、１．２
μｍ程度（＜１１１＞面）である。従って、Ｐ ＋形シリ
コン領域１６の底部からＮ＋形シリコン層１１とＮ形シ
リコン領域１２との界面までの距離Ｌ３は、１．５μｍ
〜１４．５μｍ程度である。
してＮ形シリコン領域１２に包囲され、Ｎ形シリコン領
域１２の表面領域に島状に複数等間隔に形成されてい
る。Ｐ ＋形シリコン領域１６の不純物濃度は、例えば、
ピーク濃度４．０×１０１７ｃｍ−３程度かつ表面濃度
６．０×１０１６ｃｍ−３程度（＜１００＞面）、或い
は、ピーク濃度１．２×１０１８ｃｍ−３程度かつ表面
濃度２．０×１０１６ｃｍ−３程度（＜１１１＞面）で
ある。また、Ｐ＋形シリコン領域１６の拡散深さＬ２
は、例えば、０．５μｍ〜１０μｍ程度であり、例え
ば、１．０μｍ程度（＜１００＞面）、或いは、１．２
μｍ程度（＜１１１＞面）である。従って、Ｐ ＋形シリ
コン領域１６の底部からＮ＋形シリコン層１１とＮ形シ
リコン領域１２との界面までの距離Ｌ３は、１．５μｍ
〜１４．５μｍ程度である。
【００２２】ガードリング領域１７は、図１に示す断面
を見た場合に、Ｎ形シリコン領域１２の表面領域に、Ｐ
＋形シリコン領域１６の両側に設けられている。ガード
リング領域１７の不純物濃度は、例えば、４．５×１０
１８ｃｍ−３程度（＜１００＞面）、或いは、６．５×
１０１８ｃｍ−３程度（＜１１１＞面）である。また、
ガードリング領域１７の拡散深さＬ４は、例えば、０．
５μｍ〜１０μｍ程度であり、例えば、１．２μｍ程度
（＜１００＞面）、或いは、０．９μｍ程度（＜１１１
＞面）である。従って、ガードリング領域１７の底部か
らＮ＋形シリコン層１１とＮ形シリコン領域１２との界
面までの距離Ｌ５は、１．５μｍ〜１４．５μｍ程度で
ある。
を見た場合に、Ｎ形シリコン領域１２の表面領域に、Ｐ
＋形シリコン領域１６の両側に設けられている。ガード
リング領域１７の不純物濃度は、例えば、４．５×１０
１８ｃｍ−３程度（＜１００＞面）、或いは、６．５×
１０１８ｃｍ−３程度（＜１１１＞面）である。また、
ガードリング領域１７の拡散深さＬ４は、例えば、０．
５μｍ〜１０μｍ程度であり、例えば、１．２μｍ程度
（＜１００＞面）、或いは、０．９μｍ程度（＜１１１
＞面）である。従って、ガードリング領域１７の底部か
らＮ＋形シリコン層１１とＮ形シリコン領域１２との界
面までの距離Ｌ５は、１．５μｍ〜１４．５μｍ程度で
ある。
【００２３】図２は、図１に示す半導体素子１の平面図
を示す。ここで、図２中では、理解を容易にするためア
ノード電極１３及び絶縁膜１５は図示せず、開口１５ａ
の周を点線によって示す。
を示す。ここで、図２中では、理解を容易にするためア
ノード電極１３及び絶縁膜１５は図示せず、開口１５ａ
の周を点線によって示す。
【００２４】図２に示すように、本実施の形態におい
て、シリコン基板１０の表面には、方形のＰ＋形シリコ
ン領域１６が複数露出している。また、Ｐ＋形シリコン
領域１６の周囲には、Ｐ＋形シリコン領域１６を囲むよ
うに、リング状のガードリング領域１７がシリコン基板
１０の表面に露出している。このように、シリコン基板
１０の表面は、Ｐ＋形シリコン領域１６及びガードリン
グ領域１７の間に、Ｎ形のシリコン領域１２が網目状に
露出した構成を有する。
て、シリコン基板１０の表面には、方形のＰ＋形シリコ
ン領域１６が複数露出している。また、Ｐ＋形シリコン
領域１６の周囲には、Ｐ＋形シリコン領域１６を囲むよ
うに、リング状のガードリング領域１７がシリコン基板
１０の表面に露出している。このように、シリコン基板
１０の表面は、Ｐ＋形シリコン領域１６及びガードリン
グ領域１７の間に、Ｎ形のシリコン領域１２が網目状に
露出した構成を有する。
【００２５】図１に戻り、シリコン基板１０の上面に
は、絶縁膜１５が配置されている。絶縁膜１５は、シリ
コン酸化膜等から構成され、その中心に開口１５ａを備
える。また、図２に示すように上面から見た場合に、絶
縁膜１５の開口１５ａは、複数のＰ＋形シリコン領域１
６を包囲し、かつ、ガードリング領域１７に沿うよう構
成されている。すなわち、ガードリング領域１７は、Ｎ
形シリコン領域１２の開口１５ａに対応する領域の周縁
部に設けられ、アノード電極１３と絶縁膜１５とに接触
している。
は、絶縁膜１５が配置されている。絶縁膜１５は、シリ
コン酸化膜等から構成され、その中心に開口１５ａを備
える。また、図２に示すように上面から見た場合に、絶
縁膜１５の開口１５ａは、複数のＰ＋形シリコン領域１
６を包囲し、かつ、ガードリング領域１７に沿うよう構
成されている。すなわち、ガードリング領域１７は、Ｎ
形シリコン領域１２の開口１５ａに対応する領域の周縁
部に設けられ、アノード電極１３と絶縁膜１５とに接触
している。
【００２６】図１に戻り、絶縁膜１５の上面には、アノ
ード電極１３が形成されている。アノード電極１３は、
シリコン基板１０の開口１５ａを介してシリコン基板１
０と接触している。すなわち、アノード電極１３は、開
口１５ａに沿って形成されたガードリング領域１７の内
側の、島状に露出したＮ形シリコン領域１２と接触して
いる。
ード電極１３が形成されている。アノード電極１３は、
シリコン基板１０の開口１５ａを介してシリコン基板１
０と接触している。すなわち、アノード電極１３は、開
口１５ａに沿って形成されたガードリング領域１７の内
側の、島状に露出したＮ形シリコン領域１２と接触して
いる。
【００２７】アノード電極１３は、パラジウム等の金属
から構成され、ダイオードとしての半導体素子１のアノ
ード電極として機能する。開口１５ａにおいてＮ形シリ
コン領域１２と接触するアノード電極１３は、Ｎ形シリ
コン領域１２とショットキ接合を形成する。これによ
り、アノード電極１３とＮ形シリコン領域１２との間に
はショットキ接合による整流部が形成され、半導体素子
１はショットキダイオードとしての機能を有する。
から構成され、ダイオードとしての半導体素子１のアノ
ード電極として機能する。開口１５ａにおいてＮ形シリ
コン領域１２と接触するアノード電極１３は、Ｎ形シリ
コン領域１２とショットキ接合を形成する。これによ
り、アノード電極１３とＮ形シリコン領域１２との間に
はショットキ接合による整流部が形成され、半導体素子
１はショットキダイオードとしての機能を有する。
【００２８】ガードリング領域１７の内側に形成された
Ｐ＋形シリコン領域１６は、アノード電極１３と低抵抗
性接触するとともに、Ｎ形シリコン領域１２との間でＰ
Ｎ接合を形成する。これにより、Ｐ＋形シリコン領域１
６とＮ形シリコン領域１２との間にはＰＮ接合による整
流部が形成され、半導体素子１はＰＮ接合ダイオードと
しての機能を有する。
Ｐ＋形シリコン領域１６は、アノード電極１３と低抵抗
性接触するとともに、Ｎ形シリコン領域１２との間でＰ
Ｎ接合を形成する。これにより、Ｐ＋形シリコン領域１
６とＮ形シリコン領域１２との間にはＰＮ接合による整
流部が形成され、半導体素子１はＰＮ接合ダイオードと
しての機能を有する。
【００２９】従って、シリコン基板１０のアノード側の
主面には、アノード電極１３と、Ｎ形シリコン領域１２
と、Ｐ＋形シリコン領域１６と、によって形成されるシ
ョットキ接合とＰＮ接合とが複合して構成された整流複
合領域が形成される。整流複合領域では、ＰＮ接合によ
る整流部分とショットキ接合による整流部分とが交互に
隣接した構成となっている。上記構成により、ショット
キダイオード及びＰＮ接合ダイオードの特性、すなわ
ち、低い順方向電圧降下及び逆方向耐圧が得られる。
主面には、アノード電極１３と、Ｎ形シリコン領域１２
と、Ｐ＋形シリコン領域１６と、によって形成されるシ
ョットキ接合とＰＮ接合とが複合して構成された整流複
合領域が形成される。整流複合領域では、ＰＮ接合によ
る整流部分とショットキ接合による整流部分とが交互に
隣接した構成となっている。上記構成により、ショット
キダイオード及びＰＮ接合ダイオードの特性、すなわ
ち、低い順方向電圧降下及び逆方向耐圧が得られる。
【００３０】ここで、ガードリング領域１７はＰ＋形の
拡散領域から構成される。上記整流複合領域を包囲する
ガードリング領域１７は、Ｎ形シリコン領域１２とＰＮ
接合を形成することで、逆電圧の印加時にアノード電極
１３のショットキ接合面の周縁部を通る逆方向電流を阻
止し、半導体素子１の低漏れ電流、高サージ耐量等が得
られる。
拡散領域から構成される。上記整流複合領域を包囲する
ガードリング領域１７は、Ｎ形シリコン領域１２とＰＮ
接合を形成することで、逆電圧の印加時にアノード電極
１３のショットキ接合面の周縁部を通る逆方向電流を阻
止し、半導体素子１の低漏れ電流、高サージ耐量等が得
られる。
【００３１】ここで、Ｐ＋形シリコン領域１６同士の間
隔Ｌ６、及び、Ｐ＋形シリコン領域１６とガードリング
領域１７との間隔Ｌ７は、０．５μｍ〜３μｍ程度、例
えば、０．７μｍ程度で形成される。このとき、半導体
素子１に逆方向電圧が印加された場合には、複数のＰ＋
形シリコン領域１６及びＰ＋形のガードリング領域１７
と、Ｎ形シリコン領域１２との間のＰＮ接合により形成
される空乏層は互いに連結し、いわゆる、ピンチオフ状
態となる。これにより、Ｎ形シリコン領域１２とアノー
ド電極１３との間に形成されるショットキ障壁にかかる
電界が低減される。これにより、逆方向電圧の印加時の
漏れ電流を低減することができる。
隔Ｌ６、及び、Ｐ＋形シリコン領域１６とガードリング
領域１７との間隔Ｌ７は、０．５μｍ〜３μｍ程度、例
えば、０．７μｍ程度で形成される。このとき、半導体
素子１に逆方向電圧が印加された場合には、複数のＰ＋
形シリコン領域１６及びＰ＋形のガードリング領域１７
と、Ｎ形シリコン領域１２との間のＰＮ接合により形成
される空乏層は互いに連結し、いわゆる、ピンチオフ状
態となる。これにより、Ｎ形シリコン領域１２とアノー
ド電極１３との間に形成されるショットキ障壁にかかる
電界が低減される。これにより、逆方向電圧の印加時の
漏れ電流を低減することができる。
【００３２】また、Ｎ形シリコン領域１２、Ｐ＋形シリ
コン領域１６及びガードリング領域１７の比抵抗、不純
物濃度、間隔等は上記数値構成を有し、特に、Ｎ形シリ
コン領域１２の比抵抗が０．５Ωｃｍ〜５Ωｃｍ程度、
Ｐ＋形シリコン領域１６及びガードリング領域１７の底
部からＮ＋形シリコン層１１とＮ形シリコン領域１２と
の界面までの距離Ｌ３、Ｌ５は、それぞれ１．５μｍ〜
１４．５μｍ程度である。
コン領域１６及びガードリング領域１７の比抵抗、不純
物濃度、間隔等は上記数値構成を有し、特に、Ｎ形シリ
コン領域１２の比抵抗が０．５Ωｃｍ〜５Ωｃｍ程度、
Ｐ＋形シリコン領域１６及びガードリング領域１７の底
部からＮ＋形シリコン層１１とＮ形シリコン領域１２と
の界面までの距離Ｌ３、Ｌ５は、それぞれ１．５μｍ〜
１４．５μｍ程度である。
【００３３】上記構成において、逆方向降伏電圧の印加
時にＰＮ接合により形成される一体化した空乏層１８
は、図３に示すように、Ｎ＋形シリコン層１１とＮ形シ
リコン領域１２との界面にまで達し、いわゆるリーチス
ルー状態となる。ここで、本実施の形態の半導体素子１
においては、リーチスルー状態となる前にショットキ接
合部分の降伏は起こらない。従って、半導体素子１に逆
方向降伏電圧が印加されたときに、サージ電流がＮ＋形
シリコン層１１とＮ形シリコン領域１２との間の比較的
大きな断面を通じて流れるため、サージ電流がガードリ
ング領域１７に集中して流れることを防ぎ、半導体素子
１の局所破壊が防止される。
時にＰＮ接合により形成される一体化した空乏層１８
は、図３に示すように、Ｎ＋形シリコン層１１とＮ形シ
リコン領域１２との界面にまで達し、いわゆるリーチス
ルー状態となる。ここで、本実施の形態の半導体素子１
においては、リーチスルー状態となる前にショットキ接
合部分の降伏は起こらない。従って、半導体素子１に逆
方向降伏電圧が印加されたときに、サージ電流がＮ＋形
シリコン層１１とＮ形シリコン領域１２との間の比較的
大きな断面を通じて流れるため、サージ電流がガードリ
ング領域１７に集中して流れることを防ぎ、半導体素子
１の局所破壊が防止される。
【００３４】シリコン基板１０の下面にはカソード電極
１４が設けられ、Ｎ＋形シリコン層１１と低抵抗性接触
している。カソード電極１４は、例えば、アルミニウム
から構成される。ここで、Ｎ＋形シリコン層１１及びＮ
形シリコン領域１２は、ダイオードのカソード領域とし
て機能する。
１４が設けられ、Ｎ＋形シリコン層１１と低抵抗性接触
している。カソード電極１４は、例えば、アルミニウム
から構成される。ここで、Ｎ＋形シリコン層１１及びＮ
形シリコン領域１２は、ダイオードのカソード領域とし
て機能する。
【００３５】以上説明したように、上記実施の形態の半
導体素子１は、ショットキ接合及び隣接するＰＮ接合を
有し、ショットキダイオード及びＰＮ接合ダイオードの
両方の特性、すなわち、低い順方向電圧降下、低漏れ電
流、高サージ耐量等を有する。また、半導体素子１は、
逆方向電圧の印加時には、隣接するＰＮ接合により形成
される空乏層が相互に一体化して連続し、ショットキ接
合部分からの漏れ電流を防ぐ構成となっている。
導体素子１は、ショットキ接合及び隣接するＰＮ接合を
有し、ショットキダイオード及びＰＮ接合ダイオードの
両方の特性、すなわち、低い順方向電圧降下、低漏れ電
流、高サージ耐量等を有する。また、半導体素子１は、
逆方向電圧の印加時には、隣接するＰＮ接合により形成
される空乏層が相互に一体化して連続し、ショットキ接
合部分からの漏れ電流を防ぐ構成となっている。
【００３６】さらに、半導体素子１は、高い逆電圧の印
加時にＰ＋形シリコン領域１６及びガードリング領域１
７とＮ形シリコン領域１２とにより形成される空乏層が
一体化し、Ｎ＋形シリコン領域１２とＮ形シリコン層１
１との界面に到達するよう構成されている。このため、
半導体素子１に高い逆電圧が印加されたときに、サージ
電流がＮ＋形シリコン層１１とＮ形シリコン領域１２と
の間の比較的大きな断面を通じてＰＮ接合とショットキ
接合とを流れるため、サージ電流がガードリング領域１
７に集中して流れることを防ぎ、半導体素子１の局所破
壊が防止される。このように、上記実施の形態によれ
ば、高いサージ耐量を有する、信頼性の高い半導体整流
素子が得られる。
加時にＰ＋形シリコン領域１６及びガードリング領域１
７とＮ形シリコン領域１２とにより形成される空乏層が
一体化し、Ｎ＋形シリコン領域１２とＮ形シリコン層１
１との界面に到達するよう構成されている。このため、
半導体素子１に高い逆電圧が印加されたときに、サージ
電流がＮ＋形シリコン層１１とＮ形シリコン領域１２と
の間の比較的大きな断面を通じてＰＮ接合とショットキ
接合とを流れるため、サージ電流がガードリング領域１
７に集中して流れることを防ぎ、半導体素子１の局所破
壊が防止される。このように、上記実施の形態によれ
ば、高いサージ耐量を有する、信頼性の高い半導体整流
素子が得られる。
【００３７】本発明は、上記実施の形態に限られず、種
々の変形、応用が可能である。以下、本発明に適用可能
な上記実施の形態の変形態様について、説明する。
々の変形、応用が可能である。以下、本発明に適用可能
な上記実施の形態の変形態様について、説明する。
【００３８】上記実施の形態では、Ｎ形シリコン領域１
２とショットキ接合を形成するアノード電極１３は、パ
ラジウムから構成されるものとしたが、これに限らず、
クロム、チタン、モリブデン、タングステン、アルミニ
ウム等、ショットキ金属として機能するものであれば、
いかなる金属も可能である。
２とショットキ接合を形成するアノード電極１３は、パ
ラジウムから構成されるものとしたが、これに限らず、
クロム、チタン、モリブデン、タングステン、アルミニ
ウム等、ショットキ金属として機能するものであれば、
いかなる金属も可能である。
【００３９】上記実施の形態では、Ｐ＋形シリコン領域
１６をＮ形シリコン領域１２に島状に点在させる構造と
した。しかし、図４に示すように、Ｐ＋形シリコン領域
１６をＮ形シリコン領域１２にストライプ状に形成した
構成も可能である。このとき、Ｐ＋形シリコン領域１６
は、例えば、１．７μｍ程度とすればよい。また、Ｐ ＋
形シリコン領域１６をＮ形シリコン領域１２に網目状に
形成した構成も可能である。さらにまた、Ｐ＋形シリコ
ン領域１６の平面形状を、方形ではなく、円形、多角形
等としてもよい。
１６をＮ形シリコン領域１２に島状に点在させる構造と
した。しかし、図４に示すように、Ｐ＋形シリコン領域
１６をＮ形シリコン領域１２にストライプ状に形成した
構成も可能である。このとき、Ｐ＋形シリコン領域１６
は、例えば、１．７μｍ程度とすればよい。また、Ｐ ＋
形シリコン領域１６をＮ形シリコン領域１２に網目状に
形成した構成も可能である。さらにまた、Ｐ＋形シリコ
ン領域１６の平面形状を、方形ではなく、円形、多角形
等としてもよい。
【００４０】また、上記構成では、Ｐ＋形シリコン領域
１６とガードリング領域１７との間隔は同一としたが、
Ｐ＋形シリコン領域１６との間隔を狭める等してもよ
い。
１６とガードリング領域１７との間隔は同一としたが、
Ｐ＋形シリコン領域１６との間隔を狭める等してもよ
い。
【００４１】また、Ｎ形シリコン領域１２の厚さ及び不
純物濃度、Ｐ＋形シリコン領域１６及びガードリング領
域１７の拡散深さ及び不純物濃度、Ｐ＋形シリコン領域
１６同士及びＰ＋形シリコン領域１６とガードリング領
域１７との間隔等は、上記実施の形態に示した数値に限
られない。従って、逆方向降伏電圧の印加時に、ＰＮ接
合の降伏前にＰＮ接合により形成される空乏層がＮ形シ
リコン領域１２とＮ＋形シリコン層１１との界面に到達
（リーチスルー）する構成であれば、どのような数値構
成であってもよい。
純物濃度、Ｐ＋形シリコン領域１６及びガードリング領
域１７の拡散深さ及び不純物濃度、Ｐ＋形シリコン領域
１６同士及びＰ＋形シリコン領域１６とガードリング領
域１７との間隔等は、上記実施の形態に示した数値に限
られない。従って、逆方向降伏電圧の印加時に、ＰＮ接
合の降伏前にＰＮ接合により形成される空乏層がＮ形シ
リコン領域１２とＮ＋形シリコン層１１との界面に到達
（リーチスルー）する構成であれば、どのような数値構
成であってもよい。
【００４２】上記実施の形態では、Ｎ＋形シリコン層１
１上にＰ形の拡散領域を形成する構成とした。しかし、
これに限らず、Ｐ形シリコン層上にＮ形の拡散領域を形
成する構成であってもよい。
１上にＰ形の拡散領域を形成する構成とした。しかし、
これに限らず、Ｐ形シリコン層上にＮ形の拡散領域を形
成する構成であってもよい。
【００４３】
【発明の効果】以上説明したように、本発明によれば、
信頼性の高い半導体素子が提供される。
信頼性の高い半導体素子が提供される。
【図１】本発明の実施の形態にかかる半導体装置の断面
図である。
図である。
【図２】本発明の実施の形態にかかる半導体装置の平面
図である。
図である。
【図３】降伏電圧印加時の半導体装置の断面である。
【図４】本発明の他の実施の形態にかかる半導体装置の
平面図である。
平面図である。
１ 半導体素子
１０ シリコン基板
１１ Ｎ＋形シリコン層
１２ Ｎ形シリコン領域
１３ アノード電極
１４ カソード電極
１５ 絶縁膜
１５ａ 開口
１６ Ｐ＋形シリコン領域
１７ ガードリング領域
１８ 空乏層
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/47
H01L 21/329
H01L 29/861
H01L 29/872
Claims (4)
- 【請求項１】第１導電形の半導体基体と、前記半導体基
体の表面領域に形成され、前記半導体基体とは不純物濃
度の異なる第１導電形の第１半導体領域と、前記第１半
導体領域の表面領域に表面がほぼリング状に露出するよ
う形成され、前記第１半導体領域とＰＮ接合を形成する
第２導電形の第２半導体領域と、前記第２半導体領域の
内側の前記第１半導体領域の表面領域に、その表面が島
状に露出するよう形成され、前記第１半導体領域とＰＮ
接合を形成する第２導電形の第３半導体領域と、前記第
２半導体領域の内側に露出した前記第１半導体領域及び
前記第３半導体領域の表面と、前記第２半導体領域の表
面の一部と、に接触するよう設けられ、前記第１半導体
領域とショットキ接合を形成する金属層と、を備えた半
導体素子であって、 前記第２半導体領域及び前記第３半導体領域と、前記第
１半導体領域と、により形成されるＰＮ接合は、逆方向
電圧の印加時に一体化した空乏層を形成し、前記空乏層
は、逆方向降伏電圧印加時に、前記半導体基体と前記第
１半導体領域との界面に達し、 前記第３半導体領域は、前記第２半導体領域よりも深く
形成されている、ことを特徴とする半導体素子。 - 【請求項２】前記第１半導体領域の比抵抗は０．５Ωｃ
ｍ〜５Ωｃｍの範囲にあり、前記第２半導体領域及び前
記第３半導体領域の底部から前記半導体基体と前記第１
半導体領域との界面まで距離は、１．５μｍ〜１４．５
μｍの範囲にある、ことを特徴とする請求項１に記載の
半導体素子。 - 【請求項３】前記第３半導体領域は複数形成され、前記
複数の第３半導体領域は、互いに等間隔に配置されてい
る、ことを特徴とする請求項１または２に記載の半導体
素子。 - 【請求項４】前記複数の第３半導体領域は、互いに０．
５μｍ〜１０μｍの間隔で形成されている、ことを特徴
とする請求項３に記載の半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001031803A JP3482959B2 (ja) | 2001-02-08 | 2001-02-08 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001031803A JP3482959B2 (ja) | 2001-02-08 | 2001-02-08 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002237605A JP2002237605A (ja) | 2002-08-23 |
| JP3482959B2 true JP3482959B2 (ja) | 2004-01-06 |
Family
ID=18895830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001031803A Expired - Fee Related JP3482959B2 (ja) | 2001-02-08 | 2001-02-08 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3482959B2 (ja) |
Families Citing this family (7)
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| JP5090043B2 (ja) * | 2007-03-30 | 2012-12-05 | オンセミコンダクター・トレーディング・リミテッド | ダイオード |
| JP5092610B2 (ja) * | 2007-08-01 | 2012-12-05 | トヨタ自動車株式会社 | 半導体装置 |
| JP5269015B2 (ja) * | 2010-09-08 | 2013-08-21 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
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| JP2013243186A (ja) * | 2012-05-18 | 2013-12-05 | Origin Electric Co Ltd | 半導体素子 |
| JP6271813B2 (ja) * | 2015-05-15 | 2018-01-31 | 株式会社日立製作所 | パワー半導体素子およびそれを用いるパワー半導体モジュール |
-
2001
- 2001-02-08 JP JP2001031803A patent/JP3482959B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2002237605A (ja) | 2002-08-23 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |