JPH04233281A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04233281A JPH04233281A JP40853590A JP40853590A JPH04233281A JP H04233281 A JPH04233281 A JP H04233281A JP 40853590 A JP40853590 A JP 40853590A JP 40853590 A JP40853590 A JP 40853590A JP H04233281 A JPH04233281 A JP H04233281A
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- 239000010410 layer Substances 0.000 claims description 42
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ショットキー・バリア
による整流部とＰＩＮ構造による整流部を複合した損失
の小さいダイオードとして知られる半導体装置に関する
。
による整流部とＰＩＮ構造による整流部を複合した損失
の小さいダイオードとして知られる半導体装置に関する
。
【０００２】
【従来の技術】半導体基板全面にＰＩＮ構造を形成した
ダイオードにくらべ、ショットキー・バリアによる整流
部を複合すると、逆回復時間が短くなり、スイッチング
損失が低下するという利点を有する。図１（ａ），（ｂ
）は、特公昭５９−３５１８３号公報で公知のそのよう
な半導体装置を示し、Ｎ層１１とＮ＋ 層１２を有する
シリコン基板１のＮ層表面部に多数のＰ＋ 領域２が形
成され、またその表面にＡｌあるいはＣｒなど、Ｎ層１
１との間にショットキー・バリアを形成する金属層３が
酸化膜４の開口部で接触している。一方、Ｎ＋ 層１２
の表面には全面に金属層５が接触している。また、この
ような構造においては、通常、金属層３の接触面の周縁
部にＰ＋ 領域２と同時に形成されるＰ＋ ガードリン
グ領域６が形成され、Ｎ層１１との間に形成されるＰＮ
接合によって電界集中を緩和し、表面での逆方向降伏電
圧を高める方法が行われる。
ダイオードにくらべ、ショットキー・バリアによる整流
部を複合すると、逆回復時間が短くなり、スイッチング
損失が低下するという利点を有する。図１（ａ），（ｂ
）は、特公昭５９−３５１８３号公報で公知のそのよう
な半導体装置を示し、Ｎ層１１とＮ＋ 層１２を有する
シリコン基板１のＮ層表面部に多数のＰ＋ 領域２が形
成され、またその表面にＡｌあるいはＣｒなど、Ｎ層１
１との間にショットキー・バリアを形成する金属層３が
酸化膜４の開口部で接触している。一方、Ｎ＋ 層１２
の表面には全面に金属層５が接触している。また、この
ような構造においては、通常、金属層３の接触面の周縁
部にＰ＋ 領域２と同時に形成されるＰ＋ ガードリン
グ領域６が形成され、Ｎ層１１との間に形成されるＰＮ
接合によって電界集中を緩和し、表面での逆方向降伏電
圧を高める方法が行われる。
【０００３】
【発明が解決しようとする課題】しかし、そのようなガ
ードリング構造を備えたショットキー・バリア・ダイオ
ードとＰＩＮダイオードの混成半導体装置においては、
ガードリング幅が広いと、特に高電流領域においてガー
ドリング領域６からＮ層１１への少数キャリアの注入が
増大し、逆回復時間が長くなる等の悪影響が生じる。
ードリング構造を備えたショットキー・バリア・ダイオ
ードとＰＩＮダイオードの混成半導体装置においては、
ガードリング幅が広いと、特に高電流領域においてガー
ドリング領域６からＮ層１１への少数キャリアの注入が
増大し、逆回復時間が長くなる等の悪影響が生じる。
【０００４】本発明の目的は、上述の欠点を除き、ガー
ドリング領域からの少数キャリアの注入を抑えて逆回復
時間を短くしたＰＩＮ，ショットキー・バリア複合の半
導体装置を提供することにある。
ドリング領域からの少数キャリアの注入を抑えて逆回復
時間を短くしたＰＩＮ，ショットキー・バリア複合の半
導体装置を提供することにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は第一導電型の低不純物濃度の半導体層の
表面層内に選択的に分散して形成された第二導電型の第
一領域とその第一領域をとり囲んで選択的に形成された
環状の第二導電型の第二領域を有し、前記第一導電型の
半導体層表面に第一領域および第二領域の少なくとも第
一領域に近い側を含めて接触し、前記第一導電型の半導
体層との間に第一導電型の半導体層と第二導電型の第一
領域との間の接合と順方向を同じ向きにして並列のショ
ットキー・バリアを形成する金属層を備えた半導体装置
において、第二領域の表面不純物濃度が第一領域の表面
不純物濃度より低いものとする。そして、第二領域の表
面不純物濃度が３×１０１６／ｃｍ３ 以下であること
が有効である。また、第一領域は複数個の領域として形
成されてもよく、あるいは第一導電型の半導体層の複数
個の露出領域を囲んで形成されてもよい。
めに、本発明は第一導電型の低不純物濃度の半導体層の
表面層内に選択的に分散して形成された第二導電型の第
一領域とその第一領域をとり囲んで選択的に形成された
環状の第二導電型の第二領域を有し、前記第一導電型の
半導体層表面に第一領域および第二領域の少なくとも第
一領域に近い側を含めて接触し、前記第一導電型の半導
体層との間に第一導電型の半導体層と第二導電型の第一
領域との間の接合と順方向を同じ向きにして並列のショ
ットキー・バリアを形成する金属層を備えた半導体装置
において、第二領域の表面不純物濃度が第一領域の表面
不純物濃度より低いものとする。そして、第二領域の表
面不純物濃度が３×１０１６／ｃｍ３ 以下であること
が有効である。また、第一領域は複数個の領域として形
成されてもよく、あるいは第一導電型の半導体層の複数
個の露出領域を囲んで形成されてもよい。
【０００６】
【作用】ガードリング領域である第二領域の表面不純物
濃度をＰＩＮダイオードを形成する第一領域の表面不純
物濃度より低くすることにより、ガードリングからの少
数キャリアの注入が減少する。これによりＰＩＮダイオ
ード部およびガードリング部からの少数キャリアの全注
入量が減少するので、逆回復時間が短くなる。
濃度をＰＩＮダイオードを形成する第一領域の表面不純
物濃度より低くすることにより、ガードリングからの少
数キャリアの注入が減少する。これによりＰＩＮダイオ
ード部およびガードリング部からの少数キャリアの全注
入量が減少するので、逆回復時間が短くなる。
【０００７】
【実施例】図１に示した構造をもつ半導体装置を次のよ
うにして作製した。すなわち、高不純物濃度のＮ＋ シ
リコン・サブストレート１２の上に比抵抗７ΩｃｍのＮ
型シリコン層１１を２５μｍの厚さにエピタキシャル成
長させたシリコン基板１を使用し、酸化膜マスクを用い
た公知の選択拡散技術によりＮ層１１の表面層内に深さ
５μｍの１２μｍ角の方形のＰ＋ シリコン領域２を３
０〜４０μｍの間隔で配置した。さらに、別の酸化膜マ
スクを形成しての選択拡散技術によりこれらのＰ＋領域
の周りを囲むＰ＋ ガードリング領域６を選択拡散によ
り形成した。ガードリング６によって囲まれた面積のう
ちＮ＋ 層１２，Ｎ層１１と共にＰＩＮダイオードを形
成するＰ＋ 領域２の面積が３０％を占める。このあと
、ショットキー・バリア金属層３を形成した。ＰＩＮダ
イオード部のＰ＋ 領域２の表面不純物濃度を１×１０
１７〜５×１０１８／ｃｍ３ の範囲内で変化させ、ガ
ードリング領域６の表面不純物濃度は３×１０１７／ｃ
ｍ３ ，３×１０１６／ｃｍ３ ，２×１０１５／ｃｍ
３ とした半導体装置および比較のため金属層３が直接
Ｎ層１１に接触せず、ガードリング領域６と間隔を介す
る全面に形成された前記表面不純物濃度のＰ＋ 領域２
に接触する全面ＰＩＮダイオードの半導体装置を作製し
た。図２はそれらの半導体装置の逆回復時間ｔｒｒとＰ
＋ 領域２の表面不純物濃度の関係を示す。線２１は全
面ＰＩＮダイオード、線２２，２３，２４はそれぞれガ
ードリング領域６の表面不純物濃度が３×１０１７／ｃ
ｍ３ ，３×１０１６／ｃｍ３ ，２×１０１５／ｃｍ
３ の場合である。線２２，２３，２４よりガードリン
グ領域６の表面不純物濃度が低い方がｔｒｒが短くなり
、逆回復特性が改善される。特に、ガードリング領域６
の表面不純物濃度が３×１０１６／ｃｍ３ 以下のとき
に有効であり、線２１に示した全面ＰＩＮダイオードの
場合に比してｔｒｒが１／５程度になる。
うにして作製した。すなわち、高不純物濃度のＮ＋ シ
リコン・サブストレート１２の上に比抵抗７ΩｃｍのＮ
型シリコン層１１を２５μｍの厚さにエピタキシャル成
長させたシリコン基板１を使用し、酸化膜マスクを用い
た公知の選択拡散技術によりＮ層１１の表面層内に深さ
５μｍの１２μｍ角の方形のＰ＋ シリコン領域２を３
０〜４０μｍの間隔で配置した。さらに、別の酸化膜マ
スクを形成しての選択拡散技術によりこれらのＰ＋領域
の周りを囲むＰ＋ ガードリング領域６を選択拡散によ
り形成した。ガードリング６によって囲まれた面積のう
ちＮ＋ 層１２，Ｎ層１１と共にＰＩＮダイオードを形
成するＰ＋ 領域２の面積が３０％を占める。このあと
、ショットキー・バリア金属層３を形成した。ＰＩＮダ
イオード部のＰ＋ 領域２の表面不純物濃度を１×１０
１７〜５×１０１８／ｃｍ３ の範囲内で変化させ、ガ
ードリング領域６の表面不純物濃度は３×１０１７／ｃ
ｍ３ ，３×１０１６／ｃｍ３ ，２×１０１５／ｃｍ
３ とした半導体装置および比較のため金属層３が直接
Ｎ層１１に接触せず、ガードリング領域６と間隔を介す
る全面に形成された前記表面不純物濃度のＰ＋ 領域２
に接触する全面ＰＩＮダイオードの半導体装置を作製し
た。図２はそれらの半導体装置の逆回復時間ｔｒｒとＰ
＋ 領域２の表面不純物濃度の関係を示す。線２１は全
面ＰＩＮダイオード、線２２，２３，２４はそれぞれガ
ードリング領域６の表面不純物濃度が３×１０１７／ｃ
ｍ３ ，３×１０１６／ｃｍ３ ，２×１０１５／ｃｍ
３ の場合である。線２２，２３，２４よりガードリン
グ領域６の表面不純物濃度が低い方がｔｒｒが短くなり
、逆回復特性が改善される。特に、ガードリング領域６
の表面不純物濃度が３×１０１６／ｃｍ３ 以下のとき
に有効であり、線２１に示した全面ＰＩＮダイオードの
場合に比してｔｒｒが１／５程度になる。
【０００８】図３は本発明に基づくショットキー・バリ
ア半導体装置の別の実施例を示し、図１の場合とは逆に
Ｐ＋ 領域２が連続して形成され、Ｎ層１１はガードリ
ング領域６の外側では連続しているが、内側では分離し
た複数の領域として形成されている。ガードリング領域
６の表面不純物濃度がＰ＋ 領域２の表面不純物濃度よ
り低くされることは上の実施例と同様である。この実施
例では、高比抵抗のＮ層１１の金属層３に接触している
領域がＰ＋ 領域２に囲まれていることにより、逆方向
印加時にＮ層１１に広がる空乏層によってピンチオフを
起こしやすく、図１の半導体装置に比して高耐圧が得や
すい。
ア半導体装置の別の実施例を示し、図１の場合とは逆に
Ｐ＋ 領域２が連続して形成され、Ｎ層１１はガードリ
ング領域６の外側では連続しているが、内側では分離し
た複数の領域として形成されている。ガードリング領域
６の表面不純物濃度がＰ＋ 領域２の表面不純物濃度よ
り低くされることは上の実施例と同様である。この実施
例では、高比抵抗のＮ層１１の金属層３に接触している
領域がＰ＋ 領域２に囲まれていることにより、逆方向
印加時にＮ層１１に広がる空乏層によってピンチオフを
起こしやすく、図１の半導体装置に比して高耐圧が得や
すい。
【０００９】図４はさらに別の実施例を示し、Ｐ＋ 領
域２はくしの歯状に形成され、その間にＮ層１１が露出
している。この場合もガードリング領域６の表面不純物
濃度を低くすることは上記の各実施例と同様である。
域２はくしの歯状に形成され、その間にＮ層１１が露出
している。この場合もガードリング領域６の表面不純物
濃度を低くすることは上記の各実施例と同様である。
【００１０】本発明は上記の実施例に限定されるもので
はなく、Ｐ型シリコン基板とＮ領域の間のＰＩＮ接合な
らびにＰ型基板と金属層の間のショットキー・バリアと
を並列にした半導体装置におけるＮ型ガードリング領域
の表面不純物濃度にも適用できる。
はなく、Ｐ型シリコン基板とＮ領域の間のＰＩＮ接合な
らびにＰ型基板と金属層の間のショットキー・バリアと
を並列にした半導体装置におけるＮ型ガードリング領域
の表面不純物濃度にも適用できる。
【００１１】
【発明の効果】本発明によれば、ＰＩＮダイオードとシ
ョットキー・バリアダイオードを並列に複合した半導体
装置のガードリング領域の表面不純物濃度を同一導電型
のダイオード部の領域の表面不純物濃度より低くするこ
とにより、ガードリング領域から逆導電型の領域への少
数キャリアの注入が減少し、逆回復時間が短くなり、ス
イッチング損失が低減される。そして、ガードリング領
域の表面不純物濃度が３×１０１６／ｃｍ３ 以下のと
きに特に逆回復時間の短縮が顕著になる。なお、ダイオ
ード部領域が複数個の分離した領域に形成されている場
合も、連続した領域に形成されている場合も有効である
。
ョットキー・バリアダイオードを並列に複合した半導体
装置のガードリング領域の表面不純物濃度を同一導電型
のダイオード部の領域の表面不純物濃度より低くするこ
とにより、ガードリング領域から逆導電型の領域への少
数キャリアの注入が減少し、逆回復時間が短くなり、ス
イッチング損失が低減される。そして、ガードリング領
域の表面不純物濃度が３×１０１６／ｃｍ３ 以下のと
きに特に逆回復時間の短縮が顕著になる。なお、ダイオ
ード部領域が複数個の分離した領域に形成されている場
合も、連続した領域に形成されている場合も有効である
。
【図１】本発明の一実施例の半導体装置を示し、そのう
ち（ａ）は断面図、（ｂ）は平面図
ち（ａ）は断面図、（ｂ）は平面図
【図２】全面ＰＩＮダイオードおよびガードリング領域
の表面不純物濃度をパラメータとしたときの本発明の実
施されるショットキー・バリア半導体装置の逆回復時間
とダイオード部領域の表面不純物濃度との関係線図
の表面不純物濃度をパラメータとしたときの本発明の実
施されるショットキー・バリア半導体装置の逆回復時間
とダイオード部領域の表面不純物濃度との関係線図
【図
３】本発明の別の実施例の半導体装置の平面図
３】本発明の別の実施例の半導体装置の平面図
【図４】
本発明のさらに別の実施例の半導体装置の平面図
本発明のさらに別の実施例の半導体装置の平面図
１ シリコン基板
１１ Ｎ層
１２ Ｎ＋ 層
２ Ｐ＋ 領域
３ ショットキー・バリア金属層６ Ｐ＋
ガードリング領域
ガードリング領域
Claims (4)
- 【請求項１】第一導電型の低不純物濃度の半導体層の表
面層内に選択的に分散して形成された第二導電型の第一
領域とその第一領域をとり囲んで選択的に形成された環
状の第二導電型の領域とを有し、前記第一導電型の半導
体層表面に第一領域および第二領域の少なくとも第一領
域に近い側を含めて接触し、前記第一導電型の半導体層
の間に第一導電型の半導体層と第二導電型の第一領域と
の間の接合と順方向を同じ向きにして並列のショットキ
ー・バリアを形成する金属層を備えたものにおいて、第
二領域の表面不純物濃度が第一領域の表面不純物濃度よ
り低いことを特徴とする半導体装置。 - 【請求項２】請求項１記載のものにおいて、第二領域の
表面不純物濃度が３×１０１６／ｃｍ３ 以下である半
導体装置。 - 【請求項３】請求項１あるいは２記載のものにおいて、
第一領域が複数個の領域として形成された半導体装置。 - 【請求項４】請求項１あるいは２記載のものにおいて、
第一領域が第一導電型の半導体層の複数個の露出領域を
囲んで形成された半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40853590A JPH04233281A (ja) | 1990-12-28 | 1990-12-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40853590A JPH04233281A (ja) | 1990-12-28 | 1990-12-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04233281A true JPH04233281A (ja) | 1992-08-21 |
Family
ID=18517977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40853590A Pending JPH04233281A (ja) | 1990-12-28 | 1990-12-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04233281A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1119055A1 (en) * | 2000-01-19 | 2001-07-25 | Fabtech, Inc. | Distributed reverse surge guard |
| US6462393B2 (en) | 2001-03-20 | 2002-10-08 | Fabtech, Inc. | Schottky device |
| US6717229B2 (en) | 2000-01-19 | 2004-04-06 | Fabtech, Inc. | Distributed reverse surge guard |
| US6855983B1 (en) * | 1998-11-10 | 2005-02-15 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device having reduced on resistance |
| JP2009535853A (ja) * | 2006-05-02 | 2009-10-01 | セミサウス ラボラトリーズ インコーポレイテッド | サージ電流保護を伴う半導体デバイスとその製造方法 |
-
1990
- 1990-12-28 JP JP40853590A patent/JPH04233281A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6855983B1 (en) * | 1998-11-10 | 2005-02-15 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device having reduced on resistance |
| EP1119055A1 (en) * | 2000-01-19 | 2001-07-25 | Fabtech, Inc. | Distributed reverse surge guard |
| US6717229B2 (en) | 2000-01-19 | 2004-04-06 | Fabtech, Inc. | Distributed reverse surge guard |
| US6462393B2 (en) | 2001-03-20 | 2002-10-08 | Fabtech, Inc. | Schottky device |
| US6710419B2 (en) | 2001-03-20 | 2004-03-23 | Fabtech, Inc. | Method of manufacturing a schottky device |
| JP2009535853A (ja) * | 2006-05-02 | 2009-10-01 | セミサウス ラボラトリーズ インコーポレイテッド | サージ電流保護を伴う半導体デバイスとその製造方法 |
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