JP2002246611A - 半導体素子 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 78
- 239000000758 substrate Substances 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 84
- 229910052710 silicon Inorganic materials 0.000 abstract description 84
- 239000010703 silicon Substances 0.000 abstract description 84
- 238000009413 insulation Methods 0.000 abstract 1
- 230000004888 barrier function Effects 0.000 description 9
- 239000002131 composite material Substances 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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Abstract
(57)【要約】
【課題】 ＰＮ接合とショットキ接合とが隣接した、信
頼性の高い半導体素子を提供する。 【解決手段】 Ｎ形シリコン領域１２の表面領域の中心
領域に、Ｐ＋形シリコン領域１５を島状に複数形成す
る。Ｐ＋形シリコン領域１５の上部に、開口１６ａを有
する絶縁膜１６を介してアノード電極１３を設ける。Ｐ
＋形シリコン領域１５は、互いに実質的に等間隔に形成
され、開口１６ａ内のアノード電極１３と接触しない位
置にも配置される。ここで、Ｐ＋形シリコン領域１５同
士の間隔は、逆方向電圧の印加時にＮ形シリコン領域１
２とＰ＋形シリコン領域１５との間に形成されるＰＮ接
合により、実質的に一体化した空乏層が形成されるよう
に構成されている。
頼性の高い半導体素子を提供する。 【解決手段】 Ｎ形シリコン領域１２の表面領域の中心
領域に、Ｐ＋形シリコン領域１５を島状に複数形成す
る。Ｐ＋形シリコン領域１５の上部に、開口１６ａを有
する絶縁膜１６を介してアノード電極１３を設ける。Ｐ
＋形シリコン領域１５は、互いに実質的に等間隔に形成
され、開口１６ａ内のアノード電極１３と接触しない位
置にも配置される。ここで、Ｐ＋形シリコン領域１５同
士の間隔は、逆方向電圧の印加時にＮ形シリコン領域１
２とＰ＋形シリコン領域１５との間に形成されるＰＮ接
合により、実質的に一体化した空乏層が形成されるよう
に構成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、整流機能を有する
半導体素子、特に、ショットキ障壁の整流部とＰＮ接合
の整流部とが隣接する半導体素子に関する。
半導体素子、特に、ショットキ障壁の整流部とＰＮ接合
の整流部とが隣接する半導体素子に関する。
【０００２】
【従来の技術】整流器等に用いられる半導体素子、例え
ば、スイッチング素子には、高いスイッチング速度、順
方向及び逆方向特性が求められる。このような半導体整
流素子としては、ＰＮ接合を用いるＰＮ接合ダイオード
及びショットキ接合を用いるショットキダイオードが広
く使用されている。
ば、スイッチング素子には、高いスイッチング速度、順
方向及び逆方向特性が求められる。このような半導体整
流素子としては、ＰＮ接合を用いるＰＮ接合ダイオード
及びショットキ接合を用いるショットキダイオードが広
く使用されている。
【０００３】ＰＮ接合ダイオードは、逆方向電圧印加時
の漏れ電流が少ない、耐圧が高い等、逆方向特性が高
い。しかし、ＰＮ接合ダイオードはスイッチング速度が
遅く、高速回路での使用には適さない。スイッチング速
度を向上させる手段として、金、白金等の重金属を拡散
させる方法があるが、スイッチング速度が向上する反
面、逆漏れ電流が増大し、また、順方向電圧降下が増大
する。
の漏れ電流が少ない、耐圧が高い等、逆方向特性が高
い。しかし、ＰＮ接合ダイオードはスイッチング速度が
遅く、高速回路での使用には適さない。スイッチング速
度を向上させる手段として、金、白金等の重金属を拡散
させる方法があるが、スイッチング速度が向上する反
面、逆漏れ電流が増大し、また、順方向電圧降下が増大
する。
【０００４】ショットキダイオードはスイッチング速度
が速い等、スイッチング特性が高い。しかし、ショット
キダイオードは逆方向特性が低く、特に、高圧、大電流
の回路に用いる場合には問題がある。例えば、逆方向の
過電圧に対する耐性（サージ耐量）が極めて低く、降伏
電圧近くの逆電圧が印加されるとショットキ障壁を超え
て流れる漏れ電流が急増するため素子の破壊が起こりや
すい。
が速い等、スイッチング特性が高い。しかし、ショット
キダイオードは逆方向特性が低く、特に、高圧、大電流
の回路に用いる場合には問題がある。例えば、逆方向の
過電圧に対する耐性（サージ耐量）が極めて低く、降伏
電圧近くの逆電圧が印加されるとショットキ障壁を超え
て流れる漏れ電流が急増するため素子の破壊が起こりや
すい。
【０００５】上記したＰＮ接合ダイオード及びショット
キダイオードの特性を併せ持つ半導体素子として、特公
昭59-35183号公報等に開示されている半導体素子が知ら
れている。上記開示の半導体素子は、ショットキ障壁の
整流部とＰＮ接合の整流部とを隣接して配置した構成を
有する。
キダイオードの特性を併せ持つ半導体素子として、特公
昭59-35183号公報等に開示されている半導体素子が知ら
れている。上記開示の半導体素子は、ショットキ障壁の
整流部とＰＮ接合の整流部とを隣接して配置した構成を
有する。
【０００６】上記半導体素子は、断面を見た場合に、シ
ョットキ障壁の整流部とＰＮ接合の整流部とが、電極
（ショットキ金属）と半導体層の界面近傍に交互に隣接
して配置された構造を有する。上記構成によれば、順方
向動作時においては、ショットキ障壁を通して電流が流
れるため、ショットキダイオードと似た高いスイッチン
グ特性が得られる。また、逆方向動作時においては、シ
ョットキ接合領域はＰＮ接合の形成する空乏層によって
埋められ、ショットキ接合領域からの漏れ電流を抑える
ことができ、従って、良好な逆方向電圧特性（サージ耐
量）が得られる。
ョットキ障壁の整流部とＰＮ接合の整流部とが、電極
（ショットキ金属）と半導体層の界面近傍に交互に隣接
して配置された構造を有する。上記構成によれば、順方
向動作時においては、ショットキ障壁を通して電流が流
れるため、ショットキダイオードと似た高いスイッチン
グ特性が得られる。また、逆方向動作時においては、シ
ョットキ接合領域はＰＮ接合の形成する空乏層によって
埋められ、ショットキ接合領域からの漏れ電流を抑える
ことができ、従って、良好な逆方向電圧特性（サージ耐
量）が得られる。
【０００７】しかし、上記半導体素子においては、逆方
向電圧が印加されたときに、ショットキ接合による整流
部分とＰＮ接合による接合部分とが隣接して配置された
領域（以下、「整流複合領域」という）の周辺端部にお
いて漏れ電流が流れやすい。
向電圧が印加されたときに、ショットキ接合による整流
部分とＰＮ接合による接合部分とが隣接して配置された
領域（以下、「整流複合領域」という）の周辺端部にお
いて漏れ電流が流れやすい。
【０００８】漏れ電流を阻止する手段として、整流複合
領域の外周に隣接してこれを包囲するように環状のガー
ドリング領域を形成する方法が知られている。ガードリ
ング領域は、ＰＮ接合領域として形成され、電極と接触
して設けられる。すなわち、整流複合領域の外周をＰＮ
接合で終端し、この終端のＰＮ接合を構成する拡散領域
の表面に絶縁膜と電極との境界部分を形成している。整
流複合領域を包囲するガードリング領域は、逆方向電圧
の印加時にガードリング領域の周囲に広がる空乏層によ
って周辺端部からの漏れ電流を効果的に阻止する。
領域の外周に隣接してこれを包囲するように環状のガー
ドリング領域を形成する方法が知られている。ガードリ
ング領域は、ＰＮ接合領域として形成され、電極と接触
して設けられる。すなわち、整流複合領域の外周をＰＮ
接合で終端し、この終端のＰＮ接合を構成する拡散領域
の表面に絶縁膜と電極との境界部分を形成している。整
流複合領域を包囲するガードリング領域は、逆方向電圧
の印加時にガードリング領域の周囲に広がる空乏層によ
って周辺端部からの漏れ電流を効果的に阻止する。
【０００９】
【発明が解決しようとする課題】ガードリング領域を備
える構成において、ガードリング領域と電極の端部との
位置合わせには、高精度のマスク合わせ技術が必要とさ
れる。このことは、高価なマスクの製造、位置ずれによ
る不良率の増加等をもたらし生産コストを増大させる。
このように、従来のショットキ接合とＰＮ接合とが隣接
した構造を有する半導体素子は、低コストに漏れ電流を
効果的に阻止可能な構成を有するものではなかった。
える構成において、ガードリング領域と電極の端部との
位置合わせには、高精度のマスク合わせ技術が必要とさ
れる。このことは、高価なマスクの製造、位置ずれによ
る不良率の増加等をもたらし生産コストを増大させる。
このように、従来のショットキ接合とＰＮ接合とが隣接
した構造を有する半導体素子は、低コストに漏れ電流を
効果的に阻止可能な構成を有するものではなかった。
【００１０】上記事情を鑑みて、本発明は、信頼性の高
い半導体素子を提供することを目的とする。また、本発
明は、ショットキ障壁とＰＮ接合の整流部分とを隣接し
て配置した半導体素子において、漏れ電流を効果的に阻
止可能な半導体素子を提供することを目的とする。さら
に、本発明は、ショットキ障壁とＰＮ接合の整流部分と
を隣接して配置した、低コストな半導体素子を提供する
ことを目的とする。
い半導体素子を提供することを目的とする。また、本発
明は、ショットキ障壁とＰＮ接合の整流部分とを隣接し
て配置した半導体素子において、漏れ電流を効果的に阻
止可能な半導体素子を提供することを目的とする。さら
に、本発明は、ショットキ障壁とＰＮ接合の整流部分と
を隣接して配置した、低コストな半導体素子を提供する
ことを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る半導体素子は、第１導電形の半導体基
体と、前記半導体基体の表面領域に形成され、前記半導
体基体と不純物濃度の異なる第１導電形の第１半導体領
域と、前記第１半導体領域の表面領域に、島状に複数形
成され、前記第１半導体領域とＰＮ接合を形成する第２
導電形の第２半導体領域と、前記第１半導体領域上に、
前記第２半導体領域の少なくとも一部と接触するように
設けられ、前記第１半導体領域とショットキ接合を形成
する金属層と、を備え、前記第２半導体領域は互いに実
質的に等間隔に配置され、前記第１半導体領域と、前記
金属層と接触する前記第２半導体領域、及び、前記金属
層と接触する前記第２半導体領域に隣接する前記第２半
導体領域と、により形成されるＰＮ接合は、逆方向電圧
の印加時に実質的に一体化した空乏層を形成する、こと
を特徴とする。
め、本発明に係る半導体素子は、第１導電形の半導体基
体と、前記半導体基体の表面領域に形成され、前記半導
体基体と不純物濃度の異なる第１導電形の第１半導体領
域と、前記第１半導体領域の表面領域に、島状に複数形
成され、前記第１半導体領域とＰＮ接合を形成する第２
導電形の第２半導体領域と、前記第１半導体領域上に、
前記第２半導体領域の少なくとも一部と接触するように
設けられ、前記第１半導体領域とショットキ接合を形成
する金属層と、を備え、前記第２半導体領域は互いに実
質的に等間隔に配置され、前記第１半導体領域と、前記
金属層と接触する前記第２半導体領域、及び、前記金属
層と接触する前記第２半導体領域に隣接する前記第２半
導体領域と、により形成されるＰＮ接合は、逆方向電圧
の印加時に実質的に一体化した空乏層を形成する、こと
を特徴とする。
【００１２】また、前記第２半導体領域は、例えば、互
いに０．５μｍ〜３μｍの範囲の間隔で形成されてい
る。
いに０．５μｍ〜３μｍの範囲の間隔で形成されてい
る。
【００１３】上記構成によれば、ショットキ接合とＰＮ
接合とが隣接した構成を備え、低順方向電圧降下、低漏
れ電流、高サージ耐量等を有する信頼性の高い半導体素
子が提供される。
接合とが隣接した構成を備え、低順方向電圧降下、低漏
れ電流、高サージ耐量等を有する信頼性の高い半導体素
子が提供される。
【００１４】また、第２半導体領域は、第１半導体領域
の表面領域の所定領域に均一に形成されている。すなわ
ち、金属層は前記所定領域内であればどこに配置されて
もよく、金属層を設ける際の高精度のマスク合わせ等は
必要とされない。従って、製造段階における製造コスト
の低減、マスクの位置ずれによる不良率の低減等が図れ
る。
の表面領域の所定領域に均一に形成されている。すなわ
ち、金属層は前記所定領域内であればどこに配置されて
もよく、金属層を設ける際の高精度のマスク合わせ等は
必要とされない。従って、製造段階における製造コスト
の低減、マスクの位置ずれによる不良率の低減等が図れ
る。
【００１５】
【発明の実施の形態】本発明の実施の形態にかかる半導
体素子について、以下図面を参照して説明する。図１
は、本実施の形態にかかる半導体素子の断面図を示し、
図２は、図１の半導体素子の平面図を示す。以下に示す
半導体素子は、ショットキ接合とＰＮ接合とを備えたダ
イオードとして機能する。
体素子について、以下図面を参照して説明する。図１
は、本実施の形態にかかる半導体素子の断面図を示し、
図２は、図１の半導体素子の平面図を示す。以下に示す
半導体素子は、ショットキ接合とＰＮ接合とを備えたダ
イオードとして機能する。
【００１６】図１に示すように、本実施の形態の半導体
素子１は、シリコン単結晶からなるシリコン基板１０に
形成されたＮ＋形シリコン層１１及びＮ形シリコン領域
１２と、シリコン基板１０の表裏面に設けられたアノー
ド電極１３及びカソード電極１４と、から構成される。
素子１は、シリコン単結晶からなるシリコン基板１０に
形成されたＮ＋形シリコン層１１及びＮ形シリコン領域
１２と、シリコン基板１０の表裏面に設けられたアノー
ド電極１３及びカソード電極１４と、から構成される。
【００１７】Ｎ＋形シリコン層１１は、シリコン基板１
０を構成している。Ｎ＋形シリコン層１１の不純物濃度
は、例えば、１．５×１０１９ｃｍ−３程度である。Ｎ
形シリコン領域１２は、Ｎ＋形シリコン層１１上にエピ
タキシャル成長により形成されている。Ｎ形シリコン領
域１２は、例えば、１．０×１０１６ｃｍ−３程度の不
純物濃度を有する。また、その厚さは、２μｍ〜１５μ
ｍ程度である。このとき、Ｎ形シリコン領域１２の比抵
抗は０．５Ωｃｍ〜５Ωｃｍ程度である。
０を構成している。Ｎ＋形シリコン層１１の不純物濃度
は、例えば、１．５×１０１９ｃｍ−３程度である。Ｎ
形シリコン領域１２は、Ｎ＋形シリコン層１１上にエピ
タキシャル成長により形成されている。Ｎ形シリコン領
域１２は、例えば、１．０×１０１６ｃｍ−３程度の不
純物濃度を有する。また、その厚さは、２μｍ〜１５μ
ｍ程度である。このとき、Ｎ形シリコン領域１２の比抵
抗は０．５Ωｃｍ〜５Ωｃｍ程度である。
【００１８】Ｎ形シリコン領域１２の表面には、Ｐ＋形
シリコン領域１５が形成されている。Ｐ＋形シリコン領
域１５は、その表面を残してＮ形シリコン領域１２に包
囲され、Ｎ形シリコン領域１２の表面領域中央の所定領
域に、島状に複数形成されている。複数のＰ＋形シリコ
ン領域１５は同一の拡散工程で形成され、例えば、１．
０×１０１６ｃｍ−３〜１．０×１０１９ｃｍ−３程度
の不純物濃度、及び、例えば、０．５μｍ〜１０μｍ程
度の拡散深さを有する。
シリコン領域１５が形成されている。Ｐ＋形シリコン領
域１５は、その表面を残してＮ形シリコン領域１２に包
囲され、Ｎ形シリコン領域１２の表面領域中央の所定領
域に、島状に複数形成されている。複数のＰ＋形シリコ
ン領域１５は同一の拡散工程で形成され、例えば、１．
０×１０１６ｃｍ−３〜１．０×１０１９ｃｍ−３程度
の不純物濃度、及び、例えば、０．５μｍ〜１０μｍ程
度の拡散深さを有する。
【００１９】Ｐ＋形シリコン領域１５は、Ｎ形シリコン
領域１２との間にＰＮ接合を形成する。これにより、Ｐ
＋形シリコン領域１５とＮ形シリコン領域１２との間に
はＰＮ接合による整流部が形成され、半導体素子１はＰ
Ｎ接合ダイオードとしての機能を有する。
領域１２との間にＰＮ接合を形成する。これにより、Ｐ
＋形シリコン領域１５とＮ形シリコン領域１２との間に
はＰＮ接合による整流部が形成され、半導体素子１はＰ
Ｎ接合ダイオードとしての機能を有する。
【００２０】図２は、図１に示す半導体素子１の平面図
を示す。図２に示すように、シリコン基板１０の表面に
は、円形のＰ＋形シリコン領域１５が、Ｎ形シリコン領
域１２の表面領域の中心領域に、複数格子状に実質的に
等間隔に露出している。従って、シリコン基板１０の表
面は、島状に露出したＰ＋形シリコン領域１５の間に、
Ｎ形シリコン領域１２が露出した構成を有する。ここ
で、実質的に等間隔とは、ほぼ等間隔の意であり、Ｐ＋
形シリコン領域１５同士の間隔は、例えば、０．５μｍ
〜３μｍ程度である。
を示す。図２に示すように、シリコン基板１０の表面に
は、円形のＰ＋形シリコン領域１５が、Ｎ形シリコン領
域１２の表面領域の中心領域に、複数格子状に実質的に
等間隔に露出している。従って、シリコン基板１０の表
面は、島状に露出したＰ＋形シリコン領域１５の間に、
Ｎ形シリコン領域１２が露出した構成を有する。ここ
で、実質的に等間隔とは、ほぼ等間隔の意であり、Ｐ＋
形シリコン領域１５同士の間隔は、例えば、０．５μｍ
〜３μｍ程度である。
【００２１】図１に戻り、シリコン基板１０の上面に
は、絶縁膜１６が配置されている。絶縁膜１６は、シリ
コン酸化膜等から構成され、開口１６ａを備える。ま
た、図２に示すように上面から見た場合に、絶縁膜１６
の開口１６ａは、Ｎ形シリコン領域１２及びＰ＋形シリ
コン領域１５を、内側部分と外側部分とに分け、隣接す
るＰ＋形シリコン領域１５の間に配置されている。
は、絶縁膜１６が配置されている。絶縁膜１６は、シリ
コン酸化膜等から構成され、開口１６ａを備える。ま
た、図２に示すように上面から見た場合に、絶縁膜１６
の開口１６ａは、Ｎ形シリコン領域１２及びＰ＋形シリ
コン領域１５を、内側部分と外側部分とに分け、隣接す
るＰ＋形シリコン領域１５の間に配置されている。
【００２２】図１に戻り、絶縁膜１６の上面には、アノ
ード電極１３が設けられている。アノード電極１３は、
パラジウム等の金属から構成され、ダイオードとしての
半導体素子１のアノード電極として機能する。また、ア
ノード電極１３は、絶縁膜１６の開口１６ａを介して開
口１６ａの内側に露出したＮ形シリコン領域１２と接触
し、一方、開口１６ａの外側のＰ＋形シリコン領域１５
とは接触しないよう配置されている。アノード電極１３
はＮ形シリコン領域１２と接触して、Ｎ形シリコン領域
１２との間にショットキ接合を形成する。これにより、
アノード電極１３とＮ形シリコン領域１２との間にはシ
ョットキ接合による整流部が形成され、半導体素子１は
ショットキダイオードとしての機能を有する。
ード電極１３が設けられている。アノード電極１３は、
パラジウム等の金属から構成され、ダイオードとしての
半導体素子１のアノード電極として機能する。また、ア
ノード電極１３は、絶縁膜１６の開口１６ａを介して開
口１６ａの内側に露出したＮ形シリコン領域１２と接触
し、一方、開口１６ａの外側のＰ＋形シリコン領域１５
とは接触しないよう配置されている。アノード電極１３
はＮ形シリコン領域１２と接触して、Ｎ形シリコン領域
１２との間にショットキ接合を形成する。これにより、
アノード電極１３とＮ形シリコン領域１２との間にはシ
ョットキ接合による整流部が形成され、半導体素子１は
ショットキダイオードとしての機能を有する。
【００２３】このように、シリコン基板１０のアノード
側の主面には、アノード電極１３と、Ｎ形シリコン領域
１２と、Ｐ＋形シリコン領域１５と、によって形成され
るショットキ接合とＰＮ接合とが複合して構成された整
流複合領域が形成される。整流複合領域では、ＰＮ接合
による整流部分とショットキ接合による整流部分とが交
互に隣接した構成となっている。上記構成により、ショ
ットキダイオード及びＰＮ接合ダイオードの特性、すな
わち、低い順方向電圧降下及び高い逆方向降伏電圧が得
られる。
側の主面には、アノード電極１３と、Ｎ形シリコン領域
１２と、Ｐ＋形シリコン領域１５と、によって形成され
るショットキ接合とＰＮ接合とが複合して構成された整
流複合領域が形成される。整流複合領域では、ＰＮ接合
による整流部分とショットキ接合による整流部分とが交
互に隣接した構成となっている。上記構成により、ショ
ットキダイオード及びＰＮ接合ダイオードの特性、すな
わち、低い順方向電圧降下及び高い逆方向降伏電圧が得
られる。
【００２４】また、Ｐ＋形シリコン領域１５は、Ｎ形シ
リコン領域１２の表面領域の所定領域に実質的に等間隔
に形成され、Ｐ＋形シリコン領域１５同士の間の間隔
は、例えば、０．５μｍ〜３μｍ程度である。これによ
り、半導体素子１に逆方向電圧が印加された場合には、
図３に示すように、島状のＰ＋形シリコン領域１５とＮ
形半導体領域１２との間のＰＮ接合により形成される空
乏層３０は、互いに連結して実質的に一体化し、いわゆ
る、ピンチオフ状態となる。これにより、Ｎ形シリコン
領域１２とアノード電極１３との間に形成されるショッ
トキ障壁にかかる電界強度が低減され、漏れ電流が低減
される。
リコン領域１２の表面領域の所定領域に実質的に等間隔
に形成され、Ｐ＋形シリコン領域１５同士の間の間隔
は、例えば、０．５μｍ〜３μｍ程度である。これによ
り、半導体素子１に逆方向電圧が印加された場合には、
図３に示すように、島状のＰ＋形シリコン領域１５とＮ
形半導体領域１２との間のＰＮ接合により形成される空
乏層３０は、互いに連結して実質的に一体化し、いわゆ
る、ピンチオフ状態となる。これにより、Ｎ形シリコン
領域１２とアノード電極１３との間に形成されるショッ
トキ障壁にかかる電界強度が低減され、漏れ電流が低減
される。
【００２５】ここで、絶縁膜１６の開口１６ａは、シリ
コン基板１０の表面上に、Ｐ＋形シリコン領域１５の配
置に合わせることなく形成される。すなわち、開口１６
ａは、シリコン基板１０のほぼ中央といった具合に、高
精度の位置合わせを必要とされずに形成され、例えば、
ガードリング等の所定領域に高精度にマスク合わせされ
て形成されることはない。従って、高価なマスク等を必
要とせず、低コストかつ簡便に製造することができる。
コン基板１０の表面上に、Ｐ＋形シリコン領域１５の配
置に合わせることなく形成される。すなわち、開口１６
ａは、シリコン基板１０のほぼ中央といった具合に、高
精度の位置合わせを必要とされずに形成され、例えば、
ガードリング等の所定領域に高精度にマスク合わせされ
て形成されることはない。従って、高価なマスク等を必
要とせず、低コストかつ簡便に製造することができる。
【００２６】シリコン基板１０の下面にはカソード電極
１４が設けられ、Ｎ＋形シリコン層１１と低抵抗性接触
している。カソード電極１４は、例えば、アルミニウム
から構成される。ここで、Ｎ＋形シリコン層１１及びＮ
形シリコン領域１２は、ダイオードのカソード領域とし
て機能する。
１４が設けられ、Ｎ＋形シリコン層１１と低抵抗性接触
している。カソード電極１４は、例えば、アルミニウム
から構成される。ここで、Ｎ＋形シリコン層１１及びＮ
形シリコン領域１２は、ダイオードのカソード領域とし
て機能する。
【００２７】以上説明したように、本実施の形態の半導
体素子１においては、Ｐ＋形シリコン領域１５は、Ｎ形
シリコン領域１２の表面領域の所定領域に、島状に実質
的に等間隔に形成されている。また、隣接するＰ＋形シ
リコン領域１５の間隔は、逆方向降伏電圧印加時に、Ｎ
形シリコン領域１２とＰ＋形シリコン領域１５とが形成
するＰＮ接合から広がる空乏層が実質的に一体化するよ
う構成されている。従って、漏れ電流が低くかつサージ
耐量の高い、信頼性の高い半導体素子１が得られる。
体素子１においては、Ｐ＋形シリコン領域１５は、Ｎ形
シリコン領域１２の表面領域の所定領域に、島状に実質
的に等間隔に形成されている。また、隣接するＰ＋形シ
リコン領域１５の間隔は、逆方向降伏電圧印加時に、Ｎ
形シリコン領域１２とＰ＋形シリコン領域１５とが形成
するＰＮ接合から広がる空乏層が実質的に一体化するよ
う構成されている。従って、漏れ電流が低くかつサージ
耐量の高い、信頼性の高い半導体素子１が得られる。
【００２８】さらに、Ｐ＋形シリコン領域１５は、Ｎ形
シリコン領域１２の表面領域の所定領域に均一に形成さ
れているので、アノード電極１３を形成する際に、例え
ば、Ｎ形シリコン領域１２のアノード電極１３との接触
領域の周縁部にガードリング領域等の所定のＰ＋形拡散
領域を設け、アノード電極１３をこの所定領域に高精度
に位置合わせする等の必要はない。従って、高精度（高
価）なマスク等を必要とせず、低コストかつ簡便に上記
構成の半導体素子１を製造することができる。
シリコン領域１２の表面領域の所定領域に均一に形成さ
れているので、アノード電極１３を形成する際に、例え
ば、Ｎ形シリコン領域１２のアノード電極１３との接触
領域の周縁部にガードリング領域等の所定のＰ＋形拡散
領域を設け、アノード電極１３をこの所定領域に高精度
に位置合わせする等の必要はない。従って、高精度（高
価）なマスク等を必要とせず、低コストかつ簡便に上記
構成の半導体素子１を製造することができる。
【００２９】もちろん、上記構成の半導体素子１は、シ
ョットキ障壁の整流部分とＰＮ接合の整流部分とを隣接
して配置した素子構造を採用しているので、ショットキ
ダイオードとＰＮ接合ダイオードの双方の利点である、
低い順方向電圧降下、及び、高い逆方向耐圧が得られ
る。
ョットキ障壁の整流部分とＰＮ接合の整流部分とを隣接
して配置した素子構造を採用しているので、ショットキ
ダイオードとＰＮ接合ダイオードの双方の利点である、
低い順方向電圧降下、及び、高い逆方向耐圧が得られ
る。
【００３０】本発明は、上記実施の形態に限られず、種
々の変形、応用が可能である。以下、本発明に適用可能
な上記実施の形態の変形態様について、説明する。
々の変形、応用が可能である。以下、本発明に適用可能
な上記実施の形態の変形態様について、説明する。
【００３１】上記実施の形態では、Ｎ形シリコン領域１
２とショットキ接合を形成するアノード電極１３は、パ
ラジウムから構成されるものとしたが、これに限らず、
クロム、チタン、モリブデン、タングステン、アルミニ
ウム等、ショットキ金属として機能するものであれば、
いかなる金属も可能である。
２とショットキ接合を形成するアノード電極１３は、パ
ラジウムから構成されるものとしたが、これに限らず、
クロム、チタン、モリブデン、タングステン、アルミニ
ウム等、ショットキ金属として機能するものであれば、
いかなる金属も可能である。
【００３２】上記実施の形態では、Ｐ＋形シリコン領域
１５をＮ形シリコン領域１２に島状に点在させる構造と
した。しかし、Ｐ＋形シリコン領域１５をＮ形シリコン
領域１２にストライプ状に形成した構成も可能である。
また、逆に、Ｎ形シリコン領域１２が島状に露出する構
成も可能である。さらにまた、Ｐ＋形シリコン領域１５
の平面形状を、円形ではなく、方形、多角形等としても
よい。
１５をＮ形シリコン領域１２に島状に点在させる構造と
した。しかし、Ｐ＋形シリコン領域１５をＮ形シリコン
領域１２にストライプ状に形成した構成も可能である。
また、逆に、Ｎ形シリコン領域１２が島状に露出する構
成も可能である。さらにまた、Ｐ＋形シリコン領域１５
の平面形状を、円形ではなく、方形、多角形等としても
よい。
【００３３】上記実施の形態では、絶縁膜１６の開口１
６ａは、隣接するＰ＋形シリコン領域１５の間に配置さ
れ、アノード電極１３は開口１６ａの外側のＰ＋形シリ
コン領域１５とは接触しない配置とした。しかし、図４
に示すように、開口１６ａの内周が平面的に見てＰ＋形
シリコン領域１５を分割するように配置され、アノード
電極１３がＰ＋形シリコン領域１５と一部で重なり、接
触する構成であってもよい。
６ａは、隣接するＰ＋形シリコン領域１５の間に配置さ
れ、アノード電極１３は開口１６ａの外側のＰ＋形シリ
コン領域１５とは接触しない配置とした。しかし、図４
に示すように、開口１６ａの内周が平面的に見てＰ＋形
シリコン領域１５を分割するように配置され、アノード
電極１３がＰ＋形シリコン領域１５と一部で重なり、接
触する構成であってもよい。
【００３４】上記実施の形態では、Ｎ形シリコン層１２
の表面領域にＰ形の拡散領域を形成する構成とした。し
かし、これに限らず、Ｐ形シリコン層上にＮ形の拡散領
域を形成する構成であってもよい。
の表面領域にＰ形の拡散領域を形成する構成とした。し
かし、これに限らず、Ｐ形シリコン層上にＮ形の拡散領
域を形成する構成であってもよい。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
信頼性の高い半導体素子が提供される。
信頼性の高い半導体素子が提供される。
【図１】本発明の実施の形態にかかる半導体素子の断面
図である。
図である。
【図２】本発明の実施の形態にかかる半導体素子の平面
図である。
図である。
【図３】逆方向電圧印加時の半導体素子の断面図であ
る。
る。
【図４】他の実施形態を示す図である。
１ 半導体素子 １０ シリコン基板 １１ Ｎ＋形シリコン層 １２ Ｎ形シリコン領域 １３ アノード電極 １４ カソード電極 １５ Ｐ＋形シリコン領域 １６ 絶縁膜 １６ａ 開口 ３０ 空乏層
Claims (2)
- 【請求項１】第１導電形の半導体基体と、 前記半導体基体の表面領域に形成され、前記半導体基体
と不純物濃度の異なる第１導電形の第１半導体領域と、 前記第１半導体領域の表面領域に、島状に複数形成さ
れ、前記第１半導体領域とＰＮ接合を形成する第２導電
形の第２半導体領域と、 前記第１半導体領域上に、前記第２半導体領域の少なく
とも一部と接触するように設けられ、前記第１半導体領
域とショットキ接合を形成する金属層と、を備え、 前記第２半導体領域は互いに実質的に等間隔に配置さ
れ、前記第１半導体領域と、前記金属層と接触する前記
第２半導体領域、及び、前記金属層と接触する前記第２
半導体領域に隣接する前記第２半導体領域と、により形
成されるＰＮ接合は、逆方向電圧の印加時に実質的に一
体化した空乏層を形成する、ことを特徴とする半導体素
子。 - 【請求項２】前記第２半導体領域は、互いに０．５μｍ
〜３μｍの範囲の間隔で形成されている、ことを特徴と
する請求項１に記載の半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001043870A JP3551154B2 (ja) | 2001-02-20 | 2001-02-20 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001043870A JP3551154B2 (ja) | 2001-02-20 | 2001-02-20 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002246611A true JP2002246611A (ja) | 2002-08-30 |
| JP3551154B2 JP3551154B2 (ja) | 2004-08-04 |
Family
ID=18905964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001043870A Expired - Fee Related JP3551154B2 (ja) | 2001-02-20 | 2001-02-20 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3551154B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009521817A (ja) * | 2005-12-27 | 2009-06-04 | キュースピード セミコンダクター インコーポレーテッド | 超高速リカバリダイオード |
| JP2012190983A (ja) * | 2011-03-10 | 2012-10-04 | Toshiba Corp | 半導体装置 |
| US8809969B2 (en) | 2009-05-12 | 2014-08-19 | Mitsubishi Electric Corporation | Semiconductor device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101186920B1 (ko) * | 2009-10-28 | 2012-10-02 | 미쓰비시덴키 가부시키가이샤 | 탄화 규소 반도체장치 |
-
2001
- 2001-02-20 JP JP2001043870A patent/JP3551154B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009521817A (ja) * | 2005-12-27 | 2009-06-04 | キュースピード セミコンダクター インコーポレーテッド | 超高速リカバリダイオード |
| US8809969B2 (en) | 2009-05-12 | 2014-08-19 | Mitsubishi Electric Corporation | Semiconductor device |
| JP2012190983A (ja) * | 2011-03-10 | 2012-10-04 | Toshiba Corp | 半導体装置 |
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| Publication number | Publication date |
|---|---|
| JP3551154B2 (ja) | 2004-08-04 |
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