JPH05259479A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05259479A JPH05259479A JP35405892A JP35405892A JPH05259479A JP H05259479 A JPH05259479 A JP H05259479A JP 35405892 A JP35405892 A JP 35405892A JP 35405892 A JP35405892 A JP 35405892A JP H05259479 A JPH05259479 A JP H05259479A
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- semiconductor region
- semiconductor
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Abstract
(57)【要約】
【目的】 絶縁膜中のイオンの影響を受け難いアバラン
シェダイオードを提供する。 【構成】 Ｎ形領域１５とＮ+ 形領域１８とＰ+ 形領域
１７とでＰＮ接合を形成する。Ｐ+ 形領域１７に離間さ
せてＮ++形領域１９を形成する。絶縁膜１２を介してア
ノード電極１３をＮ++形領域１９の上まで延在させる。
Ｐ+ 形領域１７とＮ++形領域１９との間の空乏層を確実
に生じさせる。
シェダイオードを提供する。 【構成】 Ｎ形領域１５とＮ+ 形領域１８とＰ+ 形領域
１７とでＰＮ接合を形成する。Ｐ+ 形領域１７に離間さ
せてＮ++形領域１９を形成する。絶縁膜１２を介してア
ノード電極１３をＮ++形領域１９の上まで延在させる。
Ｐ+ 形領域１７とＮ++形領域１９との間の空乏層を確実
に生じさせる。
Description
【０００１】
【産業上の利用分野】本発明は、アバランシェ降伏型接
合を有する半導体装置に関する。
合を有する半導体装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】アバラ
ンシェブレークダウン（なだれ降伏）現象を利用した定
電圧ダイオードは一般にアバランシェダイオードと呼ば
れ、基準電圧回路や保護回路等の種々の電子回路に広く
使用されている。従来のアバランシェダイオードは図７
に示すように、Ｎ形領域１の内にＰ+ 形領域２を形成
し、Ｎ形領域１にはＮ++形領域４を介してカソード電極
５を接続し、Ｐ+ 形領域２にはアノード電極６を接続す
ると共に、アノード電極６を絶縁膜７の上に延在させる
ことによって構成されている。図７のアバランシェダイ
オードによれば、アノード電極６が絶縁膜７を介してＮ
形領域１の上方に延在しているので、ＰＮ接合に基づく
空乏層の他に電界効果に基づく空乏層が生じ、破線で示
すような空乏層８が得られる。このダイオードのＰＮ接
合に印加される逆バイアス電圧がアバランシェ電圧を越
えると、空乏層８の曲率部分に電界集中部分が生じてこ
こを中心としてブレークダウンが起きる。
ンシェブレークダウン（なだれ降伏）現象を利用した定
電圧ダイオードは一般にアバランシェダイオードと呼ば
れ、基準電圧回路や保護回路等の種々の電子回路に広く
使用されている。従来のアバランシェダイオードは図７
に示すように、Ｎ形領域１の内にＰ+ 形領域２を形成
し、Ｎ形領域１にはＮ++形領域４を介してカソード電極
５を接続し、Ｐ+ 形領域２にはアノード電極６を接続す
ると共に、アノード電極６を絶縁膜７の上に延在させる
ことによって構成されている。図７のアバランシェダイ
オードによれば、アノード電極６が絶縁膜７を介してＮ
形領域１の上方に延在しているので、ＰＮ接合に基づく
空乏層の他に電界効果に基づく空乏層が生じ、破線で示
すような空乏層８が得られる。このダイオードのＰＮ接
合に印加される逆バイアス電圧がアバランシェ電圧を越
えると、空乏層８の曲率部分に電界集中部分が生じてこ
こを中心としてブレークダウンが起きる。
【０００３】ところで、空乏層８は絶縁膜７やこの上に
被覆された保護膜（図示せず）に含まれるイオンの影響
を受けて変動し易い。この結果、これにつながる空乏層
８も変動することになり、ブレークダウン電圧が不安定
になるという問題が生じた。
被覆された保護膜（図示せず）に含まれるイオンの影響
を受けて変動し易い。この結果、これにつながる空乏層
８も変動することになり、ブレークダウン電圧が不安定
になるという問題が生じた。
【０００４】そこで、本発明の目的は、絶縁膜のイオン
の影響を受け難いアバランシェダイオードを提供するこ
とにある。
の影響を受け難いアバランシェダイオードを提供するこ
とにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の本発明は、実施例を示す図面の符号を参照して説明す
ると、半導体基体内に含まれている第１の導電形の第１
の半導体領域１５、１８と、前記第１の導電形とは反対
の第２の導電形を有し、前記第１の半導体領域１５、１
８に隣接し、且つ前記半導体基体の表面に露出するよう
に配置されている第２の半導体領域１７と、前記半導体
基体の表面において前記第２の半導体領域１７を離間し
て包囲するように配置され、且つこの表面部分に空乏層
が実質的に生じないように形成されている第３の半導体
領域１９又は２９と、前記半導体基体の表面において前
記第１の半導体領域１５、１８の上面に形成され且つこ
の第１の半導体領域１５、１８と前記第２の半導体領域
１７との境界を越えて前記第２の半導体領域１７の上面
に延在し且つ前記第１の半導体領域１５、１８と前記第
３の半導体領域１９又は２９との境界を越えて前記第３
の半導体領域１９又は２９の上面に延在するように形成
された絶縁膜１２と、前記第２の半導体領域１７に電気
的に接続され且つ前記絶縁膜１２上に延在する部分を有
し、この延在する部分が前記第１の半導体領域１５、１
８と前記第３の半導体領域１９又は２９との境界を越え
て前記第３の半導体領域１９又は２９の上に至るように
形成された電極１３とを備えた半導体装置に係わるもの
である。
の本発明は、実施例を示す図面の符号を参照して説明す
ると、半導体基体内に含まれている第１の導電形の第１
の半導体領域１５、１８と、前記第１の導電形とは反対
の第２の導電形を有し、前記第１の半導体領域１５、１
８に隣接し、且つ前記半導体基体の表面に露出するよう
に配置されている第２の半導体領域１７と、前記半導体
基体の表面において前記第２の半導体領域１７を離間し
て包囲するように配置され、且つこの表面部分に空乏層
が実質的に生じないように形成されている第３の半導体
領域１９又は２９と、前記半導体基体の表面において前
記第１の半導体領域１５、１８の上面に形成され且つこ
の第１の半導体領域１５、１８と前記第２の半導体領域
１７との境界を越えて前記第２の半導体領域１７の上面
に延在し且つ前記第１の半導体領域１５、１８と前記第
３の半導体領域１９又は２９との境界を越えて前記第３
の半導体領域１９又は２９の上面に延在するように形成
された絶縁膜１２と、前記第２の半導体領域１７に電気
的に接続され且つ前記絶縁膜１２上に延在する部分を有
し、この延在する部分が前記第１の半導体領域１５、１
８と前記第３の半導体領域１９又は２９との境界を越え
て前記第３の半導体領域１９又は２９の上に至るように
形成された電極１３とを備えた半導体装置に係わるもの
である。
【０００６】
【作用及び効果】本発明の第３の半導体領域１９又は２
９は空乏層が実質的に生じない領域である。一方、電極
１３は第１の半導体領域１５、１８の上及び第３の半導
体領域１９又は２９の上まで延在している。従って、第
１の半導体領域１５、１８の表面領域には第３の半導体
領域１９又は２９に達する空乏層が確実に形成される。
従って、絶縁膜や保護樹脂にイオンが存在しても、これ
による空乏層の幅の変化が発生せず、所定の耐圧及び所
定の降伏電圧を安定的に得ることができる。
９は空乏層が実質的に生じない領域である。一方、電極
１３は第１の半導体領域１５、１８の上及び第３の半導
体領域１９又は２９の上まで延在している。従って、第
１の半導体領域１５、１８の表面領域には第３の半導体
領域１９又は２９に達する空乏層が確実に形成される。
従って、絶縁膜や保護樹脂にイオンが存在しても、これ
による空乏層の幅の変化が発生せず、所定の耐圧及び所
定の降伏電圧を安定的に得ることができる。
【０００７】
【実施例】以下、図１〜図３を参照して本発明の実施例
に係わるアバランシェダイオードを説明する。本実施例
のアバランシェダイオードは、図１に示すようにシリコ
ン半導体から成る半導体基体（サブストレート）１１と
半導体基体１１の一方の主面に形成されたシリコン酸化
膜から成る絶縁膜１２と、半導体基体１１の一方の主面
側に形成されたＡｌ（アルミニウム）から成るアノード
電極（第１の主電極）１３と、半導体基体１１の他方の
主面側に形成されたＮｉ（ニッケル）から成るカソード
電極（第２の主電極）１４とを有する。
に係わるアバランシェダイオードを説明する。本実施例
のアバランシェダイオードは、図１に示すようにシリコ
ン半導体から成る半導体基体（サブストレート）１１と
半導体基体１１の一方の主面に形成されたシリコン酸化
膜から成る絶縁膜１２と、半導体基体１１の一方の主面
側に形成されたＡｌ（アルミニウム）から成るアノード
電極（第１の主電極）１３と、半導体基体１１の他方の
主面側に形成されたＮｉ（ニッケル）から成るカソード
電極（第２の主電極）１４とを有する。
【０００８】半導体基体１１は出発母材であるＮ形領域
１５と、その下面に形成されたオーミック接続用Ｎ++形
領域１６と、その上面を半導体基体１１の一方の主面に
露出させてＮ形領域１５に隣接して包囲された平面円形
状のＰ+ 形領域１７と、その上面を半導体基体１１の一
方の主面に露出させてＰ+ 形領域１７を包囲するように
形成されたＮ+ 形領域１８と、Ｎ+ 形領域１８を包囲す
るように形成されたＮ++形領域１９とを有する。なお、
Ｎ形領域１５とＮ+ 形領域１８とが本発明の第１の半導
体領域に対応し、Ｐ+ 形領域１７が第２の半導体領域に
対応し、Ｎ++形領域１９が第３の半導体領域に対応して
いる。更に、Ｎ++形領域１６も第１の半導体領域と呼ぶ
こともできる。
１５と、その下面に形成されたオーミック接続用Ｎ++形
領域１６と、その上面を半導体基体１１の一方の主面に
露出させてＮ形領域１５に隣接して包囲された平面円形
状のＰ+ 形領域１７と、その上面を半導体基体１１の一
方の主面に露出させてＰ+ 形領域１７を包囲するように
形成されたＮ+ 形領域１８と、Ｎ+ 形領域１８を包囲す
るように形成されたＮ++形領域１９とを有する。なお、
Ｎ形領域１５とＮ+ 形領域１８とが本発明の第１の半導
体領域に対応し、Ｐ+ 形領域１７が第２の半導体領域に
対応し、Ｎ++形領域１９が第３の半導体領域に対応して
いる。更に、Ｎ++形領域１６も第１の半導体領域と呼ぶ
こともできる。
【０００９】第１の半導体領域の表面領域に相当するＮ
+ 形領域１８はＰ+ 形領域１７の側端面に隣接し、下面
がＮ形領域１５の上面に隣接しており、図２に示すよう
に平面的にみてＰ+ 形領域１７を環状に包囲している。
Ｎ+ 形領域１８は不純物のイオン注入（プレデポジショ
ン）と熱拡散（ドライブ）を併用して形成され、その不
純物濃度はＮ形領域１５の不純物濃度より高くなってお
り、且つ表面側の不純物濃度が内部側よりも高くなって
いる。Ｎ+ 形領域１８の深さは、Ｐ+ 形領域１７よりも
浅い。図示の都合でさほど深さに差がつけられていない
が、Ｎ+ 形領域１８の深さをＰ+ 形領域１７の深さの望
ましくは１／２以下、更に望ましくは１／３以下にす
る。
+ 形領域１８はＰ+ 形領域１７の側端面に隣接し、下面
がＮ形領域１５の上面に隣接しており、図２に示すよう
に平面的にみてＰ+ 形領域１７を環状に包囲している。
Ｎ+ 形領域１８は不純物のイオン注入（プレデポジショ
ン）と熱拡散（ドライブ）を併用して形成され、その不
純物濃度はＮ形領域１５の不純物濃度より高くなってお
り、且つ表面側の不純物濃度が内部側よりも高くなって
いる。Ｎ+ 形領域１８の深さは、Ｐ+ 形領域１７よりも
浅い。図示の都合でさほど深さに差がつけられていない
が、Ｎ+ 形領域１８の深さをＰ+ 形領域１７の深さの望
ましくは１／２以下、更に望ましくは１／３以下にす
る。
【００１０】Ｎ++形領域１９はＰ+ 形領域１７から離間
してＮ+ 形領域１８を環状に包囲するように配置され、
且つＮ+ 形領域１８よりも深く形成され、その下面がＮ
++形領域１６に接続されている。このＮ++形領域１９は
Ｐ+ 形領域１７及びＮ+ 形領域１８を形成する前に、Ｎ
形領域１５に不純物を拡散することによって形成され、
その不純物濃度はＮ形領域１５及びＮ+ 形領域１８の不
純物濃度よりも高い。Ｎ++形領域１９はＰ+ 形領域１７
の側端面とＮ形領域１５との間のＰＮ接合に基づく空乏
層がＮ++形領域１９に達しない範囲でできるだけＰ+ 形
領域１７に近づけることが望ましい。なお、Ｎ++形領域
１６とＰ+ 形領域１７とＮ++形領域１９は通常の不純物
拡散によって形成されている。Ｐ+ 形領域１７の上方部
分の絶縁膜１２には開口が形成されており、アノード電
極１３は開口を通じてＰ+ 形領域１７に接続されてい
る。Ｎ+ 形領域１８及びＮ++形領域１９の上面にはその
全部にわたって絶縁膜１２が形成されている。この絶縁
膜１２はＰ+ 形領域１７とＮ+ 形領域１８の境界部分を
越えてＰ+ 形領域１７の上面まで延在している。アノー
ド電極１３は、絶縁膜１２を介してＮ+ 形領域１８の上
の全域に形成され、更にＮ++形領域１９の中間まで達し
ている。なお、アノード電極１３のＰ+ 形領域１７から
外側に延在する部分は周知のフィールドプレートとして
作用する。
してＮ+ 形領域１８を環状に包囲するように配置され、
且つＮ+ 形領域１８よりも深く形成され、その下面がＮ
++形領域１６に接続されている。このＮ++形領域１９は
Ｐ+ 形領域１７及びＮ+ 形領域１８を形成する前に、Ｎ
形領域１５に不純物を拡散することによって形成され、
その不純物濃度はＮ形領域１５及びＮ+ 形領域１８の不
純物濃度よりも高い。Ｎ++形領域１９はＰ+ 形領域１７
の側端面とＮ形領域１５との間のＰＮ接合に基づく空乏
層がＮ++形領域１９に達しない範囲でできるだけＰ+ 形
領域１７に近づけることが望ましい。なお、Ｎ++形領域
１６とＰ+ 形領域１７とＮ++形領域１９は通常の不純物
拡散によって形成されている。Ｐ+ 形領域１７の上方部
分の絶縁膜１２には開口が形成されており、アノード電
極１３は開口を通じてＰ+ 形領域１７に接続されてい
る。Ｎ+ 形領域１８及びＮ++形領域１９の上面にはその
全部にわたって絶縁膜１２が形成されている。この絶縁
膜１２はＰ+ 形領域１７とＮ+ 形領域１８の境界部分を
越えてＰ+ 形領域１７の上面まで延在している。アノー
ド電極１３は、絶縁膜１２を介してＮ+ 形領域１８の上
の全域に形成され、更にＮ++形領域１９の中間まで達し
ている。なお、アノード電極１３のＰ+ 形領域１７から
外側に延在する部分は周知のフィールドプレートとして
作用する。
【００１１】図１のアバランシェダイオードのアノード
電極１３とカソード電極１４との間にカソード電極１４
側の電位が高くなる逆方向電圧を印加すると、Ｐ+ 形領
域１７とＮ形領域１５によって形成される第１のＰＮ接
合２０から点線で示すように第１の空乏層２１が拡が
り、Ｐ+ 形領域１７とＮ+ 形領域１８によって形成され
る第２のＰＮ接合２２から第２の空乏層２３が拡がる。
また、Ｎ+ 形領域１８の表面側にはアノード電極１３の
電界効果によって第３の空乏層２４が拡がる。但し、Ｎ
++形領域１９は不純物濃度が高いので、この表面領域に
アノード電極１３の電界効果による空乏層が実質的に生
じない。アノード電極１３はＮ+ 形領域１８上のみでな
く、Ｎ++形領域１９の上まで延在しているので、アノー
ド電極１３のパターンのバラツキ等に無関係にＮ+ 形領
域１８の全表面領域に空乏層が確実に生じる。なお、第
１、第２及び第３の空乏層２１、２３、２４は互いに連
続して拡がるので厳密に区別されるものではない。ここ
で、Ｎ+ 形領域１８がＮ形領域１５よりも不純物濃度が
高いので、第２の空乏層２３は第１の空乏層２１よりも
幅狭に形成される。また、Ｎ+ 形領域１８は半導体基体
１１の一方の主面側からＮ形領域１５側に向かって低下
する不純物濃度を有するから、図１に示すように第２の
空乏層２３は半導体基体１１の一方の主面側で幅狭とな
る。しかし、Ｎ+ 形領域１８の表面部分には第３の空乏
層２４が在るので、もっとも幅の狭い部分はＮ+ 形領域
１８の表面よりも少し下に位置する。逆方向電圧がブレ
ークダウン電圧に達すると、第２の空乏層２３の幅狭部
分に臨界電界強度Ｅcritを越える部分（電界集中点）が
生じて、この部分でブレークダウンが起きる。本実施例
では、逆方向電圧印加時にＮ+ 形領域１８が第２及び第
３の空乏層２３、２４で一杯にならないようにＮ+ 形領
域１８の幅が決定されている。ブレークダウン時の逆方
向電流ＩR の電流通路は、カソード電極１４と、Ｎ++形
領域１６と、Ｎ++形領域１９と、Ｎ+ 形領域１８と、第
２の空乏層２３の幅狭部分と、Ｐ+ 形領域１７と、アノ
ード電極１３とから成る。
電極１３とカソード電極１４との間にカソード電極１４
側の電位が高くなる逆方向電圧を印加すると、Ｐ+ 形領
域１７とＮ形領域１５によって形成される第１のＰＮ接
合２０から点線で示すように第１の空乏層２１が拡が
り、Ｐ+ 形領域１７とＮ+ 形領域１８によって形成され
る第２のＰＮ接合２２から第２の空乏層２３が拡がる。
また、Ｎ+ 形領域１８の表面側にはアノード電極１３の
電界効果によって第３の空乏層２４が拡がる。但し、Ｎ
++形領域１９は不純物濃度が高いので、この表面領域に
アノード電極１３の電界効果による空乏層が実質的に生
じない。アノード電極１３はＮ+ 形領域１８上のみでな
く、Ｎ++形領域１９の上まで延在しているので、アノー
ド電極１３のパターンのバラツキ等に無関係にＮ+ 形領
域１８の全表面領域に空乏層が確実に生じる。なお、第
１、第２及び第３の空乏層２１、２３、２４は互いに連
続して拡がるので厳密に区別されるものではない。ここ
で、Ｎ+ 形領域１８がＮ形領域１５よりも不純物濃度が
高いので、第２の空乏層２３は第１の空乏層２１よりも
幅狭に形成される。また、Ｎ+ 形領域１８は半導体基体
１１の一方の主面側からＮ形領域１５側に向かって低下
する不純物濃度を有するから、図１に示すように第２の
空乏層２３は半導体基体１１の一方の主面側で幅狭とな
る。しかし、Ｎ+ 形領域１８の表面部分には第３の空乏
層２４が在るので、もっとも幅の狭い部分はＮ+ 形領域
１８の表面よりも少し下に位置する。逆方向電圧がブレ
ークダウン電圧に達すると、第２の空乏層２３の幅狭部
分に臨界電界強度Ｅcritを越える部分（電界集中点）が
生じて、この部分でブレークダウンが起きる。本実施例
では、逆方向電圧印加時にＮ+ 形領域１８が第２及び第
３の空乏層２３、２４で一杯にならないようにＮ+ 形領
域１８の幅が決定されている。ブレークダウン時の逆方
向電流ＩR の電流通路は、カソード電極１４と、Ｎ++形
領域１６と、Ｎ++形領域１９と、Ｎ+ 形領域１８と、第
２の空乏層２３の幅狭部分と、Ｐ+ 形領域１７と、アノ
ード電極１３とから成る。
【００１２】本実施例のアバランシェダイオードは以下
の効果を有する。 （１） Ｎ+ 形領域１８の側端面は空乏層が形成されな
いＮ++形領域１９で包囲され、且つＰＮ接合に基づく空
乏層に連続する半導体基体１１の表面の空乏層がＮ+ 形
領域１８の全表面に限定的に生じるように構成されてい
るために、絶縁膜１２やこの上に設けられる保護樹脂
（図示せず）に含まれているイオンによって空乏層２
１，２３、２４の拡りが変化しない。もし、Ｎ++形領域
１９の所に空乏層が生じると、絶縁膜１２の中のイオン
やこの上を被覆する保護樹脂（図示せず）の中のイオン
によってこの空乏層が変化し、Ｎ+ 形領域１８とＰ+ 形
領域１７とのＰＮ接合２２に基づく空乏層２３の幅も変
化し、ブレークダウン電圧の変動が生じるが、本実施例
ではこの様な変動が抑制される。 （２） アノード電極１３がＮ++形領域１９の上まで延
在しているので、アノード電極１３のパターンのバラツ
キが生じてもＮ+ 形領域１８の上にアノード電極１３が
存在しないような事態の発生を防ぐことができる。従っ
て、Ｎ++形領域１９に至る空乏層をＮ+ 形領域１８に確
実に生じさせることができる。 （３） 本実施例のアバランシェダイオードでは、電界
集中点を通る逆方向電流の電流経路を横切る空乏層、即
ちアバランシェブレークダウンを起こす領域での空乏層
が比較的幅狭に形成される。従って、ブレークダウン電
圧の温度依存性が小さいアバランシェダイオードを実現
できる。 （４） 電界集中点が図３に示すように、半導体基体１
１の表面よりも内側（下側）に形成されるので、クリー
プ現象（逆方向電圧印加時にブレ−クダウン電圧が短時
間のうちに変動する不安定な現象）が起きない。なお、
図３では各領域１５、１７、１８、１９の境界が破線で
示され、実線２５によって電界の等しい部分を結んだ等
電界曲線が示されており、内側に位置する等電界曲線ほ
ど電界が強くなっている。 （５） 絶縁膜１２の上方がアノード電極１３で覆われ
ているので、アノード電極１３が絶縁膜１２と共に保護
膜として作用し、高い信頼性が得られている。 本実施例では、生産性のよいシリコン酸化膜のみから成
る絶縁膜１２でシリコン酸化膜とシリコン窒化膜やリン
シリケードガラス膜等から成る二層の絶縁膜と同様の信
頼性が得られている。
の効果を有する。 （１） Ｎ+ 形領域１８の側端面は空乏層が形成されな
いＮ++形領域１９で包囲され、且つＰＮ接合に基づく空
乏層に連続する半導体基体１１の表面の空乏層がＮ+ 形
領域１８の全表面に限定的に生じるように構成されてい
るために、絶縁膜１２やこの上に設けられる保護樹脂
（図示せず）に含まれているイオンによって空乏層２
１，２３、２４の拡りが変化しない。もし、Ｎ++形領域
１９の所に空乏層が生じると、絶縁膜１２の中のイオン
やこの上を被覆する保護樹脂（図示せず）の中のイオン
によってこの空乏層が変化し、Ｎ+ 形領域１８とＰ+ 形
領域１７とのＰＮ接合２２に基づく空乏層２３の幅も変
化し、ブレークダウン電圧の変動が生じるが、本実施例
ではこの様な変動が抑制される。 （２） アノード電極１３がＮ++形領域１９の上まで延
在しているので、アノード電極１３のパターンのバラツ
キが生じてもＮ+ 形領域１８の上にアノード電極１３が
存在しないような事態の発生を防ぐことができる。従っ
て、Ｎ++形領域１９に至る空乏層をＮ+ 形領域１８に確
実に生じさせることができる。 （３） 本実施例のアバランシェダイオードでは、電界
集中点を通る逆方向電流の電流経路を横切る空乏層、即
ちアバランシェブレークダウンを起こす領域での空乏層
が比較的幅狭に形成される。従って、ブレークダウン電
圧の温度依存性が小さいアバランシェダイオードを実現
できる。 （４） 電界集中点が図３に示すように、半導体基体１
１の表面よりも内側（下側）に形成されるので、クリー
プ現象（逆方向電圧印加時にブレ−クダウン電圧が短時
間のうちに変動する不安定な現象）が起きない。なお、
図３では各領域１５、１７、１８、１９の境界が破線で
示され、実線２５によって電界の等しい部分を結んだ等
電界曲線が示されており、内側に位置する等電界曲線ほ
ど電界が強くなっている。 （５） 絶縁膜１２の上方がアノード電極１３で覆われ
ているので、アノード電極１３が絶縁膜１２と共に保護
膜として作用し、高い信頼性が得られている。 本実施例では、生産性のよいシリコン酸化膜のみから成
る絶縁膜１２でシリコン酸化膜とシリコン窒化膜やリン
シリケードガラス膜等から成る二層の絶縁膜と同様の信
頼性が得られている。
【００１３】
【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） 図１のＮ++形領域１６を図４に示すようにＰ++
形領域２６に置き換えたＰＮＰ三層構造の半導体素子に
も本発明を適用することができる。なお、図４において
図１と共通する部分には同一の符号が付されている。 （２） 図１のＮ++形領域１９の代りに、図５に示すＮ
++形領域１９ａ、１９ｂを設けてもよい。なお、図５に
おけるＮ++形領域１９ｂは、Ｎ++形領域１６にＮ++形の
埋め込み層を設け、この埋め込み層の不純物をＮ形領域
１５に拡散させることによって得ることができる。図５
において、図１と共通する部分には同一の符号が付され
ている。 （３） 図５におけるＮ++形領域１９ｂを省いた構造に
することもできる。 （４） 図６に示すように、図１のＮ++形領域１９の代
りに、Ｐ+ 形領域２９を設けてもよい。Ｐ+ 形領域２９
の表面には空乏層が形成されないので、空乏層２４が外
周側へ延びていくことを阻ぐことができる。 （５） アノード電極１３はＮ++形領域１９の上方の途
中まで延在させれば十分であるが、Ｎ++形領域１９の全
面又はこれよりも外側まで延在させてもよい。
く、例えば次の変形が可能なものである。 （１） 図１のＮ++形領域１６を図４に示すようにＰ++
形領域２６に置き換えたＰＮＰ三層構造の半導体素子に
も本発明を適用することができる。なお、図４において
図１と共通する部分には同一の符号が付されている。 （２） 図１のＮ++形領域１９の代りに、図５に示すＮ
++形領域１９ａ、１９ｂを設けてもよい。なお、図５に
おけるＮ++形領域１９ｂは、Ｎ++形領域１６にＮ++形の
埋め込み層を設け、この埋め込み層の不純物をＮ形領域
１５に拡散させることによって得ることができる。図５
において、図１と共通する部分には同一の符号が付され
ている。 （３） 図５におけるＮ++形領域１９ｂを省いた構造に
することもできる。 （４） 図６に示すように、図１のＮ++形領域１９の代
りに、Ｐ+ 形領域２９を設けてもよい。Ｐ+ 形領域２９
の表面には空乏層が形成されないので、空乏層２４が外
周側へ延びていくことを阻ぐことができる。 （５） アノード電極１３はＮ++形領域１９の上方の途
中まで延在させれば十分であるが、Ｎ++形領域１９の全
面又はこれよりも外側まで延在させてもよい。
【図１】本発明の実施例に係わるアバランシェダイオー
ドを図２の中央に対応して示す断面図である。
ドを図２の中央に対応して示す断面図である。
【図２】図１の半導体基体の表面を示す平面図である。
【図３】図１のアバランシェダイオードのＮ形領域とＰ
+ 形領域とＮ+ 形領域との境界部分における電界強度の
分布を示す図である。
+ 形領域とＮ+ 形領域との境界部分における電界強度の
分布を示す図である。
【図４】変形例のアバランシェダイオードを示す断面図
である。
である。
【図５】別の変形例のアバランシェダイオードを示す断
面図である。
面図である。
【図６】更に別の変形例のアバランシェダイオードを示
す断面図である。
す断面図である。
【図７】従来のアバランシェダイオードを示す断面図で
ある。
ある。
１５ Ｎ形領域 １７ Ｐ+ 形領域 １８ Ｎ+ 形領域 １９ Ｎ++形領域 １２ 絶縁膜 １３ 電極
Claims (1)
- 【請求項１】 半導体基体内に含まれている第１の導電
形の第１の半導体領域（１５、１８）と、 前記第１の導電形とは反対の第２の導電形を有し、前記
第１の半導体領域（１５、１８）に隣接し、且つ前記半
導体基体の表面に露出するように配置されている第２の
半導体領域（１７）と、 前記半導体基体の表面において前記第２の半導体領域
（１７）を離間して包囲するように配置され、且つこの
表面部分に空乏層が実質的に生じないように形成されて
いる第３の半導体領域（１９又は２９）と、 前記半導体基体の表面において前記第１の半導体領域
（１５、１８）の上面に形成され且つこの第１の半導体
領域（１５、１８）と前記第２の半導体領域（１７）と
の境界を越えて前記第２の半導体領域（１７）の上面に
延在し且つ前記第１の半導体領域（１５、１８）と前記
第３の半導体領域（１９又は２９）との境界を越えて前
記第３の半導体領域（１９又は２９）の上面に延在する
ように形成された絶縁膜（１２）と、 前記第２の半導体領域（１７）に電気的に接続され且つ
前記絶縁膜（１２）上に延在する部分を有し、この延在
する部分が前記第１の半導体領域（１５、１８）と前記
第３の半導体領域（１９又は２９）との境界を越えて前
記第３の半導体領域（１９又は２９）の上に至るように
形成された電極（１３）とを備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35405892A JPH0770742B2 (ja) | 1992-12-15 | 1992-12-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35405892A JPH0770742B2 (ja) | 1992-12-15 | 1992-12-15 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20656489A Division JPH0642556B2 (ja) | 1989-08-09 | 1989-08-09 | アバランシェ降伏型接合を有する半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05259479A true JPH05259479A (ja) | 1993-10-08 |
| JPH0770742B2 JPH0770742B2 (ja) | 1995-07-31 |
Family
ID=18435015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35405892A Expired - Fee Related JPH0770742B2 (ja) | 1992-12-15 | 1992-12-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770742B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100625362B1 (ko) * | 2004-05-27 | 2006-09-20 | 주식회사 케이이씨 | 과도 전압 억제 소자 및 그 제조 방법 |
| KR100868022B1 (ko) * | 2007-06-12 | 2008-11-11 | 주식회사 케이이씨 | 과도 전압 억제 소자 및 그 제조 방법 |
| KR100971460B1 (ko) * | 2010-01-15 | 2010-07-22 | 주식회사 오디텍 | 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스 및 그 제조방법 |
| KR100981793B1 (ko) * | 2010-01-15 | 2010-09-10 | 주식회사 오디텍 | 양방향 브레이크다운 보호기능을 갖는 저전압 과도전압 억압디바이스 및 그 제조방법 |
| KR20160076176A (ko) * | 2014-12-22 | 2016-06-30 | 주식회사 케이이씨 | 과도 전압 억제 소자 패키지 |
| KR102187243B1 (ko) * | 2019-06-28 | 2020-12-04 | 주식회사 케이이씨 | 단방향 과도 전압 억제 소자 및 그 제조 방법 |
| KR102187242B1 (ko) * | 2019-06-27 | 2020-12-04 | 주식회사 케이이씨 | 과도 전압 억제 소자 및 그 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105206680B (zh) * | 2014-06-24 | 2018-09-11 | 比亚迪股份有限公司 | 双向瞬态电压抑制二极管及其制造方法 |
-
1992
- 1992-12-15 JP JP35405892A patent/JPH0770742B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100625362B1 (ko) * | 2004-05-27 | 2006-09-20 | 주식회사 케이이씨 | 과도 전압 억제 소자 및 그 제조 방법 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0770742B2 (ja) | 1995-07-31 |
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