KR100330847B1 - 반절연층을갖는반도체장치 - Google Patents

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Abstract

각기, 제1, 2 전극(6, 2)에 접촉되는 제1 도전형의 제1 반도체영역(13, 15, 17)과 제2 도전형의 반도체영역(14)을 구비하는 반도체장치. 반절연층(8)이 상기 제1, 제2 전극(6, 2) 사이에서 연장되며, 상기 반절연층(8)과 제1 반도체영역(13, 15, 17) 사이에 제1 절연층(4, 7)이 있다. 상기 반절연층(8)의 면저항률은 변화하며, 이는 상기 반절연층(8)과 제1, 2 전극(6, 2)을 덮는 보호절연층(19) 상에 포함된 전하에 대하여 차폐 역할을 함으로써 상기 제1, 2 반도체영역 사이의 pn 접합의 고항복전압성을 향상시켜 준다. 대응하는 제3 전극(5)과 함께 제3 반도체영역(16)이 제2 반도체영역(14)으로부터 일정간격을 유지하며 그 주위로 형성된다. 상기 제3 전극(5)은 제3 반도체영역(16)에 인접한 제1 반도체영역(13, 15, 17)의 일부분위로 연장되며, 이 또한 항복전압을 향상시킨다. 상기 제2 전극(2)은 또한 상기 제2 반도체영역(14)에 인접한 제1 반도체영역(13, 15, 17)의 일부분 위로 연장되어 그 사이의 pn 접합을 덮는다.

Description

반절연층을 갖는 반도체장치
본 발명은 반절연층을 갖는 반도체장치에 관한 것이다. '반절연'이란 용어는 반도체 재료의 저항률과 절연재료의 저항률 사이의 범위 내에 저항률을 갖는 재료를 지칭하는데 사용된다.
일본국 특허출원공고 공보 소52-27032호는 평면형 다이오드 형태의 반도체장치를 개시하고 있다. 상기 다이오드는 제1 도전형의 제1 반도체영역과 상기 제1 반도체영역으로 확장되는 제2 도전형의 제2 반도체영역을 갖는다. 상기 제1 반도체영역 및 제2 반도체영역에 전극이 각기 접촉하며, 특히 고농도로 도핑된 부분을 갖는 상기 제1 반도체영역에 그들 사이에 전기적 연결을 증진시키기 위해 전극이 접속한다.
상기 평면형 다이오드에서는 pn 접합이 상기 제1 반도체영역과 제2 반도체영역사이에 형성된다. 역바이어스가 상기 pn 접합에 인가되면 pn 접합으로부터 공핍영역이 확장되며, 공핍영역의 확장은 다이오드의 항복전압에 영향을 끼친다. 일본국 특허출원공고 공보 소52-27032호는 상기 전극이, 절연층에 의해 상기 제1 반도체영역으로부터 분리되어지는 반절연층에 의해, 내부연결이 되도록 제안하고 있다.
평면형 반도체 다이오드의 항복전압을 개선시키기 위한 많은 다른 제안들이 있어 왔지만 반절연층을 사용하고 있지 않다. 제2 반도체영역과 같은 도전형으로서 제2 반도체영역을 접촉하지 않게 둘러싸는 하나 이상의 제3 반도체영역을 구비하는 것이 알려져 있다. 그리고 전극이 상기 제3 반도체영역과 접촉될 수 있다. 일본국 특개소 59-141267호는 상기 제3 반도체영역이 내부로 그리고/또는 외부로 방사형으로 연장되는 연장부를 갖도록 제안한다. 일본국 특개소 59-76466호는 그러한 복수의 제3 반도체영역이 있고, 이와 관련된 전극이 제1 반도체영역 위로 제3 반도체영역의 내주를 넘어서 방사형으로 연장되도록 제안한다. 상기 제3 전극과 제1 반도체영역 사이의 직접 접촉을 방지하기 위하여 절연물질이 그들 사이에 존재한다. 비슷한 것으로 일본국 특개소 57-155773호는 상기 제3 전극이 그들 사이의 절연물질과 함께 제1 반도체영역의 일부를 다시 덮으며 외부로 방사형으로 연장될 수 있음을 개시하고 있다.
또한 상기 일본국 특허출원공고 공보 소52-27032호는 상기 반절연층 아래로 전극이 없는 환형의 제3 반도체영역을 개시하고 있으며, 일본국 특개소 61-127184호는 상기 특허출원공고 공보 소52-27032호와 비슷한 배열을 하지만 상기 환형의 제3 반도체영역은 폭과 그들 사이의 방사형 공간이 다른 것을 개시하고 있다.
마지막으로, 미합중국 특허번호 제 4,691,223호는 트랜지스터 구조에서 에미터와 컬렉터를 내부 연결하는 반절연층의 사용을 보여준다.
상기에서 논의된 반도체 다이오드와 같은 평면형 반도체장치에 있어서 비활성화용으로서 절연층을 덮어주는 것은 일반적인 일이다. 이러한 비활성화층은 수지나 플라스틱 재료로 만들어진다. 그러나, 만약 상기 비활성화층 아래의 반도체영역의 캐리어와 같거나 또는 반대되는 극성을 갖는 전하가 비활성화층의 외표면에 축적되면, 반대의 극성을 갖는 전하가 반도체영역 내에 유도되어 반도체장치의 항복전압에 영향을 끼치게 된다. 항복전압은 반도체영역내의 전계기울기에 의존하는 것으로서, 반도체영역 일부에서 전하의 유도는 항복을 일으키는 전계밀도의 국부적 집중을 유발시킬 수 있다는 것은 쉽게 인정될 것이다. 이러한 전하가, 예를 들어 그 위에 떨어진 물방울 또는 심지어 90% RH 이상의 고습도에 기인하여, 비활성화층 표면에 유도되는 것은 매우 용이한 일이다.
만일 비활성화층이 상기 일본국 특허출원공고 공보 소52-27032호에 개시된 반도체장치 위로 형성된다면, 상기 반절연층은 비활성화층 표면상의 전하로부터 반도체영역을 차폐하는 역할을 할 것이다. 상기 반도체장치에 역바이어스가 인가되면 전류가 상기 반절연층으로부터 흐른다. 이 전류는 반절연층내의 전위를 일정하게 해줌으로써 상기 반도체영역은 외부전하의 효과로부터 차폐된다.
그러나 이러한 배열에서는 두 가지의 전위적 결함이 있다는 것이 밝혀졌다.
첫째로, 상기 반절연층은 그 아래의 절연층에 의해 상기 반도체영역과 분리되어야 한다. 그러므로, 커패시턴스가 형성되어, 상기 장치에 급격한 상승전압이 인가될 때 상기 반절연층내의 전위가 순간적으로 일정하게 되지 않는다. 이런 상태에서는 상기 반절연층의 차폐효과는 사라질 것이다.
둘째로, 상기 일본국 특허출원공고 공보 소52-27032호에서는 상기 반절연층의 면저항률이 일정하다고 가정하였다. 그러므로 전극들 간의 반절연층을 따르는 전위변화도 또한 일정할 것이다. 그러나 상기 반절연층 하부의 반도체영역의 표면에서의 전위는 일정하게 변화하지 않는다. 결과적으로, 전계강도의 국부적 증가가 반도체영역 내에서 발생할 수 있어서 항복전압을 떨어뜨리게 한다.
이러한 문제점 모두는 상기 반절연막의 면저항률을 변화시킴으로써 극복되어지거나 적어도 개선되어질 수 있게 되었다. 이것이 본 발명의 제 1 태양이다.
바람직하게는, 상기 반절연층 하부의 반도체영역내에서의 전계강도 변화에 대응하는 방식으로 그 준위가 변화되도록 상기 반절연막의 면저항률이 변화된다. 정상적으로는 이것을 달성하기 위하여 상기 반절연층의 면저항률이 전극들 중간에서 최대값을 갖는다. 상기 최대값은 전극인접부의 면저항률의 적어도 두배, 많으면 다섯배 크도록 하는 것이 바람직하다.
면저항률 값은 장치의 상세한 구조에 따르기 때문에 본 발명의 바람직한 목적을 달성하기 위하여 선택되어질 수 있다. 상기 면저항률은 상기 비활성화막의 면저항률 보다 작을 것이 요구되기 때문에 통상적으로 1015Ω /□ 보다 작다. 바람직하게는 상기 면저항률이, 예를 들어 1013Ω /□ 와 같이, 1015Ω /□ 보다 아주 작다. 상기 반절연층의 면저항률의 최소값은 다른 인자들에 의해 영향을 받는다. 물론, 면저항률이 너무 작으면 그 층은 전혀 반절연층으로서 역할하지 않을 것이다. 이 이상의 값에서는 반도체장치의 최대 허용 누설전류에 영향을 끼친다. 반절연층이 상기 장치의 전극들과 내부연결되고 그들 사이에 전류의 흐름을 허용하기 때문에 반절연층의 면저항률에 의해 영향을 받을 누설전류가 흐르게 될 것이다. 그러나 최대 허용누설전류는 반도체장치가 쓰이는 용도에 의존할 것이다.
상기에서 언급된 바와 같이, 반절연층의 면저항률의 변화는 그 전위가 반절연층 하부의 반도체영역에서의 전계변화에 적합하도록 변화하는 것이 바람직하다. 따라서 이러한 관점으로부터 면저항률은 점진적으로 변화하는 것이 바람직하다. 그러나, 제작상의 편의를 위해 반절연층의 면저항률을 계단식으로 변화시킬 수도 있다.
본 발명의 상기 제1 태양의 개선으로서, 상기 제2 반도체영역 주위로 연장되지만 그로부터 떨어져 있는 하나 이상의 제3 반도체영역을 제공하는 것이 가능하다. 그리고 전극들이 상기 제3 반도체영역과 접촉하도록 제공될 수 있다. 이러한 제3 전극들과 또한 상기 제2 전극이 상기 제1 반도체영역의 인접부분 위로 연장되어 반도체장치의 항복전압을 개선시켜 주는 것이 바람직하다. 정말로 만족스러운 것은 면저항률이 변하거나 또는 일정한 반절연층과 결합하여 이러한 전극배열이 제공됨으로써 달성될 수 있다. 따라서 이것은 본 발명의 독립적인 제2의 태양을 나타낸다.
바람직하게는, 복수의 제3 반도체영역이 제공되어 제2 반도체영역 주위로 동심적으로 연장된다. 이러한 제3 반도체영역은 일정한 도핑농도로 되거나 또는 저도핑농도를 갖는 외부영역과 고도핑농도를 갖는 내부영역으로 이루어질 수 있다.
상기에서 언급된 바와 같이, 반절연층과 그 하부의 반도체영역 사이에는 절연층이 있다. 비록 이 절연층이 단일의 절연막으로 형성될 수 있지만 바람직하게는하나 이상의 막으로 형성된다. 이는 제3 반도체영역과 대응되는 제3 전극이 구비될 때 특히 장점을 갖는다. 그리고, 상기 절연층의 하나의 절연막이, 상기 제3 반도체영역과 접촉하기 위하여 그 막내의 개구부를 통하여 연장되는 전극을 갖는 반도체재료와 전극 사이에서 연장될 수 있으며, 다른 막은 상기 반절연층으로부터 상기 제3 전극을 분리하기 위하여 상기 제3 전극 위로 연장될 수도 있다.
따라서, 본 발명은 평면형 반도체장치와 같은 반도체장치의 항복전압이 증가될 수 있도록 하여 반도체장치의 성능을 개선시킨다.
본 발명의 실시예들을 첨부하는 도면을 참조하여, 예로써 이하에서 상세히 설명한다.
제1(a)도 및 1(b)도는 본 발명에 따른 고항복전압(high breakdown vlotage) 평면형 반도체장치의 제1 실시예를 보여주는 개략 단면도 및 평면도이다.
제1(a)도에서 반도체기판은 한 쌍의 주 표면(11, 12)을 가진다. 상기 기판은 하나의 주표면(11)으로 연장되는 n형 반도체층(13)을 포함한다. 상기 주표면(11)으로부터 n형 반도체층(13)으로 p형 반도체층(14)이 확장되어, 주표면(11)의 중심부에서 n형 반도체층(13)과 함께 평면형 제1 pn 접합을 형성한다. 또한 상기 다른 주표면(12)과 n형 반도체층(13) 사이에 n+형 반도체층(15)이 있으며, 상기 n형 반도체층(13) 보다 고농도의 불순물 농도를 가진다. 복수의 p형 전계제어링영역(16)이 상기 주표면(11)으로부터 n형 반도체층(13)으로 연장되며, 상기 주표면(11)의 주변부에서 p형 반도체층(14)을 둘러싼다. 상기 n형 반도체층(13) 보다 고농도의 불순물농도를 갖는 n+형 링영역(17)이 상기 주표면(11)으로부터 n형 반도체층(13)으로 연장되고 상기 p형 전계제어 링영역(16)을 둘러싼다. 상기 n형 반도체층(13), n+형 반도체층(15), 및 n+형 링영역(17)은 p형 반도체층(14)과 반대되는 도전형의 반도체영역(1)을 형성하여, 다이오드를 형성한다.
제1 주전극(2)이 상기 p형 반도체층(14)과 순저항성 접촉(ohmic contact)을 하고, 제2 주전극(3)이 n+형 반도체층(15)과 순저항성 접촉을 이룬다. 상기 주표면(11) 상에 제1 절연막(4)이 있고, 복수의 제1 보조전극(5)들이 상기 제1 절연막(4)의 개구부를 통하여 p형 전계제어 링영역(16)과 순저항성 접촉을 이루고 있다. 상기 제1 보조전극(5)의 모양은 상기 전계제어 링영역(16)에 대응하여 제1(b)도에서 보여진다. 상기 제1 보조전극(5)은 상기 제1 절연막(4) 상에서 상기 각 p형 전계제어 링영역(16)의 양측으로 상기 n형 반도체층(13) 위로 연장된다.
따라서, 상기 제1 보조전극(5)들은 상기 n형 반도체층(13)의 인접부분들을 덮기 위하여 각 p형 전계제어 링영역(16)의 주변부 너머로 연장되어, 상기 n형 반도체층(13)과 p형 전계제어 영역(16) 사이의 pn 접합과 중첩된다. 제2 보조전극(6)은 상기 n+형 링영역(17)과 순저항성 접촉을 이루며, 상기 주전극(2), 제1 보조전극(5), 및 제2 보조전극(6) 상에 제2 절연막(7)이 형성되어 있다. 제1(b)도에 상기 제2 보조전극(6)의 모양이 나타난다.
상기 제2 절연막(7)상에 반절연막(8)이 있으며, 그 양단은 상기 주전극(2)및 제2 보조전극(6)과 접촉한다. 상기 반절연막(8)상에 형성된 제3 절연막(9)은 반도체장치의 최후의 보호막이다. 상기 반절연막의 폭은 제1(b)도에서 화살표(8a)로 표시된다.
제1도에서 보여지는 반도체장치의 고항복전압과 고신뢰성에 대한 이유를 이하 설명한다.
상기 제1 주전극(2)을 음으로 하고 그리고/또는 상기 제2 주전극(3) 또는 제2 보조전극(6)을 양으로 하는 전압이 인가될 때(즉, 상기 p형 반도체층(14)과 n형 반도체층(13) 사이에 형성된 제1 pn 접합에 역바이어스되는 전압), 공핍층이 상기 제1 pn 접합으로부터 n형 반도체층(13)으로 확장되면서 형성된다. 제1 주전극(2)이 제1 pn 접합과 상기 반도체층(13)의 인접부분 위로 연장되기 때문에, 제1 pn 접합에서 형성된 공핍층은 상기 주전극(2)의 전계효과(전계 플레이트 효과)에 기인하여 더욱 확장된다. 이것은 공핍층이 확장됨에 따라 상기 제1 pn 접합면의 전계강도가 완화되고 애벌런치 항복(avalanche breakdown)이 잘 발생하지 않는다는 사실에 기인한다.
본 발명의 제1 실시예에서, 상기 p형 반도체층(14)에 근접하여 배치된 상기 전계제어 링영역(16)과 접촉하는 제1 보조전극(5)이, 상기 제1 pn 접합에 대하여 방사형으로 내부 및 외부로 향하도록 상기 n형 반도체층의 인접부분 위로 연장된다. 상기 전계제어 링영역(16)의 내부로 향하도록 n형 반도체층(13)의 일부를 덮고 있는 상기 제1 보조전극(5) 부분은, 상기 제1 pn 접합으로부터 연장되는 공핍층의 확장을 제한하는 기능을 가진다. 만약 이러한 제1 보조전극(5) 부분이 대응하는 n형 반도체영역 위로 연장되지 않으면, 상기 제1 절연막(4)에 축적되는 상기 n형 반도체층(13)에 대한 음의 전하가 상기 제1 pn 접합으로부터의 공핍층의 확장을 가속시키고, 상기 p형 반도체층(14)과 인접한 전계제어 링영역(16) 사이의 분담된 전압강하를 줄여준다.
상기에서 설명된 현상은 또한 다른 전계제어 링영역(16)에서도 발생한다. 따라서, 상기 p형 반도체층(14)으로부터 최외각의 전계제어 링영역(16)에 이르는 전압강하는 감소되고, 최외각의 전계제어 링영역(16)과 n+형 링영역(17) 사이의 전압강하는 증가한다. 상기 n+형 링영역(17)에 인접한 상기 n형 반도체층(13)의 표면에서의 전계강도는 증가한다. 이것은 항복전압을 줄여주거나 또는 누설전류를 증가시킨다. 그러므로, 상기 제1 pn 접합 또는 상기 전계제어 링영역(16)과 n형 반도체층(13) 사이의 제2 pn 접합으로부터 연장되는 공핍층이 확장되면, 애벌런치 항복은 상기 제1 pn 접합에서는 잘 발생하지 않고 공핍층의 끝부분 근처에서 발생하기 쉽다. 애벌런치 항복을 방지하기 위하여, 전극이 단지 상기 제1 pn 접합에 근접한 전계제어 링영역(16)과 n형 반도체층(13) 사이의 제2 pn 접합만을 덮으면, 상기 제1 절면막(4)과 제3 절연막(9)에 축적되며 상기 n형 반도체층(13)에 대하여 양인전하가 상기 제1 pn 접합으로부터의 공핍층의 확장을 줄여주고, 상기 p형 반도체층(14)과 전계제어 링영역(16) 사이의 전압강하를 증가시켜 준다. 결과적으로, 항복전압이 감소되거나 또는 저지특성(blocking characteristic)이 소프트 파형을 나타낸다. 그러나 상기 제1 주전극(2), 제1 보조전극(5) 및 제2 보조전극(6)은 각각제1 pn 접합, 제2 pn 접합 및 n형 반도체층(13)과 n+형 링영역(17) 사이의 nn+접합의 표면을 덮도록 상기 n형 반도체층(13)의 인접부분 위로 연장되기 때문에, 고항복전압과 고신뢰성의 저지특성이 얻어진다. 더욱이, 상기 접합들이 단지 부분적으로 덮혀져도 비슷한 효과를 얻을 수 있다.
본 발명의 제1 실시예에서, 반절연막(8)이 주전극(2)과 제2 보조전극(6)을 연결하도록 제2 절연막(7) 상에 형성된다. 상기 제1 주전극(2)을 음으로하며 상기 제2 주전극(3) 또는 제2 보조전극(6)을 양으로하는 전압(즉, 제1 pn 접합에 역바이어스되는 전압)이 인가되면, 앞에서 언급된 바와 같이 공핍층이 제1 pn 접합으로부터 n형 반도체층(13)으로 확장된다. 그리하여 전위분포가 반도체기판(1)의 주표면(11)상에 형성된다. 양전하 또는 음전하가 상기 제3 절연막(9) 상에 존재하면 반도체기판(1)의 주표면(11)에서의 전위는 변화되며 저지특성도 변화된다. 그러나, 상기 반절연막(8)에 전류를 인가함으로써 반절연막(8)에서의 전위는 일정하게 되어 반도체장치상의 외부전하의 영향을 제거하는 것이 가능하다.
그러나, 만약에 상기 반절연막 하부의 절연막의 커패시턴스와 반절연막의 면저항률에 기인한 시상수(CR)가 일정한 값을 가진다면, 반절연막 내의 전위는 급상승의 전압이 인가되면 순간적으로 일정하게 되지 않는다. 따라서, 급상승 전압이 인가될 때 반도체기판 표면의 전계완화 효과는 사라진다. 따라서, 상기 전계제어 링영역(16)과 반도체기판(1) 사이의 pn 접합면에서의 전계강도는 증가하고, 항복전압이 줄어들게 된다.
더욱이, 본 발명의 발명자들은 상기 반절연막은 상대습도가 예를 들어 90% 이상이고 반절연막의 면저항률이 1015Ω/□ 이상이 되면 어떠한 효과도 가지지 않는다는 것을 발견하였다. 따라서, 본 발명의 상기 실시예에서 반절연막(8)의 면저항률은 1015Ω/□ 이하가 되도록하여 급상승 전압이 고습도 환경하에 인가될 때라도 저지특성의 변화를 방지하도록 제안되었다. 바람직하게는, 상기 면저항률은 1013Ω/□이하이다.
제1도에서 보여지는 반도체장치의 제조방법을 제2(2)도 내지 제2(f)도를 참조하여 설명한다. 제2(a)도에서 보여지는 제1 단계는 열확산 또는 이온주입에 의한 p형 반도체층(14), 전계제어 링영역(16), 및 n+형 링영역(17)의 형성과, 전극들이 연장되는 개구부를 갖는 제1 절연막(4)의 형성단계이다. 이어서, 제2(b)도에서 보여지는 바와 같이, 제1 주전극(2), 제1 보조전극(5) 및 제2 보조전극(6)이 형성된다. 이것들은 전자빔 증착이나 스퍼터링(sputtering)에 의해 선택적으로 형성되거나, 또는 전면에 형성된 후 선택적 에칭에 의해 형성된다.
다음으로, 제2(c)도에서 보여지는 바와 같이, 두꺼운 제2 절연막(7)이 상기 제1 절연막(4) 상의 각 전극의 노출면의 전면에 P-CVD법 또는 마이크로파 CVD법에 의해 형성되고, 통상의 사진식각에 의해 상기 제1 주전극(2) 및 제2 보조전극(6)의 일부가 노출된다. 그리고 반절연막(8)이 제2(d)도에서 보여지는 바와 같이 제1 주 전극(2)과 제2 보조전극(6)상에 형성된다. 이어서 제2(e)도에 보여지는 바와 같이제3 절연막(9)이 상기 반절연막(8)상에 형성된다. 마지막으로 제2(f)도에서 보여지는 바와 같이 제2 주전극(3)이 n+형 반도체층(15) 상에 형성된다.
제3도는 본 발명의 제2 실시예에 따른 고항복전압 평면형 반도체장치의 개략단면도이다. 상기 제1 실시예의 부분들에 대응하는 제2 실시예의 부분들은 같은 참조번호로 나타낸다. 제2 실시예는 제1(b)도의 배열과 비슷한 평면을 갖는다.
반절연막(8) 하부에 위치한 제1 절연막(4)과 제2 절연막(7)의 두께는 가능한한 크게 증가시키는 것이 좋다고 판명되었다. 따라서, 상기 언급된 CR 시상수와 관련하여, 상기 제1 절연막(4)과 제2 절연막(7)에 의해 캐퍼시턴스(C)가 감소하면 시상수도 감소하게 된다. 더욱이, 상기 제1 절연막(4)과 제2 절연막(7)의 두께가 증가하면, 반절연막(8)의 전위에 기인하여 반도체기판(1) 내부로부터 연장되는 전기력선의 변화를 방지할 수 있다.
제3도는 상기 원리를 사용한 실시예이다. 제3도의 실시예는 반도체기판(1)의 한 주표면(11)상의 제1 절연막(4)이 형성되는 부분에 오목부(11a)가 있다는 점에서 제1도의 실시예와 다르다. 이어서 제1 절연막(4)이 상기 오목부(11a) 내에 형성되어 상기 주표면(11)과 제1 절연막(4)은 거의 서로가 평평하게 된다. 상기 주전극(2), 제1보조전극(5) 및 제2 보조전극(6)이 상기 제1 절연막(4) 내의 개구부를 통하여 연장되지 않아도 되기 때문에 그 두께를 감소시킬 수 있게 한다. 이것은 전극들이 형성된 후 표면의 요철을 최소화시켜 준다. 그러므로, 크랙킹(cracking)과 같은 손상을 일으키지 않고 상기 제2 절연막(7)의 두께를 증가시키는 것이 가능하다. 한편, SOG(Spin-On glass)층으로 상기 전극들(2, 5, 6)을 덮어주는 것도 가능하며, 이 또한 크랙킹을 줄여준다.
제3도에서 보여진 반도체장치의 제조방법이 제4(a)도 내지 제4(f)도를 참조하여 아래에 설명된다. 그 제조방법의 대부분은 제2도에서와 같다. 차이점은 제4(a)도에서 보여지는 바와 같이, n형 반도체층(13)과 접촉하는 제1 절연막(4)의 표면이 상기 p형 반도체층(14)과 주전극(2)과의 접촉면, 상기 전계제어 링영역(16)과 제1 보조전극(5)과의 접촉면, 및 n+형 링영역(17)과 제2 보조전극(6)과의 접촉면보다 상기 다른 주표면(12)에 가깝게 위치한다는 점이다.
이것을 달성하기 위하여, 실리콘 산화막(SiO2)과 실리콘 나이트라이드막(Si3N4)의 결합을 이용하는 LOCOS 산화방법을 적용시킬 수 있다. 실리콘 나이트라이드막과 실리콘 산화막을 전극들과 접촉하도록 그 표면일부에 형성시킨다. 다른 부분은 산화되고, 이어서 실리콘 나이트라이드막을 제거한다. 실리콘 산화층의 두께를 감소시킴으로서, 상기 전극들은 그들 사이에 실리콘 산화막을 남기면서 노출될 수 있다. 대신에, 실리콘 나이트라이드막과 실리콘 산화막이 형성되고 상기 제1 절연막이 형성될 부분이 사진식각으로 제거될 수도 있다. CVD법에 의하여 이 부분을 산화시킴으로서 제1 절연막을 형성시킨다. 그리고 상기 실리콘 나이트라이드막을 제거하고 실리콘 산화층의 두께를 감소시켜 전극들 사이에 실리콘 산화막을 남기면서 전극들을 노출시킨다. 상기와 같은 처리를 수행함으로써 그 표면이 평탄화되기 때문에 상기 주전극(2), 제1 보조전극(5) 및 제2 보조전극(6)의두께는 제4(b)도에 보이는 바와 같이 줄어들 수 있다. 따라서 제4(c)도에서 보여지는 제2절연막(7)의 두께는 크랙킹 같은 데미지 없이 증가될 수 있다. 이후의 연속하는 단계에 대한 설명은 제3(d)도 내지 3(f)도에서와 일치하기 때문에 생략한다.
제5도는 본 발명에 따른 고항복전압 평면형 반도체장치의 제3실시예를 보여주는 개략 단면도이다. 제1 실시예의 부분에 대응하는 부분은 같은 참조번호로 나타내었다. 제3 실시예에서, 반절연막(80)의 면저항률은 제6(a)도의 분포를 가지고 변화한다. 이는 제1도의 반도체장치 보다 더 높은 항복전압을 얻을 수 있도록 해준다. 이하 제6(b)도 및 6(c)도를 참조하여 설명한다.
제6(b)도는 제1 pn 접합이 역바이어스될때 반도체기판 표면의 전위분포를 보여준다. 제6(b)도에서 실선은 실제 전위분포를 나타내며, 점선은 근사 전위분포를 나타낸다. 제6(c)도에서 점선은 제1(a)도 및 제1(b)도에서 보여지는 장치의 반절연막(8)의 전위와 전계강도를 나타내며, 실선은 제5도의 장치의 반절연막(80)의 전위 및 전계강도를 나타낸다.
상기 반절연막이 제1 실시예에서처럼 일정한 면저항률을 가지면 상기 반절연막에서의 전계분포는 선형이고, 따라서 그 전위분포도 또한 선형이다. 반도체 기판표면의 전위분포와 다른 이러한 전위분포는 상기 반절연막의 전위에 의하여 변화되며, 또한 전계강도가 국부적으로 증가한다. 따라서 이런 분포는 고항복전압을 달성하는데 만족스러운 것은 아니다. 제5도에서 보여지는 장치의 반절연막(80)은 제6(a)도에서와 같은 변화하는 면저항률 분포를 갖기 때문에, 면저항률 변화와 비슷한 전계분포를 갖는다. 상기 반절연막(80)의 전계분포를 전위분포로 전환함으로써, 그 전위는 상기 막이 상기 p형 반도체층(14)예 인접하여 일정한 면저항률을 가질때의 경우보다 낮아지며, 상기 n+형 링영역(17)에 인접하여 일정한 면저항률을 가질때 보다 높아진다. 상기 전위분포는 제6(b)도에서 보여지는 반도체기판 표면의 전위분포와 거의 일치하기 때문에, 반절연막의 전위는 상기 반도체기판 표면에서의 전위를 변화시키지 않는다. 따라서 제1(a)도 및 1(b)도의 장치에 비하여 높은 항복전압이 나타난다.
제6(a)도는 면저항률의 특정값이 나타나지 않은 개략적인 것이다. 실제로 면 저항률의 최대값(상기 반절연층의 양단 사이의 중간지점에서)은 적어도 두배, 가능하게는 5배가 된다.
상기 언급된 변화하는 면저항률을 얻기 위한 몇가지 방법들이 있다. 제7(a)도는 일정한 저항률을 갖는 반절연막의 두께를 점진적으로 변화시켜줌으로써 제6(a)도의 분포를 달성할 수 있는 하나의 예를 보여주는 것이다. 제7(b)도는 상기 일정한 저항률을 갖는 반절연막의 두께를 계단식으로 변화시켜 줌으로써 제6(a)도에서 보여지는 분포를 달성할 수 있는 하나의 예를 보여주는 것이다.
제8(a)도 내지 8(d)도는 제7(b)도에서 보여지는 변화하는 면저항률을 갖는 반절연막(80)의 제조방법을 보여주는 개략적 흐름도이다. 우선, 제8(a)도에서 보여지는 바와 같이 소정 두께를 갖는 반절연막(801)이 준비된다. 이어서 레지스트막(802)을 상기 반절연막(801)의 표면 일부에 형성시키고, 노출된 표면에 습식 또는 건식식각을 선택적으로 실시하여 그 두께가 최대로 되게한다(제8(b)도). 이어서 그 두께가 최소화되어야 할 부분을 제외한 일 부분이 레지스트막(802)으로 덮여지고, 그 노출면을 습식 또는 건식 식각한다(제8(c)도). 이어서 상기 사진식각을 위해 사용된 레지스트막을 완전히 제거하면 원하는 형상의 반절연막(80)이 얻어진다(제8(d)도).
제9(a)도 내지 9(e)도는 제7(b)도의 면저항률 변화를 갖는 반절연막(80)의 다른 제조방법을 보여주는 흐름도이다. 우선, 소정 두께를 갖는 반절연막(811)이 준비된다(제9(a)도). 이어서 제9(b)도에서 보여지는 바와 같이 통상의 사진식각 기술을 사용하여, 레지스트 막(812)으로 덮힌 상기 반절연막(811)의 양단을 제외하고 습식 또는 건식 식각되어 진다. 그리고, 소정 두께를 갖는 반절연막(813)이 반절연막(811)의 남아있는 부분상과 그들 사이에 형성된다. 이어서 상기 막(813)은 통상의 사진식각 기술에 의하여 제9(d)도에서 보여지는 바와 같이 레지스트(814)로 덮혀진 상기 막(813)의 양단부를 제외하고 습식 또는 건식식각된다. 상기 레지스트는 제9(b)도에서 남겨진 것보다 약간 크게 만들어진다. 이어서 반절연막(815)이 상기 반절연막(813)의 남겨진 부분상과 그들 사이에 형성되며, 원하는 면저항률 분포를 갖는 반절연막(80)이 얻어진다(제9(e)도).
제10(a)도 내지 10(c)도는 제6(a)도에서 보여지는 변화하는 면저항률을 갖는 반절연막(80)의 제조방법의 흐름도이다. 우선, 일정한 면저항률과 소정 두께를 갖는 반절연막(821)이 제공된다(제10(a)도). 이어서 복수의 레지스트막(822)이 상기 막(821)의 끝단으로부터 중심을 향하여 점진적으로 감소되는 폭으로 상기 반절연막(821) 상에 형성된다(제10(b)도). 이어서 노출된 부분을 소정의 깊이로 식각한다(제10(c)도). 따라서 두꺼운 폭에서 얇은 폭으로 계속하여 그 두께가 변하여 거의 점진적으로 면저항률이 변화하는 반절연막(80)이 얻어진다.
제11(a)도 내지 11(c)도는 제6(a)도에서 보여지는 변화하는 면저항률을 갖는 반절연막(80)의 다른 제조방법의 흐름도이다. 우선, 일정한 면저항률과 소정의 두께를 갖는 반절연막(831)이 제공된다(제11(a)도). 이어서 복수의 레지스트막(832)이 상기 막(831)의 끝단으로부터 중심을 향하여 점진적으로 감소되는 폭으로도). 이어서 상기 레지스트막(832)이 제거된다(제11(c)도). 이어서 소정 두께를 갖는 반절연막(833)이 상기 남아있는 반절연막(831)상과 그들 사이에 형성된다(제11(d)도). 따라서 제10도의 모양과 같은 반절연막(80)이 얻어진다.
제12(a)도 내지 12(c)도는 제6(a)도에서 보여지는 변화하는 면저항률을 갖는 반절연막(80)의 또 다른 제조방법의 흐름도이다. 우선, 일정한 면저항률과 소정의 두께를 갖는 반절연막(841)이 제공된다(제12(a)도). 이어서 복수의 레지스트막(842)이 상기 막(841)의 끝단으로부터 중심을 향하여 점진적으로 감소되는 폭으로 상기 반절연막(841) 상에 형성된다. 이어서 산소 또는 질소이온이 표면위로부터 노출부속으로 소정의 깊이만큼 주입된다(제12(b)도). 이후 레지스트막(842)이 제거되고 반절연막(80)이 완성된다(제12(c)도). 이렇게 하여 형성된 반절연막(80)은 이온주입이 되는 지역(843)이 이온주입에 되지 않는 지역보다 큰 저항률을 가지기 때문에 제6(a)도에서 보여지는 면저항률 분포의 변화를 가진다.
제13(a)도 내지 13(d)도는 제7(b)도에서 보여지는 변화하는 면저항률을 갖는반절연막(80)의 다른 제조방법의 흐름도이다. 우선, 일정한 면저항률과 소정의 두께를 갖는 반절연막(851)이 제공된다(제13(a)도). 이어서, 레지스트 막(852)이 그 면저항률이 최대로되는 부분을 제외하고 상기 반절연막(851) 상에 형성된다. 산소 또는 질소이온이 표면위로부터 소정깊이 까지 상기 노출된 부분속으로 주입된다(제13(b)도). 이어서, 상기 레지스트 막(852)내에 있는 개구부가 확장되고, 산소 또는 질소이온이 다시 주입된다(제13(c)도). 이후 상기 레지스트막(852)이 제거되고 반절연막(80)이 완성된다(제13(d)도). 이렇게 형성된 반절연막(80)에서는 이온이 두차례 주입된 영역(853)은 한번 주입된 영역(854)에 비하여 더 큰 저항률을 가지며, 상기 영역(854)은 이온주입이 되지 않은 부분보다 더 큰 저항률을 갖는다. 따라서 제7(b)도에서 보여지는 변화하는 면저항률을 갖는 반절연막(80)이 얻어진다.
제14(a)도는 본 발명에 따른 고항복전압 평면형 반도체장치의 제4실시예의 개략 단면도이다. 제1 실시예에 대응되는 부분은 동일한 참조번호로 나타낸다.
제4 실시예에서는, 변화하는 면저항률을 가지는 반절연막(80)이 고항복전압 실현 기술로서 알려진 전계 플레이트 구조(field plate structure)에 적용되는 것이다. 제14(a)도의 실시예는 전계제어 링영역(16) 및 제1 보조전극(5) 어느 것도 사용되지 않는다는 점과, 제1 주전극(2)이 제1 절연막(4) 상에서 보조전극(6)을 향하여 연장된다는 점에서 상기 제1도의 실시예와 다르다. 상기 반절연막(80)의 전기적인 면저항률의 변화가 제14(b)도의 실선으로 표시된다. 이 변화는 반도체기판(1)표면의 전계분포에 대한 반절연막(80)의 전계분포와 거의 동일하다. 그러나,제14(b)도의 점선으로 표시된 면저항률의 변화가, 상기 주전극(2)이 반절연막(80)아래로 연장되기 때문에 또한 가능하다.
제15(a)도는 본 발명에 따른 고항복전압 평면형 반도체장치의 제5 실시예의 개략 단면도이다. 제1 실시예에 대응되는 부분은 동일한 참조번호로 나타낸다.
제5실시예에서는, 변화하는 면저항률을 가지는 반절연막(80)이 고항복전압 실현 기술로서 알려진 접합 말단 연장구조에 적용되는 것이다. 제15(a)도의 제5 실시예는 p형 반도체층(14)과 접촉하여 n+형 링영역(17)을 향하여 연장되는 p형 반도체층(18)이 상기 제2 보조전극(6)을 향하여 상기 주전극(2)이 연장되는 것 대신에 형성된다는 점에서 제14(a)도의 제4 실시예와 다르다. 상기 반절연막(80)의 면저항률의 변화가 제15(b)도의 실선으로 표시된다. 이는 그 전계분포가 반도체기판(1)의 표면의 전계분포와 동일함을 보여준다.
제16(a)도는 본 발명에 따른 고항복전압 평면형 반도체장치의 제6 실시예의 개략 단면도이다. 제1 실시예에 대응되는 부분은 동일한 참조번호로 나타낸다. 제6 실시예에서는, 변화하는 면저항률을 가지는 반절연막(80)이 고항복전압 실현 기술로서 알려진 전계제한 링영역을 갖는 구조에 적용되는 것이다. 제16(a)도의 제6 실시예는 제1 보조전극(5)이 사용되지 않는다는 점에서 제1도의 제1 실시예와 다르다. 상기 반절연막(80)의 면저항률의 변화가 제16(b)도의 실선으로 표시된다. 그 전계분포가 반도체기판(1)의 표면의 전계분포와 동일함을 보여준다.
제17(a)도는 본 발명에 따른 고항복전압 평면형 반도체장치의 제7 실시예의개략 단면도이다. 제1 실시예에 대응되는 부분은 동일한 참조번호로 나타낸다.
제7 실시예에서는, 변화하는 면저항률을 가지는 반절연막(80)이 고항복전압 실현 기술로서 알려진 전계제어 링영역을 갖는 구조에 적용되는 것이다. 제7 실시예에서 전위의 변화를 제공하기 위해 상기 반절연막(80)의 면저항률의 변화가 제17(b)도의 실선으로 표시된다. 제7 실시예에서는, 각 전계제한 링영역(16)은 고불순물 농도를 갖는 영역(161)과 이보다 더 적은 불순물 농도를 가지며 이 영역(161)을 둘러싸는 영역(162)을 구비하는 2층 구조를 갖는다. 상기 구조는 공핍층을 n형 반도체층(13)과 접촉하는 저불순물 농도영역(162)으로 확장시키며, 공핍층이 상기 전계제한 링영역(16)에 도달할 때, 상기 고불순물 농도영역(161)으로 공핍층이 확장하는 것을 제한해 준다. 따라서 전계제어 링영역(16)의 표면전위는 저불순물 농도영역(162)에서는 경사를 가지며, 고불순물 농도영역(161)에서는 동일한 전위로 된다. 2층 구조로 전계제어 링영역(16)을 제공함으로써, 등전위 분포영역을 감소시킬 수 있으며, 반도체기판(1) 표면전위의 변화를 완화할 수 있다. 또한 반도체기판(1)의 상부에서 반절연막(80)의 면저항률의 변화를 상대적으로 용이하게 조절할 수 있다.
제18(a)도는 본 발명에 따른 고항복전압 평면형 반도체장치의 제8 실시예의 개략 단면도이다. 제1 실시예에 대응되는 부분은 동일한 참조번호로 나타낸다.
제8실시예에서는, 변화하는 면저항률을 가지는 반절연막(80)이 고항복전압 실현 기술로서 알려진 접합 말단연장 구조에 적용되는 것이다. 제18(a)도의 제8 실시예는 제17(a)도의 제7 실시예에서의 전계제한 링영역(16) 대신에 p형반도체층(14)과 접촉하며, n+형 링영역(17)을 향하여 연장되며, 그 불순물 농도와 깊이가 점진적으로 줄어드는 복수의 p형 반도체영역(181, 182, 183)이 있다는 점에서 다르다. 반절연막(80)의 면저항률 변화가 제18(b)도의 실선으로 표시된다. 상기 실시예에서는 반도체기판(1)의 표면상에서 p형 반도체층(14)의 불순물 농도가 점진적으로 변하기 때문에 반도체기판(1)의 표면전위도 또한 점진적으로 변하며, 반절연막(80)의 면저항률의 변화도 상대적으로 용이하게 조절될 수 있다.
이상에서 언급한 바와 같이, 본 발명은 비록 장치가 수지에 의해 밀봉된다 하더라도 수지내의 물이나 또는 전하에 의해 영향을 받지 않고 고신뢰성을 갖는 우수한 고항복전압 평면형 반도체장치의 형성을 가능하게 한다. 더욱이, 본 발명은 급상승 전압이 장치에 인가되더라도 항복을 방지할 수 있게 한다.
제1(a)도 및 제1(b)도는 본 발명의 제1 실시예에 따른, 고항복전압(high breakdown voltage) 평면형 반도체장치의 개략 단면도 및 평면도로서, 제1(a)도는 제1(b)도의 선 A-A'를 자른 단면도;
제2도는 제1도의 반도체장치의 제조방법의 일 예를 나타내는 흐름도;
제3도는 본 발명의 제2 실시예에 따른 고항복전압 평면형 반도체장치의 개략 단면도;
제4도는 제3도의 반도체장치의 제조방법의 일 예를 나타내는 흐름도,
제5도는 본 발명의 제3 실시예에 따른 고항복전압 평면형 반도체장치의 개략 단면도;
제6(a)도 내지 제6(c)도는 반절연막의 면저항률, 반도체기판의 표면전위, 및 반절연막에서의 전위 및 전계분포를 보여주는 다이아그램;
제7(a)도 및 제7(b)도는 본 발명에 따른, 고항복전압 평면형 반도체장치에서 반절연막의 면저항률 분포를 보여주는 다이아그램,
제8(a)도 내지 제8(d)도는 제7(b)도에서 보여지는 반절연막의 제조방법의 일 예를 나타내는 흐름도,
제9(a)도 내지 제9(e)도는 제7(b)도에서 보여지는 반절연막의 제조방법의 다른 예를 나타내는 흐름도,
제10(a)도 내지 제10(c)도는 제6(a)도에서 보여지는 반절연막의 제조방법의 일 예를 나타내는 흐름도;
제11(a)도 내지 제11(d)도는 제6(a)도에서 보여지는 반절연막의 제조방법의 다른 예를 나타내는 흐름도;
제12(a)도 내지 제12(c)도는 제6(a)도에서 보여지는 반절연막의 제조방법의 다른 예를 나타내는 흐름도;
제13(a)도 내지 제13(d)도는 제7(b)도에서 보여지는 반절연막의 제조방법의 다른 예를 나타내는 흐름도;
제14(a)도는 본 발명의 제4실시예에 따른 고항복전압 평면형 반도체장치의 개략 단면도이고, 제14(b)도는 제14(a)도의 반절연층의 면저항률의 변화를 나타내는 다이아그램;
제15(a)도는 본 발명의 제5실시예에 따른 고항복전압 평면형 반도체장치의 개략 단면도이고, 제15(b)도는 제15(a)도의 반절연층의 면저항률의 변화를 나타내는 다이아그램;
제16(a)도는 본 발명의 제6 실시예에 따른 고항복전압 평면형 반도체장치의 개략 단면도이고, 제16(b)도는 제16(a)도의 반절연층의 면저항률의 변화를 나타내는 다이아그램;
제17(a)도는 본 발명의 제7 실시예에 따른 고항복전압 평면형 반도체장치의 개략 단면도이고, 제17(b)도는 제17(a)도의 반절연층의 면저항률의 변화를 나타내는 다이아그램;
제18(a)도는 본 발명의 제8 실시예에 따른 고항복전압 평면형 반도체장치의 개략 단면도이고, 제18(b)도는 제18(a)도의 반절연층의 면저항률의 변화를 나타내는 다이아그램이다.

Claims (11)

  1. 주표면(11)을 가지며, 상기 주표면(11)에 인접하는 제 1 도전형의 제 1 반도체영역(13);
    상기 주표면(11)으로부터 상기 제 1 반도체영역(13) 내로 연장되어 상기 제 1 반도체영역(13)과의 사이에 상기 주표면(11)에 종단하는 주접합을 형성하는 제 2도전형의 제 2 반도체영역(14);
    상기 주표면(11)으로부터 상기 제 1 반도체영역(13) 내로 연장되어 상기 주표면(11)에 있어서 상기 제 2 반도체영역(14)으로부터 멀어져 상기 제 2 반도체영역(14)을 포위하는 제 2 도전형의 제 3 반도체영역(16); 및
    상기 주표면(11)으로부터 상기 제 1 반도체영역(13) 내로 연장되어 상기 주표면(11)에 있어서 상기 제 3 반도체영역(16)으로부터 멀어져 상기 제 3 반도체영역(16)을 포위하는 제 1 도전형의 제 4 반도체영역(17)을 구비한 반도체장치에 있어서,
    반도체장치의 상기 주표면(11) 위에 형성된 제 1 절연막(4);
    상기 제 1 절연막(4)을 관통하여 상기 제 2 반도체영역(14)에 순저항성 접촉하는 제 1 전극(2);
    상기 제 1 절연막(4)을 관통하여 상기 제 3 반도체영역(16)에 순저항성 접촉함과 동시에, 상기 제 1 절연막(4) 상을 상기 제 3 반도체영역(16)을 넘어 상기 제 1 반도체영역(13) 상까지 연장되는 제 2 전극(5);
    상기 제 1 절연막(4)을 관통하여 상기 제 4 반도체영역(17)에 순저항성 접촉하는 제 3 전극(6);
    상기 제 1 절연막(4) 및 제 2 전극(5) 상에 형성된 제 2 절연막(7);
    상기 제 2 절연막(7) 상에 형성되어 일단이 상기 제 1 전극(2)에 타단이 상기 제 3 전극(6)에 각각 접촉하는 반절연막(8)을 구비하는 것을 특징으로 하는 고항복전압 평면형 반도체장치.
  2. 제 1 항에 있어서,
    상기 제 3 반도체영역(16)이 복수개의 환상(環狀)영역으로 구성되고, 각 환상 영역마다 상기 제 2 전극(5)이 순저항성 접촉하고 있는 것을 특징으로 하는 고항복전압 평면형 반도체장치.
  3. 한 쌍의 주표면(11, 12)을 가지며, 한쪽의 주표면(11)에 인접하는 제 1 도 전형의 제 1 반도체영역(13);
    상기 한쪽의 주표면(11)으로부터 상기 제 1 반도체영역(13) 내로 연장되어 상기 제 1 반도체영역(13)과의 사이에 상기 한쪽의 주표면(11)에 종단하는 주접합을 형성하는 제 2 도전형의 제 2 반도체영역(14);
    상기 한쪽의 주표면(11)으로부터 상기 제 1 반도체영역(13) 내로 연장되어 상기 한쪽의 주표면(11)에 있어서 상기 제 2 반도체영역(14)으로부터 멀어져 상기 제 2 반도체영역(14)을 포위하는 제 2 도전형의 제 3 반도체영역(16); 및
    상기 한쪽의 주표면(11)으로부터 상기 제 1 반도체영역(13) 내로 연장되어 상기 한쪽의 주표면(11)에 있어서 상기 제 3 반도체영역(16)으로부터 멀어져 상기 제 3 반도체영역(16)을 포위하는 제 1 도전형의 제 4 반도체영역(17)을 구비한 반도체장치에 있어서,
    반도체장치의 상기 한쪽의 주표면(11) 위에 형성된 제 1 절연막(4);
    상기 제 1 절연막(4)을 관통하여 제 2 반도체영역(14)에 순저항성 접촉하는 제 1 전극(2);
    상기 제 1 절연막(4)을 관통하여 상기 제 3 반도체영역(16)에 순저항성 접촉함과 동시에 상기 제 1 절연막(4) 상을 상기 제 3 반도체영역(16)을 넘어 상기 제 1 반도체영역(13) 상까지 연장되는 제 2 전극(5);
    상기 제 1 절연막(4)을 관통하여 상기 제 4 반도체영역(17)에 순저항성 접촉하는 제 3 전극(6);
    상기 제 1 절연막(4) 및 제 2 전극(5) 상에 형성된 제 2 절연막(7);
    상기 제 2 절연막(7) 상에 형성되어 일단이 상기 제 1 전극(2)에 타단이 상기 제 3 전극(6)에 각각 접촉하는 반절연막(8); 및
    반도체장치의 다른쪽의 주표면(12) 위에 형성된 제 4 전극(3)을 구비하는 것을 특징으로 하는 고항복전압 평면형 반도체장치.
  4. 제 3 항에 있어서,
    상기 제 3 반도체영역(16)이 복수개의 환상영역으로 구성되고, 각 환상영역마다 상기 제 2 전극(5)이 순저항성 접촉하고 있는 것을 특징으로 하는 고항복전압 평면형 반도체장치.
  5. 주표면(11)을 가지며, 상기 주표면(11)에 인접하는 제 1 도전형의 제 1 반도체영역(13);
    상기 주표면(11)으로부터 상기 제 1 반도체영역(13) 내로 연장되어 상기 제 1 반도체영역(13)과의 사이에 상기 주표면(11)에 종단하는 주접합을 형성하는 제 2도전형의 제 2 반도체영역(14);
    상기 주표면(11)으로부터 상기 제 1 반도체영역(13) 내로 연장되어 상기 주표면(11)에 있어서 상기 제 2 반도체영역(14)으로부터 멀어져 상기 제 2 반도체영역(14)을 포위하는 제 2 도전형의 제 3 반도체영역(16);
    상기 주표면(11)으로부터 상기 제 1 반도체영역(13) 내로 연장되어 상기 주표면(11)에 있어서 상기 제 3 반도체영역(16)으로부터 멀어져 상기 제 3 반도체영역(16)을 포위하는 제 1 도전형의 제 4 반도체영역(17)을 갖는 반도체장치에 있어서,
    반도체장치의 상기 주표면(11) 위에 형성된 제 1 절연막(4);
    상기 제 1 절연막(4)을 관통하여 상기 제 2 반도체영역(14)에 순저항성 접촉하는 제 1 전극(2);
    상기 제 1 절연막(4)을 관통하여 상기 제 3 반도체영역(16)에 순저항성 접촉함과 동시에 상기 제 1 절연막(4) 상을 상기제 3 반도체영역(16)을 넘어 상기 제 1반도체영역(13) 상까지 뻗는 제 2 전극(5);
    상기 제 1 절연막(4)을 관통하여 상기 제 4 반도체영역(17)에 순저항성 접촉하는 제 3 전극(6);
    상기 제 1 절연막(4) 및 제 2 전극(5) 상에 형성된 제 2 절연막(7); 및
    상기 제 2 절연막(7) 상에 형성되어 일단이 상기 제 1 전극(2)에 타단이 상기 제 3 전극(6)에 각각 접촉하는 반절연막(80)을 구비하고,
    반절연막(80)의 면저항률이 상기 제 1 전극(2)에서 상기 제 3 전극(6)을 향하는 방향으로, 반도체장치의 표면(11)의 전위분포와 반절연막(80)의 전위분포가 일치하도록 변화하고 있는 것을 특징으로 하는 고항복전압 평면형 반도체장치.
  6. 제 5 항에 있어서,
    상기 반절연막(80)의 면저항률이 상기 제 1 전극(2)에서 상기 제 3 전극(6)을 향하는 방향으로 연속적으로 변화하고 있는 것을 특징으로 하는 고항복전압 평면형반도체장치.
  7. 제 5 항에 있어서,
    상기 반절연막(80)의 면저항률이 상기 제 1 전극(2)에서 상기 제 3 전극(6)을 향하는 방향으로 계단형상으로 변화하고 있는 것을 특징으로 하는 고항복전압 평면형 반도체장치.
  8. 주표면(11)을 가지며, 상기 주표면(11)에 인접하는 제 1 도전형의 제 1 반도체영역(13);
    상기 주표면(11)으로부터 상기 제 1 반도체영역(13) 내로 연장되어 상기 제 1 반도체영역(13)과의 사이에 상기 주표면(11)에 종단하는 주접합을 형성하는 제 2도전형의 제 2 반도체영역(14);
    상기 주표면(11)으로부터 상기 제 1 반도체영역(13) 내로 연장되어 상기 주 표면(11)에 있어서 상기 제 2 반도체영역(14)으로부터 멀어져 상기 제 2 반도체영역(14)을 포위하는 제 2 도전형의 제 3 반도체영역(16);
    상기 주표면(11)으로부터 상기 제 1 반도체영역(13) 내로 연장되어 상기 주표면(11)에 있어서 상기 제 3 반도체영역(16)으로부터 멀어져 상기제 3 반도체영역(16)을 포위하는 제 1 도전형의 제 4 반도체영역(17)을 갖는 반도체장치에 있어서,
    반도체장치의 상기 주표면(11) 위에 형성된 제 1 절연막(4);
    상기 제 1 절연막(4)을 관통하여 상기 제 2 반도체영역(14)에 순저항성 접촉하는 제 1 전극(2);
    상기 제 1 절연막(4)을 관통하여 상기 제 4 반도체영역(17)에 순저항성 접촉하는 제 2 전극(6),
    상기 제 1 절연막(4) 상에 형성된 제 2 절연막(7)과,
    상기 제 2 절연막(7) 상에 형성되어 일단이 상기 제 1 전극(2)에 타단이 상기 제 2 전극(6)에 각각 접촉하는 반절연막(80)을 구비하고,
    상기 반절연막(80)의 면저항률이, 상기 제 1 전극(2)에서 상기 제 2 전극(6)을 향하는 방향으로, 반도체장치 표면의 전위분포와 상기 반절연막(80)의 전위분포가 일치하도록 변화하고 있는 것을 특징으로 하는 고항복전압 평면형 반도체장치.
  9. 제 8 항에 있어서,
    상기 제 3 반도체영역(16)이 상기 제 1 반도체영역(13)에 인접하는 제 1 부분(162)과 상기 제 1 부분(162)으로 포위되어 상기 제 1 부분(162)보다 높은 불순물농도를 갖는 제 2 부분(161)으로 구성되어 있는 것을 특징으로 하는 고항복전압평면형 반도체장치.
  10. 주표면(11)을 가지며, 상기 주표면(11)에 인접하는 제 1 도전형의 제 1 반도체영역(13);
    상기 주표면(11)으로부터 상기 제 1 반도체영역(13) 내로 연장되어 상기 제 1 반도체영역(13)과의 사이에 상기 주표면(11)에 종단하는 주접합을 형성하는 제 2도전형의 제 2 반도체영역(14);
    상기 주표면(11)으로부터 상기 제 1 반도체영역(13) 내로 연장되어 상기 주 표면(11)에 있어서 상기 제 2 반도체영역(14)으로부터 멀어져 상기 제 2 반도체영역(14)을 포위하는 제 1 도전형의 제 3 반도체영역(17)을 갖는 반도체장치에 있어서,
    반도체장치의 주표면(11) 위에 형성된 제 1 절연막(4)과,
    상기 제 1 절연막(4)을 관통하여 상기 제 2 반도체영역(14)에 순저항성 접촉함과 동시에 상기 제 1 절연막(4) 상을 상기 제 2 반도체영역(14)을 넘어 상기 제 1반도체영역(13) 상까지 뻗는 제 1 전극(2);
    상기 제 1 절연막(4)을 관통하여 상기 제 3 반도체영역(17)에 순저항성 접촉함과 동시에 상기 제 1 절연막(4) 상을 상기 제 3 반도체영역(17)을 넘어 상기 제 1 반도체영역(13) 상까지 뻗는 제 2 전극(5);
    상기 제 1 절연막(4) 및 제 1 전극(2) 상에 형성된 제 2 절연막과(7),
    상기 제 2 절연막(7) 상에 형성되어 일단이 상기 제 1 전극(2)에 타단이 상기 제 2 전극(6)에 각각 접촉하는 반절연막(80)을 구비하고,
    상기 반절연막(80)의 면저항률이, 상기 제 1 전극(2)에서 상기 제 2 전극(6)을 향하는 방향으로, 반도체장치 표면의 전위분포와 상기 반절연막(80)의 전위분포가 일치하도록 변화하고 있는 것을 특징으로 하는 고항복전압 평면형 반도체장치.
  11. 주표면(11)을 가지며, 상기 주표면(11)에 인접하는 제 1 도전형의 제 1 반도체영역(13);
    상기 주표면(11)으로부터 상기 제 1 반도체영역(13) 내로 연장되는 제 2 도 전형의 제 2 반도체영역(14);
    상기 주표면(11)으로부터 상기 제 1 반도체영역 (13)내로 연장되어 상기 주표면(11)에 있어서 상기 제 2 반도체영역(14)에 접하여 그것을 포위하고, 상기 제 2 반도체영역(14)보다 낮은 불순물농도이고 얕은 깊이를 갖는 제 2 도전형의 제 3반도체영역(181, 182, 183);
    상기 주표면(11)으로부터 상기 제 1 반도체영역(13) 내로 연장되어 상기 주표면(11)에 있어서 상기 제 3 반도체영역(181, 182, 183)으로부터 멀어져 상기 제 3 반도체영역(181, 182, 183)을 포위하는 제 1 도전형의 제 4 반도체영역(17)을 갖는 반도체장치에 있어서,
    반도체장치의 상기 주표면(11) 위에 형성된 제 1 절연막(4);
    상기 제 1 절연막(4)을 관통하여 상기 제 2 반도체영역(14)에 순저항성 접촉하는 제 1 전극(2);
    상기 제 1 절연막(4)을 관통하여 상기 제 4 반도체영역(17)에 순저항성 접촉함과 동시에 상기 제 1 절연막(4) 상을 상기 제 4 반도체영역(17)을 넘어 상기 제 1 반도체영역(13) 상까지 뻗는 제 2 전극(6);
    상기 제 1 절연막 상에 형성된 제 2 절연막(7);
    상기 제 2 절연막(7) 상에 형성되어 일단이 상기 제 1 전극(2)에 타단이 상기 제 2 전극(6)에 각각 접촉하는 반절연막(80)을 구비하고,
    상기 반절연막(80)의 면저항률이, 상기 제 1 전극(2)에서 제 2 전극(6)을 향하는 방향으로, 반도체장치 표면의 전위분포와 반절연막(80)의 전위분포가 일치하도록 변화하고 있는 것을 특징으로 하는 고항복전압 평면형 반도체장치.
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