KR100415189B1 - 전계제한환을 가지는 바이폴라트랜지스터 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 230000005684 electric field Effects 0.000 claims description 15
- 238000000034 method Methods 0.000 description 18
- 108091006146 Channels Proteins 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 230000001681 protective effect Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000003892 spreading Methods 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- 238000012369 In process control Methods 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010965 in-process control Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
본 발명은 전계제한환을 가지는 바이폴라트랜지스터에 관한 것으로서, 제 1 도전형 반도체기판에 각각 분리되어 형성된 제 2 도전형 베이스영역 및 복수의 전계제한환영역들; 상기 베이스영역 내의 반도체기판 표면근방에 형성된 제 1 도전형 에미터영역; 상기 반도체기판 말단의 표면근방에 형성된 고농도 제 1 도전형 채널스토퍼영역; 상기 베이스영역의 일부, 상기 전계제한환영역들, 상기 표면에 노출된 반도체기판, 및 상기 채널스토퍼영역의 일부를 포함하는 절연막; 및 상기 베이스영역의 일부에 접촉되어 있고, 상기 베이스영역의 일부, 상기 베이스영역과 상기 인접한 전계제한환영역 사이의 반도체기판 표면 및 상기 인접한 전계제한환영역의 접합면의 일부를 포함하도록 상기 절연막 상에 형성된 베이스전극; 상기 전계제한환영역의 일부, 상기 서로 인접한 전계제한환영역들 사이의 반도체기판 표면 및 상기 인접한 전계제한환영역의 접합면의 일부를 포함하도록 상기 절연막 상에 형성된 전계제한환전극; 및 말단의 전계제한환영역의 일부 및 상기 말단의 전계제한환영역과 상기 인접한 채널스터퍼영역 사이의 반도체기판 표면의 일부를 포함하도록 상기 절연막 상에 형성된 말단의 전계제한환전극을 구비하는 것을 특징으로 한다.
Description
본 발명은 트랜지스터에 관한 것으로서, 특히 전계제한환을 가지는 바이폴라트랜지스터에 관한 것이다.
고내압 반도체 소자의 제조 방법에는 포지티브/네가티브 베벨(Posistive/Negative Bevel) 방식을 이용한 방법과, 전계 제한 환(Field Limiting Ring)을 이용하여 비교적 간단하고 높은 신뢰성을 갖는 소자를 제조할 수 있는 플래나(Planar)공법이 있다. 베벨방식은 플레인(Plane) 접합에 의해 내압이 발생하여 높은 전압을 얻을수 있으나, 공정이 복잡하고 공정을 제어하는데 어려움이 많은 단점이 있다. 따라서, 최근에는 베벨방식에 비해 공정 제어가 간단하고, 원통형 접합면에 집중되는 전계를 완화시키는 전계 제한 환을 이용하여 높은 내압을 얻을 수 있는 플래나공법이 주로 사용되고 있다. 일반적으로 플래나공법으로 Vcbo=1000V 이상의 고내압 소자를 설계할 경우, 1개 이상의 환(Ring)을 삽입하여 주접합면에 인가되는 높은 전계를 완화시킨다. 안정되고 높은 전압을 얻기 위해서, 전계제한환 형성시 주접합면과 환 사이의 거리 및 환과 환 사이의 거리를 최적화하는 기술이 필요하다. 또한 환의 상부, 즉 표면의 전계를 분산, 감소시키는 기술 및 표면 안정화 기술 등이 필요하다.
표면의 전계를 분산, 감소시키는 기술 및 표면 안정화 기술로서 전극(전계판: Field Plate)을 이용하는 방법이 있다. 일본특허공보 평 1-20549(1989년)에 그 내용이 소개되어 있다(도 1 및 도 2 참조). 이는 전계제한환(40)에 전극(72)을 오믹(ohmic)접촉시켜 환(40)에 집중되는 전계를 완화 시키고, 전극간의 방전을 방지하기 위해 플라즈마 화학기상증착법으로 보호막(80)을 전극 상부에 덮는 것을 그 특징으로 한다. 그러나 이 방법은 환(40)과 전극(72)을 접촉시키게 되므로 절연막(60)의 두께 및 절연막질에 따라 표면전계가 변하게 되어 내압파형이 불안하게 되는 문제가 있다. 또한 전극표면에 보호막(80)을 형성하게 되므로, 보호막(80) 형성 이전에 발생된 오염에 대한 대책이 없다.
본 발명의 목적은 이와 같은 종래기술의 문제점을 해결하기 위하여, 전계제한환과 그 전극이 접촉되지 않도록 하고, 각종 전극의 형태를 변화시킴으로써, 내압특성이 개선된, 전계제한환을 가지는 바이폴라트랜지스터를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 제 1 도전형 반도체기판; 상기 반도체기판에 각각 소정거리 이격되어 소정깊이로 형성된 제 2 도전형 베이스영역 및 복수의 전계제한환영역들; 상기 베이스영역 내의 반도체기판 표면근방에 형성된 제 1 도전형 에미터영역; 상기 반도체기판 말단의 표면근방에 형성된 고농도 제 1 도전형 채널스토퍼영역; 상기 베이스영역의 일부, 상기 전계제한환영역들, 상기 표면에 노출된 반도체기판, 및 상기 채널스토퍼영역의 일부를 포함하는 절연막; 및 상기 베이스영역의 일부에 접촉되어 있고, 상기 베이스영역의 일부, 상기 베이스영역과 상기 인접한 전계제한환영역 사이의 반도체기판 표면 및 상기 인접한 전계제한환영역의 접합면의 일부를 포함하도록 상기 절연막 상에 형성된 베이스전극; 상기 전계제한환영역의 일부, 상기 서로 인접한 전계제한환영역들 사이의 반도체기판 표면 및 상기 인접한 전계제한환영역의 접합면의 일부를 포함하도록 상기 절연막 상에 형성된 전계제한환전극; 말단의 전계제한환영역의 일부 및 상기 말단의 전계제한환영역과 상기 인접한 채널스터퍼영역 사이의 반도체기판 표면의 일부를 포함하도록 상기 절연막 상에 형성된 말단의 전계제한환전극; 및 상기 채널스토퍼영역의 일부에 접촉되어 있고, 상기 채널스토퍼영역과 상기 인접한 말단의 전계제한환영역 사이의 반도체기판 표면의 일부를 포함하도록 상기 절연막 상에 형성된 채널스토퍼전극, 및 상기 제 1 도전형 반도체기판의 밑면에 형성된 콜렉터전극을 구비하는 것을 특징으로 한다.
도 1 및 도 2 는 종래기술에 의한 전계제한환을 가지는 바이폴라트랜지스터를 도시한 도면.
도 3 은 본 발명의 일실시예에 의한 전계제한환을 가지는 바이폴라트랜지스터를 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 고농도 N형 반도체기판 20 : 저농도 N형 에피층
30 : P형 베이스영역 30a : 주접합면
40 : P형 전계제한환영역 50 : 고농도 N형 채널스토퍼영역
60 : 절연막 70 : 베이스전극
72 : 전계제한환전극 74 : 등전위전극
76 : 콜렉터전극 80 : 보호막
100 : 측면확산부위
이하, 첨부도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.
도 3 에 본 발명의 일실시예에 의한 전계제한환을 가지는 바이폴라트랜지스터가 도시되어 있다.
고저항층으로 형성된 반도체 기판내에 통상의 방법으로 표면으로부터 베이스 영역(30)을 형성할 때 전계제한환(40)도 동시에 형성한다. 일반적으로 플래나 구조를 이용하여 제조되는 고내압 소자의 경우, PN접합이 형성되는 경계면을 원통형으로 만들고, 전계의 집중을 분산시키기 위해 접합깊이가 20㎛ 이상이 되도록 깊게 형성한다. 이때 수직으로 확산시켜 접합 형성시, 수평으로 약 80% 정도의 측면 확산이 일어난다. 베이스영역(30) 내부에 에미터 영역을 순차적으로 형성한다. 그리고 베이스(30)와 에미터 각각에 전극접촉을 위해서, 절연막(60)의 일부영역에 창을 열고 전극을 형성한다. 전계제한환전극(72) 형성시 전계제한환(40)의 표면은 이전 공정에서 형성된 절연막(60)을 그대로 유지하고, 상기 절연막(60) 상에 베이스전극(70) 및 에미터 전극과는 분리된 전계제한환전극(72)을 형성한다. 이때 베이스전극(70)은 전계제한환(40)의 측면확산이 된 접합면의 상부까지 덮도록 길게 형성하게 된다. 복수의 전계제한환(40)이 존재할 때, 전계제한환전극(72)도 인접한 환의 측면확산된 접합면의 상부까지 덮도록 형성하고, 말단의 전계제한환전극(72)은 그 길이가 환의 접합 깊이의 1.2배가 되도록 형성한다.
본 발명은, 플래나 구조를 가지는 소자의 접합면과 전계제한환 사이에 집중되는 전계를 전극을 이용하여 완화시킴으로써, 기존의 반도체소자에 비해 약 10% 정도 높은 전압을 얻을 수 있으며, 또한 환과 환 사이의 반도체기판 표면에 형성된 절연막이 전극을 이용하여 보호됨으로써 안정되고 신뢰성있는 파형을 얻을 수 있다.
Claims (1)
- 제 1 도전형 반도체기판; 상기 반도체기판에 각각 소정거리 이격되어 소정깊이로 형성된 제 2 도전형 베이스영역 및 복수의 전계제한환영역들; 상기 베이스영역 내의 반도체기판 표면근방에 형성된 제 1 도전형 에미터영역; 상기 반도체기판 말단의 표면근방에 형성된 고농도 제 1 도전형 채널스토퍼영역; 상기 베이스영역의 일부, 상기 전계제한환영역들, 상기 표면에 노출된 반도체기판, 및 상기 채널스토퍼영역의 일부를 포함하는 절연막; 및 상기 베이스영역의 일부에 접촉되어 있고, 상기 베이스영역의 일부, 상기 베이스영역과 상기 인접한 전계제한환영역 사이의 반도체기판 표면 및 상기 인접한 전계제한환영역의 접합면의 일부를 포함하도록 상기 절연막 상에 형성된 베이스전극; 상기 전계제한환영역의 일부, 상기 서로 인접한 전계제한환영역들 사이의 반도체기판 표면 및 상기 인접한 전계제한환영역의 접합면의 일부를 포함하도록 상기 절연막 상에 형성된 전계제한환전극; 말단의 전계제한환영역의 일부 및 상기 말단의 전계제한환영역과 상기 인접한 채널스터퍼영역 사이의 반도체기판 표면의 일부를 포함하도록 상기 절연막 상에 형성된 말단의 전계제한환전극; 및 상기 채널스토퍼영역의 일부에 접촉되어 있고, 상기 채널스토퍼영역과 상기 인접한 말단의 전계제한환영역 사이의 반도체기판 표면의 일부를 포함하도록 상기 절연막 상에 형성된 채널스토퍼전극, 및 상기 제 1 도전형 반도체기판의 밑면에 형성된 콜렉터전극을 구비하는 것을 특징으로 하는 전계제한환을 가지는 바이폴라트랜지스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970000423A KR100415189B1 (ko) | 1997-01-10 | 1997-01-10 | 전계제한환을 가지는 바이폴라트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970000423A KR100415189B1 (ko) | 1997-01-10 | 1997-01-10 | 전계제한환을 가지는 바이폴라트랜지스터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980065434A KR19980065434A (ko) | 1998-10-15 |
| KR100415189B1 true KR100415189B1 (ko) | 2004-03-19 |
Family
ID=37319013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970000423A KR100415189B1 (ko) | 1997-01-10 | 1997-01-10 | 전계제한환을 가지는 바이폴라트랜지스터 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100415189B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6080273A (ja) * | 1983-10-07 | 1985-05-08 | Nec Corp | 高耐圧半導体装置 |
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-
1997
- 1997-01-10 KR KR1019970000423A patent/KR100415189B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR19980065434A (ko) | 1998-10-15 |
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| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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