JPH0697469A - プレーナ接合を有する半導体装置 - Google Patents
プレーナ接合を有する半導体装置Info
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- JPH0697469A JPH0697469A JP4247547A JP24754792A JPH0697469A JP H0697469 A JPH0697469 A JP H0697469A JP 4247547 A JP4247547 A JP 4247547A JP 24754792 A JP24754792 A JP 24754792A JP H0697469 A JPH0697469 A JP H0697469A
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Abstract
(57)【要約】
【目的】簡単な手段により荷電粒子等の外部因子による
影響を抑制した、高信頼の高耐圧プレーナ接合を持つ半
導体装置を提供することにある。 【構成】主接合の周囲を複数個の電界制限リング領域１
３０１〜１３０５で包囲した構成の半導体装置におい
て、主接合とそれに最も近い電界制限リング領域１３０
１との間のｎ- 層１００の表面を完全に覆うように絶縁
膜１５を介して電気的にフローティングな導電層１８を
設けたものである。 【効果】本発明によれば、主接合を逆バイアスするよう
な電圧印加時に導電層１８の電位は主接合とそれに最も
近い電界制限リング領域１３０１の中間電位に固定され
てシールド効果の役割を果たすので、可動イオン等外部
因子の影響を全く受けなくなる。従って、素子をレジン
封止したパッケージに組込んで信頼性試験（高温直流逆
バイアス試験）を実施しても耐圧変動は全く生じなく、
極めて信頼性の高い高耐圧の半導体装置が実現できる。
影響を抑制した、高信頼の高耐圧プレーナ接合を持つ半
導体装置を提供することにある。 【構成】主接合の周囲を複数個の電界制限リング領域１
３０１〜１３０５で包囲した構成の半導体装置におい
て、主接合とそれに最も近い電界制限リング領域１３０
１との間のｎ- 層１００の表面を完全に覆うように絶縁
膜１５を介して電気的にフローティングな導電層１８を
設けたものである。 【効果】本発明によれば、主接合を逆バイアスするよう
な電圧印加時に導電層１８の電位は主接合とそれに最も
近い電界制限リング領域１３０１の中間電位に固定され
てシールド効果の役割を果たすので、可動イオン等外部
因子の影響を全く受けなくなる。従って、素子をレジン
封止したパッケージに組込んで信頼性試験（高温直流逆
バイアス試験）を実施しても耐圧変動は全く生じなく、
極めて信頼性の高い高耐圧の半導体装置が実現できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
に逆阻止特性の高信頼化に好適なプレーナ接合を有する
半導体装置に関する。
に逆阻止特性の高信頼化に好適なプレーナ接合を有する
半導体装置に関する。
【０００２】
【従来の技術】インバータ装置等の大容量化の要求か
ら、高い逆阻止電圧を有する半導体素子の開発が望まれ
ている。一般に、半導体装置の逆耐圧は殆どがｐｎ接合
が終端する領域で決まり、高耐圧の半導体装置を得るに
は、この領域の電界を偏りなく弱くするターミネーショ
ン技術如何にかかっている。従来、高耐圧のターミネー
ション技術としてはメサ型が一般的に用いられてきた。
しかし、メサ型半導体装置は、ベベル形成及びベベル部
への樹脂コート等の複雑な工程を要すること、またベベ
ル部に大面積を要することから大量生産に適さない欠点
がある。従って、近年比較的小さなチップサイズの半導
体装置にはｐｎ接合端部をプレーナ型にした、所謂プレ
ーナ型半導体装置が用いられるようになってきた。プレ
ーナ型半導体装置は、主接合にかかる電界を平面方向に
分散させて局所的な電界集中を緩和させるものである。
このための方策として、主接合を取り囲むように複数個
の電界制限リング領域を設ける方法が、製造が容易で大
量生産に適していることから比較的低耐圧ものには広く
用いられてきた。電界制限リング領域は、その間隔を電
界が偏在しないように設定すれば極めて安定した高耐圧
特性のものが得られる可能性がある。
ら、高い逆阻止電圧を有する半導体素子の開発が望まれ
ている。一般に、半導体装置の逆耐圧は殆どがｐｎ接合
が終端する領域で決まり、高耐圧の半導体装置を得るに
は、この領域の電界を偏りなく弱くするターミネーショ
ン技術如何にかかっている。従来、高耐圧のターミネー
ション技術としてはメサ型が一般的に用いられてきた。
しかし、メサ型半導体装置は、ベベル形成及びベベル部
への樹脂コート等の複雑な工程を要すること、またベベ
ル部に大面積を要することから大量生産に適さない欠点
がある。従って、近年比較的小さなチップサイズの半導
体装置にはｐｎ接合端部をプレーナ型にした、所謂プレ
ーナ型半導体装置が用いられるようになってきた。プレ
ーナ型半導体装置は、主接合にかかる電界を平面方向に
分散させて局所的な電界集中を緩和させるものである。
このための方策として、主接合を取り囲むように複数個
の電界制限リング領域を設ける方法が、製造が容易で大
量生産に適していることから比較的低耐圧ものには広く
用いられてきた。電界制限リング領域は、その間隔を電
界が偏在しないように設定すれば極めて安定した高耐圧
特性のものが得られる可能性がある。
【０００３】電界制限リング領域を設ける場合には次の
問題がありこれまで安定した高耐圧特性が得られなかっ
た。第１の問題は、シリコン基体とシリコン酸化膜界面
での固定電荷等の影響により、界面近傍で電界に偏りが
生じ、その度合いが製造要因によってばらつくことであ
る。これは良質なシリコン酸化膜の形成技術や水素処理
による界面の安定化等によって、初期特性としては比較
的安定して高耐圧が得られるようになってきた。第２の
問題は、高温直流逆バイアス試験で代表される信頼性試
験において、耐圧が低下してしまう問題である。この原
因は半導体素子の外部から侵入或いは付着する荷電粒子
の影響によるものと考えられている。一般に高耐圧の半
導体素子は放電防止や水分の侵入を防ぐ目的でシリコー
ンゲル等のレジンで封止して用いられるが、レジン封止
の場合耐圧低下が著しい。また、この現象はシリコン基
板の比抵抗が高いもの、即ち高耐圧の半導体装置になる
程顕著に起こり、耐圧低下が大きい。従って、高耐圧の
プレーナ型半導体装置を実用化する上で、上記問題を克
服することが最大の課題となっている。
問題がありこれまで安定した高耐圧特性が得られなかっ
た。第１の問題は、シリコン基体とシリコン酸化膜界面
での固定電荷等の影響により、界面近傍で電界に偏りが
生じ、その度合いが製造要因によってばらつくことであ
る。これは良質なシリコン酸化膜の形成技術や水素処理
による界面の安定化等によって、初期特性としては比較
的安定して高耐圧が得られるようになってきた。第２の
問題は、高温直流逆バイアス試験で代表される信頼性試
験において、耐圧が低下してしまう問題である。この原
因は半導体素子の外部から侵入或いは付着する荷電粒子
の影響によるものと考えられている。一般に高耐圧の半
導体素子は放電防止や水分の侵入を防ぐ目的でシリコー
ンゲル等のレジンで封止して用いられるが、レジン封止
の場合耐圧低下が著しい。また、この現象はシリコン基
板の比抵抗が高いもの、即ち高耐圧の半導体装置になる
程顕著に起こり、耐圧低下が大きい。従って、高耐圧の
プレーナ型半導体装置を実用化する上で、上記問題を克
服することが最大の課題となっている。
【０００４】この課題に対して、例えば特公昭52−2703
2 号公報記載の構成が提案されている。主接合と電界制
限リング領域間を高い抵抗値を持つ導電層で接続し、こ
の導電層に逆阻止電圧に基づく分路電流を流すことで、
ターミネーション領域の表面電位分布を均等化し、半導
体表面の安定化を図るものである。この方法によれば、
高温直流逆バイアス試験における耐圧低下が防止でき
る。
2 号公報記載の構成が提案されている。主接合と電界制
限リング領域間を高い抵抗値を持つ導電層で接続し、こ
の導電層に逆阻止電圧に基づく分路電流を流すことで、
ターミネーション領域の表面電位分布を均等化し、半導
体表面の安定化を図るものである。この方法によれば、
高温直流逆バイアス試験における耐圧低下が防止でき
る。
【０００５】
【発明が解決しようとする課題】上記従来技術の導電層
は１０7〜１０10Ω 程度の高い抵抗値が必要であり、通
常この高抵抗層としては酸素または窒素をドープしたポ
リシリコン層が用いられるが、抵抗値の制御が極めて難
しく、量産に適していない。また、逆阻止時には分路電
流を流すことから、逆阻止電流が本質的に大きいという
問題と、導電層の抵抗値によってもその電流値が左右さ
れる等の不安定要因も抱えている。
は１０7〜１０10Ω 程度の高い抵抗値が必要であり、通
常この高抵抗層としては酸素または窒素をドープしたポ
リシリコン層が用いられるが、抵抗値の制御が極めて難
しく、量産に適していない。また、逆阻止時には分路電
流を流すことから、逆阻止電流が本質的に大きいという
問題と、導電層の抵抗値によってもその電流値が左右さ
れる等の不安定要因も抱えている。
【０００６】本発明の目的は、簡単な手段により荷電粒
子等の外部因子による影響を抑制した、高信頼の高耐圧
プレーナ接合を有する半導体装置を提供することにあ
る。
子等の外部因子による影響を抑制した、高信頼の高耐圧
プレーナ接合を有する半導体装置を提供することにあ
る。
【０００７】
【課題を解決するための手段】上記目的を達成する本発
明半導体装置の特徴とするところは、半導体基体の一方
の主表面に露出する主接合とそれを取り囲む複数個の電
界制限リング領域を有し、該主接合とこれに最も隣接す
る電界制限リング領域との間に逆阻止電圧の低下を抑制
する手段を具備した点にある。逆阻止電圧の低下を抑制
する手段としては、主接合とこれに最も近接する電界
制限リング領域との間の間隔を電界制限リング領域相互
間の間隔より小さくすること、主接合とこれに最も近
接する電界制限リング領域との間に絶縁膜を介して電気
的に浮動状態の導電性膜を設けること、主接合とこれ
に最も近接する電界制限リング領域との間の半導体基体
の表面に、基体と同導電型でそれより高不純物濃度を有
する領域を設けること、主接合とこれに最も近接する
電界制限リング領域との間の間隔が半導体基体の表面よ
りも内部において小さくなるようにすること、主接合
とこれに最も近接する電界制限リング領域との間の半導
体基体表面を絶縁膜を介して導電性膜で覆い、この導電
性膜を主接合に最も近接する電界制限リング領域に電気
的に接続すること及びこれ等と同等の手段が考えられ
る。
明半導体装置の特徴とするところは、半導体基体の一方
の主表面に露出する主接合とそれを取り囲む複数個の電
界制限リング領域を有し、該主接合とこれに最も隣接す
る電界制限リング領域との間に逆阻止電圧の低下を抑制
する手段を具備した点にある。逆阻止電圧の低下を抑制
する手段としては、主接合とこれに最も近接する電界
制限リング領域との間の間隔を電界制限リング領域相互
間の間隔より小さくすること、主接合とこれに最も近
接する電界制限リング領域との間に絶縁膜を介して電気
的に浮動状態の導電性膜を設けること、主接合とこれ
に最も近接する電界制限リング領域との間の半導体基体
の表面に、基体と同導電型でそれより高不純物濃度を有
する領域を設けること、主接合とこれに最も近接する
電界制限リング領域との間の間隔が半導体基体の表面よ
りも内部において小さくなるようにすること、主接合
とこれに最も近接する電界制限リング領域との間の半導
体基体表面を絶縁膜を介して導電性膜で覆い、この導電
性膜を主接合に最も近接する電界制限リング領域に電気
的に接続すること及びこれ等と同等の手段が考えられ
る。
【０００８】
【作用】本発明は主接合とこれに最も隣接する電界制限
リング領域との間に逆阻止電圧の低下を抑制する手段を
設けることにより上記目的を達成するものである。これ
を詳細に説明する。
リング領域との間に逆阻止電圧の低下を抑制する手段を
設けることにより上記目的を達成するものである。これ
を詳細に説明する。
【０００９】本発明者ら等は、プレーナ接合を有する半
導体装置の耐圧低下の原因を調べるために、種々の実験
を行い、その詳細なメカニズムを明らかにした。図５は
実験のために製作したｐｎダイオードの全体平面図及び
ターミネーション領域のＡ−Ａ断面図である。１０は一
対の主表面１１，１２を有する半導体基体で、一方の主
表面１１に隣接する高濃度のｎ+カソード層１０１，ｎ+
層１０１及び他方の主表面１２に隣接しｎ+層１０１よ
り高い抵抗率のｎ-層１００，他方の主表面１２からｎ-
層１００に延び、ｎ-層１００との間に他方の主表面１
２に終端するプレーナ型の主接合を形成するｎ- 層１０
０より高濃度のｐ型アノード層１０２，他方の主表面１
２からｎ- 層１００に延び、ｐ型アノード層１０２をそ
れから離れて取り囲み、ｎ- 層１００より高濃度を有す
る複数個のｐ型の電界制限リング領域１０３１〜１０３
５，他方の主表面１２の周辺において他方の主表面１２
からｎ-層１００内に延びｎ-層１００より高濃度のｎ型
のガードリング領域１０４を具備している。１３はｎ+
カソード層１０１にオーミック接触したカソード電極、
１４はｐ型アノード層１０２にオーミック接触しフィー
ルドプレートの機能を有するアノード電極、１５は半導
体基体１０の他方の主表面１２側を被覆する下層がシリ
コン酸化膜（ＳｉＯ2）で上層が燐ガラス（ＰＳＧ）か
らなる絶縁膜、１６１〜１６５は電界制限リング領域１
０３１〜１０３５に接触したフィールドプレート、１７
はガードリング領域１０４に接触したフィールドプレー
ト、１９はアノード電極１４，絶縁膜１５及びフィール
ドプレート１６，１７の露出部上を被覆するＰＳＧ膜、
２０はＰＳＧ膜１９上を被覆するポリイミド膜である。
主接合から各電界制限リング領域までの間隔は、絶縁膜
１５の下面に生ずる電界がほぼ均等になるように設定さ
れている。
導体装置の耐圧低下の原因を調べるために、種々の実験
を行い、その詳細なメカニズムを明らかにした。図５は
実験のために製作したｐｎダイオードの全体平面図及び
ターミネーション領域のＡ−Ａ断面図である。１０は一
対の主表面１１，１２を有する半導体基体で、一方の主
表面１１に隣接する高濃度のｎ+カソード層１０１，ｎ+
層１０１及び他方の主表面１２に隣接しｎ+層１０１よ
り高い抵抗率のｎ-層１００，他方の主表面１２からｎ-
層１００に延び、ｎ-層１００との間に他方の主表面１
２に終端するプレーナ型の主接合を形成するｎ- 層１０
０より高濃度のｐ型アノード層１０２，他方の主表面１
２からｎ- 層１００に延び、ｐ型アノード層１０２をそ
れから離れて取り囲み、ｎ- 層１００より高濃度を有す
る複数個のｐ型の電界制限リング領域１０３１〜１０３
５，他方の主表面１２の周辺において他方の主表面１２
からｎ-層１００内に延びｎ-層１００より高濃度のｎ型
のガードリング領域１０４を具備している。１３はｎ+
カソード層１０１にオーミック接触したカソード電極、
１４はｐ型アノード層１０２にオーミック接触しフィー
ルドプレートの機能を有するアノード電極、１５は半導
体基体１０の他方の主表面１２側を被覆する下層がシリ
コン酸化膜（ＳｉＯ2）で上層が燐ガラス（ＰＳＧ）か
らなる絶縁膜、１６１〜１６５は電界制限リング領域１
０３１〜１０３５に接触したフィールドプレート、１７
はガードリング領域１０４に接触したフィールドプレー
ト、１９はアノード電極１４，絶縁膜１５及びフィール
ドプレート１６，１７の露出部上を被覆するＰＳＧ膜、
２０はＰＳＧ膜１９上を被覆するポリイミド膜である。
主接合から各電界制限リング領域までの間隔は、絶縁膜
１５の下面に生ずる電界がほぼ均等になるように設定さ
れている。
【００１０】ここで電界制限リング領域１０３１の左端
からガードリング領域１０４の左端までの距離ｄを一定
とし、主接合の右端と電界制限リング領域１０３１の左
端までの間隔ｘを種々変えたダイオードを作製し、これ
をシリコーンゲルで封止したセラミックパッケージに組
込んで、その逆阻止耐圧を高温ＤＣ逆バイアス試験の前
後で測定した。図６にその結果を示す。Ａ線は高温ＤＣ
逆バイアス試験前のダイオードの初期耐圧で、間隔ｘが
大きいと主接合の右端の表面近傍の電界が強まり、ここ
でアバランシェ降伏するため耐圧は低下し、間隔ｘが小
さすぎると電界制限リング領域１０３１よりも外側に位
置する電界制限リング領域１０３２〜１０３５の電圧分
担が大きくなるので、電界制限リング領域１０３１〜１
０３５のいずれかの右端で電界集中が起こり耐圧が低下
する。即ち、耐圧が最も高くなる最適な間隔ｘが存在す
る。一方、Ｂ線は高温ＤＣ逆バイアス試験（１２５℃、
初期耐圧ピーク値の８０％の逆バイアスを印加、１００
０時間）後の耐圧測定結果である。間隔ｘが小さい程耐
圧が高くなり、初期耐圧曲線と交差する領域がある。通
常は初期耐圧が最も高くなる点で設計されるので、ＤＣ
逆バイアス試験後には耐圧が低下するが、間隔ｘが小さ
い領域においてはＤＣ逆バイアス試験後の耐圧が初期耐
圧と比較して変化しないか、或いは大きくなるポイント
が存在するという極めて興味深い事実が明らかになっ
た。この原因を詳しく調べた結果、高温ＤＣ逆バイアス
試験後で耐圧低下する現象は図７に示すメカニズムによ
ることを突き止めた。そのメカニズムは以下の通りであ
る。
からガードリング領域１０４の左端までの距離ｄを一定
とし、主接合の右端と電界制限リング領域１０３１の左
端までの間隔ｘを種々変えたダイオードを作製し、これ
をシリコーンゲルで封止したセラミックパッケージに組
込んで、その逆阻止耐圧を高温ＤＣ逆バイアス試験の前
後で測定した。図６にその結果を示す。Ａ線は高温ＤＣ
逆バイアス試験前のダイオードの初期耐圧で、間隔ｘが
大きいと主接合の右端の表面近傍の電界が強まり、ここ
でアバランシェ降伏するため耐圧は低下し、間隔ｘが小
さすぎると電界制限リング領域１０３１よりも外側に位
置する電界制限リング領域１０３２〜１０３５の電圧分
担が大きくなるので、電界制限リング領域１０３１〜１
０３５のいずれかの右端で電界集中が起こり耐圧が低下
する。即ち、耐圧が最も高くなる最適な間隔ｘが存在す
る。一方、Ｂ線は高温ＤＣ逆バイアス試験（１２５℃、
初期耐圧ピーク値の８０％の逆バイアスを印加、１００
０時間）後の耐圧測定結果である。間隔ｘが小さい程耐
圧が高くなり、初期耐圧曲線と交差する領域がある。通
常は初期耐圧が最も高くなる点で設計されるので、ＤＣ
逆バイアス試験後には耐圧が低下するが、間隔ｘが小さ
い領域においてはＤＣ逆バイアス試験後の耐圧が初期耐
圧と比較して変化しないか、或いは大きくなるポイント
が存在するという極めて興味深い事実が明らかになっ
た。この原因を詳しく調べた結果、高温ＤＣ逆バイアス
試験後で耐圧低下する現象は図７に示すメカニズムによ
ることを突き止めた。そのメカニズムは以下の通りであ
る。
【００１１】試験前では、図７（ａ）に示すように各電
界制限リング領域端に発生するピーク電界は（電界の偏
りが生じないように各領域相互の間隔を設定するため）
比較的均等に分散しているが、逆バイアス試験中にシリ
コーンゲル中の可動イオンが絶縁膜表面のポテンシャル
によって移動し分極を起こす。＋イオンは最もポテンシ
ャルの低い主接合端に移動し、このチャージによって主
接合と電界制限リング領域１０３１間のｎ- 層１００表
面に蓄積層２１が形成される。このため空乏層が広がり
難くなり（実効的に主接合と電界制限リング領域１０３
１の間隔ｘが広くなったと等価）、主接合端に電界が集
中し、耐圧低下を引き起こす(図７(ｂ))。一方、間隔ｘ
が初期耐圧に対する最適点よりも小さい場合には、初期
の主接合端における電界は十分に弱いので分極による＋
イオンの影響でこの部分の電界が強まるのと釣り合っ
て、電界集中が緩和される。この結果、試験後の耐圧が
変動しない、或いは大きくなることが分かった。なおガ
ードリング領域１０４端には−イオンが集まり、この影
響でガードリング領域１０４端近傍のｎ- 層１００表面
にはｐ反転層２２が形成されると考えられるが、これは
ガードリング領域104近傍の空乏層を広げ易くするもの
で耐圧変動には殆ど影響を及ぼさない。
界制限リング領域端に発生するピーク電界は（電界の偏
りが生じないように各領域相互の間隔を設定するため）
比較的均等に分散しているが、逆バイアス試験中にシリ
コーンゲル中の可動イオンが絶縁膜表面のポテンシャル
によって移動し分極を起こす。＋イオンは最もポテンシ
ャルの低い主接合端に移動し、このチャージによって主
接合と電界制限リング領域１０３１間のｎ- 層１００表
面に蓄積層２１が形成される。このため空乏層が広がり
難くなり（実効的に主接合と電界制限リング領域１０３
１の間隔ｘが広くなったと等価）、主接合端に電界が集
中し、耐圧低下を引き起こす(図７(ｂ))。一方、間隔ｘ
が初期耐圧に対する最適点よりも小さい場合には、初期
の主接合端における電界は十分に弱いので分極による＋
イオンの影響でこの部分の電界が強まるのと釣り合っ
て、電界集中が緩和される。この結果、試験後の耐圧が
変動しない、或いは大きくなることが分かった。なおガ
ードリング領域１０４端には−イオンが集まり、この影
響でガードリング領域１０４端近傍のｎ- 層１００表面
にはｐ反転層２２が形成されると考えられるが、これは
ガードリング領域104近傍の空乏層を広げ易くするもの
で耐圧変動には殆ど影響を及ぼさない。
【００１２】本発明は以上の実験事実から発明されたも
のである。耐圧変動は主接合端に集まるシリコーンゲル
中の可動イオンが原因であるが、シリコーンゲル等のレ
ジン中の可動イオンを完全に除去することは不可能であ
るから、信頼性の高い半導体装置を得るにはこれらの影
響を小さくするか、或いは影響を受けないようにするこ
とが必要であり、本発明の主旨はここにある。以上の結
果より、高温ＤＣ逆バイアス試験における耐圧変動は主
接合とこれに最も近い電界制限リング領域の間だけで決
定される。従って、本発明は、主接合とこれに最も近い
電界制限リング領域の間に耐圧低下を抑制する手段を具
備したものである。図６に示したように、主接合とこれ
に最も近い電界制限リング領域との間隔を高温ＤＣ逆バ
イアス試験後の耐圧が初期耐圧と変わらない距離まで近
付けることが一つの有効な手段である。この方法によれ
ば極めて簡単な手段で高信頼のプレーナ半導体装置が実
現できる。
のである。耐圧変動は主接合端に集まるシリコーンゲル
中の可動イオンが原因であるが、シリコーンゲル等のレ
ジン中の可動イオンを完全に除去することは不可能であ
るから、信頼性の高い半導体装置を得るにはこれらの影
響を小さくするか、或いは影響を受けないようにするこ
とが必要であり、本発明の主旨はここにある。以上の結
果より、高温ＤＣ逆バイアス試験における耐圧変動は主
接合とこれに最も近い電界制限リング領域の間だけで決
定される。従って、本発明は、主接合とこれに最も近い
電界制限リング領域の間に耐圧低下を抑制する手段を具
備したものである。図６に示したように、主接合とこれ
に最も近い電界制限リング領域との間隔を高温ＤＣ逆バ
イアス試験後の耐圧が初期耐圧と変わらない距離まで近
付けることが一つの有効な手段である。この方法によれ
ば極めて簡単な手段で高信頼のプレーナ半導体装置が実
現できる。
【００１３】なお主接合とこれに最も近い電界制限リン
グ領域との間以外の電界制限リング領域相互間の間隔を
狭めることは、電界の偏りを生じさせることになり、好
ましくない。電界の偏りがなく電界制限リング領域相互
間の間隔を狭めるには、すべての電界制限リング領域相
互間の間隔を一様に狭めて、かつ電界制限リング領域の
数を増やさねばならない。これは結果的にターミネーシ
ョン領域の面積を増大することになり、チップ面積の増
大及び製造歩留まりの低下を引き起こす。従って、電界
制限リング領域相互間の間隔を狭めるのは主接合とこれ
に最も近い電界制限リング領域との間だけであることが
望ましい。
グ領域との間以外の電界制限リング領域相互間の間隔を
狭めることは、電界の偏りを生じさせることになり、好
ましくない。電界の偏りがなく電界制限リング領域相互
間の間隔を狭めるには、すべての電界制限リング領域相
互間の間隔を一様に狭めて、かつ電界制限リング領域の
数を増やさねばならない。これは結果的にターミネーシ
ョン領域の面積を増大することになり、チップ面積の増
大及び製造歩留まりの低下を引き起こす。従って、電界
制限リング領域相互間の間隔を狭めるのは主接合とこれ
に最も近い電界制限リング領域との間だけであることが
望ましい。
【００１４】
【実施例】以下、本発明を実施例として示した図面を用
いて詳細に説明する。
いて詳細に説明する。
【００１５】図１は本発明の一実施例におけるｐｎダイ
オードのターミネーション領域を示す断面図である。図
において、１０は一対の主表面１１，１２を有する半導
体基体で、一方の主表面１１に隣接する高濃度のｎ+カ
ソード層１０１，ｎ+層１０１及び他方の主表面１２に
隣接しｎ+層１０１より高い抵抗率のｎ-層１００，他方
の主表面１２からｎ-層１００に延び、ｎ-層１００との
間に他方の主表面１２に終端するプレーナ型の主接合を
形成するｎ- 層１００より高濃度のｐ型アノード層１０
２，他方の主表面１２からｎ- 層１００に延び、ｐアノ
ード層１０２をそれから離れて取り囲み、ｎ- 層１００
より高濃度を有する複数個のｐ型の電界制限リング領域
１０３１〜１０３５，他方の主表面１２の周辺において
他方の主表面１２からｎ-層１００内に延びｎ-層１００
より高濃度のｎ型のガードリング領域１０４を具備して
いる。１３は半導体基体１０の一方の主表面１１におい
てｎ+ カソード層１０１にオーミック接触したカソード
電極、１４は半導体基体１０の他方の主表面１２におい
てｐアノード層１０２にオーミック接触したＡｌ・Ｓｉ
からなるアノード電極、１５は半導体基体１０の他方の
主表面１２上のアノード電極１４が形成されていない個
所を被覆する下層がシリコン酸化膜（ＳｉＯ2)で上層が
りんガラス（ＰＳＧ）からなる絶縁膜、１６２〜１６５
はｐアノード層１０２に最も近いものを除く電界制限リ
ング領域１０３２〜１０３５に接触し端部が絶縁膜１５
上をそれぞれの電界制限リング領域とｎ- 層１００との
境界を越えて延びるＡｌ・Ｓｉからなるフィールドプレ
ート、１７はガードリング領域１０４に接触し端部が絶
縁膜１５上をガードリング領域１０４とｎ- 層１００と
の境界を越えて延びるＡｌ・Ｓｉからなるフィールドプ
レート、１８はｐアノード層１０２からそれに最も近い
電界制限リング領域１０３１に達する絶縁膜１５上に設
けた電気的にフローティングなＡｌ・Ｓｉからなる導電
層、１９はアノード電極１４，絶縁膜１５，フィールド
プレート１６２〜１６５，１７及び導電層１８の露出部
上を被覆するＰＳＧ膜、２０はＰＳＧ膜１９上を被覆す
るポリイミド膜である。
オードのターミネーション領域を示す断面図である。図
において、１０は一対の主表面１１，１２を有する半導
体基体で、一方の主表面１１に隣接する高濃度のｎ+カ
ソード層１０１，ｎ+層１０１及び他方の主表面１２に
隣接しｎ+層１０１より高い抵抗率のｎ-層１００，他方
の主表面１２からｎ-層１００に延び、ｎ-層１００との
間に他方の主表面１２に終端するプレーナ型の主接合を
形成するｎ- 層１００より高濃度のｐ型アノード層１０
２，他方の主表面１２からｎ- 層１００に延び、ｐアノ
ード層１０２をそれから離れて取り囲み、ｎ- 層１００
より高濃度を有する複数個のｐ型の電界制限リング領域
１０３１〜１０３５，他方の主表面１２の周辺において
他方の主表面１２からｎ-層１００内に延びｎ-層１００
より高濃度のｎ型のガードリング領域１０４を具備して
いる。１３は半導体基体１０の一方の主表面１１におい
てｎ+ カソード層１０１にオーミック接触したカソード
電極、１４は半導体基体１０の他方の主表面１２におい
てｐアノード層１０２にオーミック接触したＡｌ・Ｓｉ
からなるアノード電極、１５は半導体基体１０の他方の
主表面１２上のアノード電極１４が形成されていない個
所を被覆する下層がシリコン酸化膜（ＳｉＯ2)で上層が
りんガラス（ＰＳＧ）からなる絶縁膜、１６２〜１６５
はｐアノード層１０２に最も近いものを除く電界制限リ
ング領域１０３２〜１０３５に接触し端部が絶縁膜１５
上をそれぞれの電界制限リング領域とｎ- 層１００との
境界を越えて延びるＡｌ・Ｓｉからなるフィールドプレ
ート、１７はガードリング領域１０４に接触し端部が絶
縁膜１５上をガードリング領域１０４とｎ- 層１００と
の境界を越えて延びるＡｌ・Ｓｉからなるフィールドプ
レート、１８はｐアノード層１０２からそれに最も近い
電界制限リング領域１０３１に達する絶縁膜１５上に設
けた電気的にフローティングなＡｌ・Ｓｉからなる導電
層、１９はアノード電極１４，絶縁膜１５，フィールド
プレート１６２〜１６５，１７及び導電層１８の露出部
上を被覆するＰＳＧ膜、２０はＰＳＧ膜１９上を被覆す
るポリイミド膜である。
【００１６】このように構成したｐｎダイオードにおい
て、アノード電極１４とカソード電極１３との間に主接
合を逆バイアスするような極性（カソード電極１３側が
アノード電極１４より高電位）を印加した場合、導電層
１８の電位は主接合とそれに最も近い電界制限リング領
域１０３１の中間電位に固定されてシールド効果の役割
を果たすので、可動イオン等外部因子の影響を全く受け
なくなる。従って、レジン封止した高温ＤＣ逆バイアス
試験前後での耐圧変動は全く生じなく、極めて信頼性の
高い高耐圧のプレーナ型ダイオードが実現できる。電気
的にフローティング状態の導電層１８は、フィールドプ
レート１６２〜１６５と共通化した工程及び材料（Ａｌ
・Ｓｉ）で形成しても、半導体製造技術に一般的に用い
られる多結晶シリコンで形成してもよいので、極めて簡
単な手段で実現できる効果があり量産性に適している。
て、アノード電極１４とカソード電極１３との間に主接
合を逆バイアスするような極性（カソード電極１３側が
アノード電極１４より高電位）を印加した場合、導電層
１８の電位は主接合とそれに最も近い電界制限リング領
域１０３１の中間電位に固定されてシールド効果の役割
を果たすので、可動イオン等外部因子の影響を全く受け
なくなる。従って、レジン封止した高温ＤＣ逆バイアス
試験前後での耐圧変動は全く生じなく、極めて信頼性の
高い高耐圧のプレーナ型ダイオードが実現できる。電気
的にフローティング状態の導電層１８は、フィールドプ
レート１６２〜１６５と共通化した工程及び材料（Ａｌ
・Ｓｉ）で形成しても、半導体製造技術に一般的に用い
られる多結晶シリコンで形成してもよいので、極めて簡
単な手段で実現できる効果があり量産性に適している。
【００１７】なお、導電層１８は上述のように主接合と
それに最も近い電界制限リング領域１０３１の間だけに
設けるのが好ましい。導電層１８はその直下のｎ- 層１
００表面よりも部分的に高い電位になるため、その電位
差によって新たな問題が生ずる場合がある。その電位差
が小さい場合には何の問題も引き起こさないが、電位差
が大きい場合にはｎ- 層１００表面で生じたホットキャ
リアが導電層１８の電界に引き寄せられ、絶縁膜１５中
に飛び込む。この結果絶縁膜１５に経時劣化をもたらし
逆阻止耐圧の変動を生じる。この新たな問題は主接合と
それに最も近い電界制限リング領域１０３１の間にのみ
導電層１８を設けた場合には、上述の電位差が小さいの
で殆ど支障をきたさないが、電界制限リング領域相互間
にも設けた場合には問題となる。従って、導電層１８は
上述の個所に形成するのが好ましい。
それに最も近い電界制限リング領域１０３１の間だけに
設けるのが好ましい。導電層１８はその直下のｎ- 層１
００表面よりも部分的に高い電位になるため、その電位
差によって新たな問題が生ずる場合がある。その電位差
が小さい場合には何の問題も引き起こさないが、電位差
が大きい場合にはｎ- 層１００表面で生じたホットキャ
リアが導電層１８の電界に引き寄せられ、絶縁膜１５中
に飛び込む。この結果絶縁膜１５に経時劣化をもたらし
逆阻止耐圧の変動を生じる。この新たな問題は主接合と
それに最も近い電界制限リング領域１０３１の間にのみ
導電層１８を設けた場合には、上述の電位差が小さいの
で殆ど支障をきたさないが、電界制限リング領域相互間
にも設けた場合には問題となる。従って、導電層１８は
上述の個所に形成するのが好ましい。
【００１８】この実施例はダイオードを発明の適用対象
として挙げて説明したが、ダイオード以外の半導体装置
に適用できることは言うまでもない。ダイオード以外の
半導体装置に適用するときは、ターミネーション領域は
そのままで主接合を形成している領域を変更するのみで
よい。例えば、バイポ−ラトランジスタのときはｐアノ
ード層１０２内にｎエミッタ層を形成し、アノード電極
１４をベ−ス電極にカソード電極をコレクタ電極にそれ
ぞれ変更し、ｎエミッタ層にエミッタ電極を設ければよ
い。サイリスタのときはｐアノード層１０２内にｎエミ
ッタ層を形成し、ｎ+カソード層をｐ+層に変更し、アノ
ード電極１４をゲ−ト電極にカソード電極をアノード電
極にそれぞれ変更し、ｎエミッタ層にカソード電極を設
ければよい。ＭＯＳＦＥＴのときはｐアノード層１０２
内にｎソース層を形成し、ｎソース層にソース電極を設
け、ｎ- 層１００からｎソース層に達する絶縁ゲ−トを
設け、カソード電極をドレイン電極に変更すればよい。
また、ＩＧＢＴのときはＭＯＳＦＥＴにおいてｎ+カソ
ード層とドレイン電極との間にｐ+層を介在させればよ
い。
として挙げて説明したが、ダイオード以外の半導体装置
に適用できることは言うまでもない。ダイオード以外の
半導体装置に適用するときは、ターミネーション領域は
そのままで主接合を形成している領域を変更するのみで
よい。例えば、バイポ−ラトランジスタのときはｐアノ
ード層１０２内にｎエミッタ層を形成し、アノード電極
１４をベ−ス電極にカソード電極をコレクタ電極にそれ
ぞれ変更し、ｎエミッタ層にエミッタ電極を設ければよ
い。サイリスタのときはｐアノード層１０２内にｎエミ
ッタ層を形成し、ｎ+カソード層をｐ+層に変更し、アノ
ード電極１４をゲ−ト電極にカソード電極をアノード電
極にそれぞれ変更し、ｎエミッタ層にカソード電極を設
ければよい。ＭＯＳＦＥＴのときはｐアノード層１０２
内にｎソース層を形成し、ｎソース層にソース電極を設
け、ｎ- 層１００からｎソース層に達する絶縁ゲ−トを
設け、カソード電極をドレイン電極に変更すればよい。
また、ＩＧＢＴのときはＭＯＳＦＥＴにおいてｎ+カソ
ード層とドレイン電極との間にｐ+層を介在させればよ
い。
【００１９】図２は本発明の他の実施例を示すターミネ
ーション領域の断面図である。図１の実施例と相違する
ところは、導電層１８の代わりに、主接合に最も近い電
界制限リング領域１０３１にも他の電界制限リング領域
と同様にフィールドプレート１６１を形成すると共に主
接合とそれに最も近い電界制限リング領域１０３１との
間のｎ-層１００表面にｎ-層１００より高濃度のｎ層１
０５を設けた点にある。このような構成によれば、ｎ-
層１００の可動イオンの影響を受けて蓄積層（高濃度ｎ
型）が形成される領域に、予めｎ層１０５を形成してお
くので、可動イオンの影響を実質的に受けなくなる。即
ち、主接合から広がる空乏層が予めｎ層１０５の表面で
は伸び難く内部のｎ- 層１００では伸び易くすること
で、電界制限リング領域１０３１への電位伝搬が蓄積層
の影響を受けないｎ- 層１００の内部で起こるようにす
るものである。従って、ｎ層１０５の不純物濃度は、高
過ぎると初期耐圧が低下し、低過ぎると本発明の効果が
なくなる。その濃度は、可動イオンによってｎ- 層１０
０表面に誘起される電子量（畜積層の電子量）と同等な
いし１桁程度高くしておくのが望ましい。実験から畜積
層の電子量は１０11／cm2台と見積もられるので、１０
12／cm2程度がよい。また、内部で空乏層が伸び易くす
るにはｎ層１０５の深さはできるだけ浅い方が好まし
い。更に、ｎ層１０５はこの実施例のように主接合とそ
れに最も近い電界制限リング領域1031との間だけに設け
るのが好ましい。
ーション領域の断面図である。図１の実施例と相違する
ところは、導電層１８の代わりに、主接合に最も近い電
界制限リング領域１０３１にも他の電界制限リング領域
と同様にフィールドプレート１６１を形成すると共に主
接合とそれに最も近い電界制限リング領域１０３１との
間のｎ-層１００表面にｎ-層１００より高濃度のｎ層１
０５を設けた点にある。このような構成によれば、ｎ-
層１００の可動イオンの影響を受けて蓄積層（高濃度ｎ
型）が形成される領域に、予めｎ層１０５を形成してお
くので、可動イオンの影響を実質的に受けなくなる。即
ち、主接合から広がる空乏層が予めｎ層１０５の表面で
は伸び難く内部のｎ- 層１００では伸び易くすること
で、電界制限リング領域１０３１への電位伝搬が蓄積層
の影響を受けないｎ- 層１００の内部で起こるようにす
るものである。従って、ｎ層１０５の不純物濃度は、高
過ぎると初期耐圧が低下し、低過ぎると本発明の効果が
なくなる。その濃度は、可動イオンによってｎ- 層１０
０表面に誘起される電子量（畜積層の電子量）と同等な
いし１桁程度高くしておくのが望ましい。実験から畜積
層の電子量は１０11／cm2台と見積もられるので、１０
12／cm2程度がよい。また、内部で空乏層が伸び易くす
るにはｎ層１０５の深さはできるだけ浅い方が好まし
い。更に、ｎ層１０５はこの実施例のように主接合とそ
れに最も近い電界制限リング領域1031との間だけに設け
るのが好ましい。
【００２０】以上のようにｎ層１０５は少なくとも主接
合とそれに最も近い電界制限リング領域１０３１との間
表面の空乏層の伸びを抑える（電界が強くなる）ように
働き、その大きさはｎ層１０５の不純物濃度や深さによ
って変動する。従って、主接合とそれに最も近い電界制
限リング領域１０３１との間以外にもｎ層１０５を設け
ることは、製造工程のバラツキによって初期耐圧が大き
く変動する要因となるので好ましくない。
合とそれに最も近い電界制限リング領域１０３１との間
表面の空乏層の伸びを抑える（電界が強くなる）ように
働き、その大きさはｎ層１０５の不純物濃度や深さによ
って変動する。従って、主接合とそれに最も近い電界制
限リング領域１０３１との間以外にもｎ層１０５を設け
ることは、製造工程のバラツキによって初期耐圧が大き
く変動する要因となるので好ましくない。
【００２１】この実施例によれば極めて簡単な手段で確
実に耐圧変動を抑制できるので、量産に適した高信頼で
高耐圧のプレーナ型半導体装置が実現できる。
実に耐圧変動を抑制できるので、量産に適した高信頼で
高耐圧のプレーナ型半導体装置が実現できる。
【００２２】図３は本発明の更に他の実施例を示すター
ミネーション領域の断面図である。図１の実施例とは、
導電層１８の代わりに、主接合に最も近い電界制限リン
グ領域１０３１にフィールドプレート１６１を設け、そ
れを絶縁膜１５を介してｐアノード層１０２上まで延ば
した点で相違している。この構成によれば、主接合が逆
バイアス状態の時にフィールドプレート１６１は主接合
よりも高い電界制限リング領域１０３１の電位に固定さ
れる。このためフィールドプレート１６１直下のｎ- 層
１００表面には電子が誘起されて蓄積層が形成される。
従って、予めｎ層１０５を設けておく図２の実施例と同
じ効果が得られ、空乏層はｎ- 層１００の表面よりも内
部で広がり易くなるものである。
ミネーション領域の断面図である。図１の実施例とは、
導電層１８の代わりに、主接合に最も近い電界制限リン
グ領域１０３１にフィールドプレート１６１を設け、そ
れを絶縁膜１５を介してｐアノード層１０２上まで延ば
した点で相違している。この構成によれば、主接合が逆
バイアス状態の時にフィールドプレート１６１は主接合
よりも高い電界制限リング領域１０３１の電位に固定さ
れる。このためフィールドプレート１６１直下のｎ- 層
１００表面には電子が誘起されて蓄積層が形成される。
従って、予めｎ層１０５を設けておく図２の実施例と同
じ効果が得られ、空乏層はｎ- 層１００の表面よりも内
部で広がり易くなるものである。
【００２３】この実施例におけるフィールドプレート１
６１は、主接合２０２とそれに最も近い電界制限リング
領域１０３１の間だけに設けるのが好ましい。上述のよ
うにフィールドプレート１６１はその直下のｎ- 層１０
０表面よりも高い電位になるため、その電位差によって
新たな問題が生ずる場合がある。電位差が小さい場合に
は何の問題も引き起こさないが、電位差が大きい場合に
はｎ- 層１００表面で生じたホットキャリアがフィール
ドプレート１６１の電界に引き寄せられ、絶縁膜１５中
に飛び込む。この結果、絶縁膜１５に経時劣化をもたら
し逆阻止耐圧の変動を生じる。この新たな問題は、主接
合とそれに最も近い電界制限リング領域１０３１の間に
のみフィールドプレート１６１を設けた場合には、電位
差が小さいので殆ど支障をきたさないが、電界制限リン
グ領域相互間にも設けた場合には問題となる。従って、
フィールドプレート１６１は上述のように主接合とそれ
に最も近い電界制限リング領域１０３１の間だけに設け
るのが好ましく、電位差を小さくするために主接合と電
界制限リング領域１０３１の間隔はできるだけ狭い方が
良い。
６１は、主接合２０２とそれに最も近い電界制限リング
領域１０３１の間だけに設けるのが好ましい。上述のよ
うにフィールドプレート１６１はその直下のｎ- 層１０
０表面よりも高い電位になるため、その電位差によって
新たな問題が生ずる場合がある。電位差が小さい場合に
は何の問題も引き起こさないが、電位差が大きい場合に
はｎ- 層１００表面で生じたホットキャリアがフィール
ドプレート１６１の電界に引き寄せられ、絶縁膜１５中
に飛び込む。この結果、絶縁膜１５に経時劣化をもたら
し逆阻止耐圧の変動を生じる。この新たな問題は、主接
合とそれに最も近い電界制限リング領域１０３１の間に
のみフィールドプレート１６１を設けた場合には、電位
差が小さいので殆ど支障をきたさないが、電界制限リン
グ領域相互間にも設けた場合には問題となる。従って、
フィールドプレート１６１は上述のように主接合とそれ
に最も近い電界制限リング領域１０３１の間だけに設け
るのが好ましく、電位差を小さくするために主接合と電
界制限リング領域１０３１の間隔はできるだけ狭い方が
良い。
【００２４】図４は本発明の異なる実施例を示すターミ
ネーション領域の断面図である。図１の実施例と相違す
るところは、導電層１８の代わりに、ｐアノード層１０
２及び主接合に最も近い電界制限リング領域１０３１に
フィールドプレート１６０及び１６１を形成すると共に
電界制限リング領域１０３１をその底部において主接合
側に突出した部分１０３１ａを設けた点で相違してい
る。この構成によれば、可動イオンの影響を受けて蓄積
層（高濃度ｎ型）が形成される領域の下部に、突出した
部分１０３１ａが形成されているので、可動イオンの影
響を実質受けなくなるように作用する。即ち、主接合が
逆バイアス状態のとき主接合から広がる空乏層はｎ- 層
１００の表面状態に左右されずに内部に設けられた突出
した部分１０３１ａに容易に到達するので、電界制限リ
ング領域１０３１への電位伝搬が可動イオンによりｎ-
層１００の表面に形成される蓄積層の影響を無視できる
程に小さくできる。本発明によれば簡単な手段で確実に
耐圧変動を抑制できるので、量産に適した高信頼で高耐
圧のプレーナ型半導体装置が実現できる。なお本実施例
は空乏層がｎ- 層１００の表面よりもその内部で広がり
やすくするものであるから、図２及び図３に示した実施
例と原理は同じである。従って、これらの手段を組み合
わせて用いても本発明の効果を奏することができる。
ネーション領域の断面図である。図１の実施例と相違す
るところは、導電層１８の代わりに、ｐアノード層１０
２及び主接合に最も近い電界制限リング領域１０３１に
フィールドプレート１６０及び１６１を形成すると共に
電界制限リング領域１０３１をその底部において主接合
側に突出した部分１０３１ａを設けた点で相違してい
る。この構成によれば、可動イオンの影響を受けて蓄積
層（高濃度ｎ型）が形成される領域の下部に、突出した
部分１０３１ａが形成されているので、可動イオンの影
響を実質受けなくなるように作用する。即ち、主接合が
逆バイアス状態のとき主接合から広がる空乏層はｎ- 層
１００の表面状態に左右されずに内部に設けられた突出
した部分１０３１ａに容易に到達するので、電界制限リ
ング領域１０３１への電位伝搬が可動イオンによりｎ-
層１００の表面に形成される蓄積層の影響を無視できる
程に小さくできる。本発明によれば簡単な手段で確実に
耐圧変動を抑制できるので、量産に適した高信頼で高耐
圧のプレーナ型半導体装置が実現できる。なお本実施例
は空乏層がｎ- 層１００の表面よりもその内部で広がり
やすくするものであるから、図２及び図３に示した実施
例と原理は同じである。従って、これらの手段を組み合
わせて用いても本発明の効果を奏することができる。
【００２５】図８は、本発明を絶縁ゲート型バイポーラ
トランジスタ（ＩＧＢＴ）に適用した場合を示す断面図
である。この構成は図１で述べたように、図１のｐアノ
ード層１０２内にｎソース層１０６を形成し、ｎソース
層１０６にソース電極２３を設け、ｎ- 層１００からｎ
ソース層に達する絶縁ゲート２４を設け、カソード電極
をコレクタ電極２５に変更し、ｎ+ カソード層１０１と
コレクタ電極２５との間にｐ+層１０７を介在させた構
成となっている。絶縁ゲート２４はＳｉＯ2からなるゲ
ート酸化膜２４１，燐を高濃度にドープした多結晶シリ
コンからなるゲート電極２４２及びゲート電極２４２を
カバーするように設けたＰＳＧからなる絶縁膜２４３か
ら構成されている。ソース電極２３はｎソース層１０６
だけでなくｐアノード層１０２にも接触している。この
構成において、ソース電極２３とコレクタ電極２５間に
主接合を逆バイアスする電圧が印加された場合、導電層
１８の電位は主接合と電界制限リング領域１０３１の中
間電位に固定されてシールド効果の役割を果たすので、
可動イオン等外部因子の影響を全く受けなくなる。
トランジスタ（ＩＧＢＴ）に適用した場合を示す断面図
である。この構成は図１で述べたように、図１のｐアノ
ード層１０２内にｎソース層１０６を形成し、ｎソース
層１０６にソース電極２３を設け、ｎ- 層１００からｎ
ソース層に達する絶縁ゲート２４を設け、カソード電極
をコレクタ電極２５に変更し、ｎ+ カソード層１０１と
コレクタ電極２５との間にｐ+層１０７を介在させた構
成となっている。絶縁ゲート２４はＳｉＯ2からなるゲ
ート酸化膜２４１，燐を高濃度にドープした多結晶シリ
コンからなるゲート電極２４２及びゲート電極２４２を
カバーするように設けたＰＳＧからなる絶縁膜２４３か
ら構成されている。ソース電極２３はｎソース層１０６
だけでなくｐアノード層１０２にも接触している。この
構成において、ソース電極２３とコレクタ電極２５間に
主接合を逆バイアスする電圧が印加された場合、導電層
１８の電位は主接合と電界制限リング領域１０３１の中
間電位に固定されてシールド効果の役割を果たすので、
可動イオン等外部因子の影響を全く受けなくなる。
【００２６】図９は、図８に示すＩＧＢＴをレジン封止
したパッケージに組込み、高温ＤＣ逆バイアス試験を実
施した結果を導電層１８を設けない従来技術と比較して
示したものである。従来技術では試験時間が数十時間で
耐圧が大きく低下したが、本発明では１０００時間後も
耐圧変動が全く生じなく、極めて信頼性の高い高耐圧の
ＩＧＢＴが実現できた。
したパッケージに組込み、高温ＤＣ逆バイアス試験を実
施した結果を導電層１８を設けない従来技術と比較して
示したものである。従来技術では試験時間が数十時間で
耐圧が大きく低下したが、本発明では１０００時間後も
耐圧変動が全く生じなく、極めて信頼性の高い高耐圧の
ＩＧＢＴが実現できた。
【００２７】以上説明したように、本発明によればプレ
ーナ接合を持つ半導体装置の高耐圧化が容易に実現でき
るので、電力変換装置の高信頼、大容量化が達成でき
る。
ーナ接合を持つ半導体装置の高耐圧化が容易に実現でき
るので、電力変換装置の高信頼、大容量化が達成でき
る。
【００２８】図１０は本発明を適用したＩＧＢＴ及びダ
イオードを用いて電動機駆動用インバータ装置を構成し
た一例を示したものである。６個のＩＧＢＴで電圧型イ
ンバータ回路を構成し三相誘導電動機３０を制御する例
で、その基本回路はＩＧＢＴ３１，フライホイールダイ
オード３２，スナバダイオード３３，スナバ抵抗３４，
スナバコンデンサ３５から構成されている。ＩＧＢＴは
そもそもスイッチング速度の大きい素子であり、これに
本発明を適用することにより逆阻止耐圧が高くされたＩ
ＧＢＴ及びダイオードは長期に渡り使用しても耐圧の低
下がないので、インバータ装置の大容量化，高周波化が
高信頼で達成できる。このため、インバータ装置の小
型，軽量，低損失化及び低雑音化等に効果があり、イン
バータ装置を用いたシステムの低コスト，高効率化が達
成できる。
イオードを用いて電動機駆動用インバータ装置を構成し
た一例を示したものである。６個のＩＧＢＴで電圧型イ
ンバータ回路を構成し三相誘導電動機３０を制御する例
で、その基本回路はＩＧＢＴ３１，フライホイールダイ
オード３２，スナバダイオード３３，スナバ抵抗３４，
スナバコンデンサ３５から構成されている。ＩＧＢＴは
そもそもスイッチング速度の大きい素子であり、これに
本発明を適用することにより逆阻止耐圧が高くされたＩ
ＧＢＴ及びダイオードは長期に渡り使用しても耐圧の低
下がないので、インバータ装置の大容量化，高周波化が
高信頼で達成できる。このため、インバータ装置の小
型，軽量，低損失化及び低雑音化等に効果があり、イン
バータ装置を用いたシステムの低コスト，高効率化が達
成できる。
【００２９】
【発明の効果】本発明によれば、長期間使用しても逆阻
止耐圧の低下のないプレーナ接合が得られ、信頼性の高
い高耐圧半導体装置が容易に実現できる効果がある。
止耐圧の低下のないプレーナ接合が得られ、信頼性の高
い高耐圧半導体装置が容易に実現できる効果がある。
【図１】本発明の一実施例としてのダイオードのターミ
ネーション領域を示す概略断面図である。
ネーション領域を示す概略断面図である。
【図２】本発明の他の実施例を示す概略断面図である。
【図３】本発明の更に他の実施例を示す概略断面図であ
る。
る。
【図４】本発明の異なる実施例を示す概略断面図であ
る。
る。
【図５】プレーナ型半導体素子の耐圧低下原因を調べる
ために製作したｐｎダイオードの全体平面図及びターミ
ネーション領域の断面図である。
ために製作したｐｎダイオードの全体平面図及びターミ
ネーション領域の断面図である。
【図６】主接合とそれに最も近い電界制限リング領域と
間隔をパラメータとして作製したｐｎダイオードの高温
ＤＣ逆バイアス試験前後での逆阻止耐圧の評価結果を示
す図である。
間隔をパラメータとして作製したｐｎダイオードの高温
ＤＣ逆バイアス試験前後での逆阻止耐圧の評価結果を示
す図である。
【図７】高温ＤＣ逆バイアス試験前後での耐圧変動メカ
ニズムを説明する図である。
ニズムを説明する図である。
【図８】本発明を絶縁ゲート型バイポーラトランジスタ
（ＩＧＢＴ）に適用した場合を示す概略断面図である。
（ＩＧＢＴ）に適用した場合を示す概略断面図である。
【図９】図８のＩＧＢＴをレジン封止したパッケージに
組込み、高温ＤＣ逆バイアス試験を実施した結果を従来
技術と比較して示した図である。
組込み、高温ＤＣ逆バイアス試験を実施した結果を従来
技術と比較して示した図である。
【図１０】本発明を適用したＩＧＢＴ及びダイオードで
構成した電動機駆動用インバータ装置を示す概略回路図
である。
構成した電動機駆動用インバータ装置を示す概略回路図
である。
１０…半導体基体、１００…ｎ-層、１０１…ｎ+カソー
ド層、１０２…ｐアノード層、１０３１〜１０３５…電
界制限リング領域、１０４…ガードリング層、１５…絶
縁膜、１６１〜１６５、１７…フィールドプレート、１
８…導電層、１９…ＰＳＧ膜、２０…ポリイミド膜、１
０２…アノード電極。
ド層、１０２…ｐアノード層、１０３１〜１０３５…電
界制限リング領域、１０４…ガードリング層、１５…絶
縁膜、１６１〜１６５、１７…フィールドプレート、１
８…導電層、１９…ＰＳＧ膜、２０…ポリイミド膜、１
０２…アノード電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中野 安紀 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内
Claims (6)
- 【請求項１】半導体基体の一方の主表面に第１導電型の
第１の半導体領域が露出し、一方の主表面から第１の半
導体領域内に延び第１の半導体領域との間にｐｎ接合を
形成する第２導電型の第２の半導体領域が設けられ、更
に一方の主表面から第１の半導体領域内に延び、第２の
半導体領域をそれから離れて包囲する第２導電型の環状
の第３の半導体領域が複数個設けられてなる半導体装置
において、第２の半導体領域とこれに最も近接する第３
の半導体領域との間に逆阻止電圧の低下を抑制する手段
を設けたことを特徴とする半導体装置。 - 【請求項２】半導体基体の一方の主表面に第１導電型の
第１の半導体領域が露出し、一方の主表面から第１の半
導体領域内に延び第１の半導体領域との間にｐｎ接合を
形成する第２導電型の第２の半導体領域が設けられ、更
に一方の主表面から第１の半導体領域内に延び、第２の
半導体領域をそれから離れて包囲する第２導電型の環状
の第３の半導体領域が複数個設けられてなる半導体装置
において、第２の半導体領域とこれに最も近接する第３
の半導体領域との間の間隔を第３の半導体領域相互間の
間隔より小さくしたことを特徴とする半導体装置。 - 【請求項３】半導体基体の一方の主表面に第１導電型の
第１の半導体領域が露出し、一方の主表面から第１の半
導体領域内に延び第１の半導体領域との間にｐｎ接合を
形成する第２導電型の第２の半導体領域が設けられ、一
方の主表面から第１の半導体領域内に延び、第２の半導
体領域をそれから離れて包囲する第２導電型の環状の第
３の半導体領域が複数個設けられ、第２の半導体領域の
周縁から最外周の第３の半導体領域に達する一方の主表
面上に絶縁膜が設けられてなる半導体装置において、第
２の半導体領域とこれに最も近接する第３の半導体領域
との間に対応する絶縁膜上に電気的に浮動状態の導電性
膜を設けたことを特徴とする半導体装置。 - 【請求項４】半導体基体の一方の主表面に第１導電型の
第１の半導体領域が露出し、一方の主表面から第１の半
導体領域内に延び第１の半導体領域との間にｐｎ接合を
形成する第２導電型の第２の半導体領域が設けられ、更
に一方の主表面から第１の半導体領域内に延び、第２の
半導体領域をそれから離れて包囲する第２導電型の環状
の第３の半導体領域が複数個設けられてなる半導体装置
において、第２の半導体領域とこれに最も近接する第３
の半導体領域との間の第１の半導体領域の表面に、第１
の半導体領域と同導電型でそれより高不純物濃度を有す
る第４の半導体領域を設けたことを特徴とする半導体装
置。 - 【請求項５】半導体基体の一方の主表面に第１導電型の
第１の半導体領域が露出し、一方の主表面から第１の半
導体領域内に延び第１の半導体領域との間にｐｎ接合を
形成する第２導電型の第２の半導体領域が設けられ、更
に一方の主表面から第１の半導体領域内に延び、第２の
半導体領域をそれから離れて包囲する第２導電型の環状
の第３の半導体領域が複数個設けられてなる半導体装置
において、第２の半導体領域とこれに最も近接する第３
の半導体領域との間の間隔が一方の主表面よりも内部に
おいて小さくなるようにしたことを特徴とする半導体装
置。 - 【請求項６】半導体基体の一方の主表面に第１導電型の
第１の半導体領域が露出し、一方の主表面から第１の半
導体領域内に延び第１の半導体領域との間にｐｎ接合を
形成する第２導電型の第２の半導体領域が設けられ、更
に一方の主表面から第１の半導体領域内に延び、第２の
半導体領域をそれから離れて包囲する第２導電型の環状
の第３の半導体領域が複数個設けられてなる半導体装置
において、第２の半導体領域とこれに最も近接する第３
の半導体領域との間の第１の半導体領域を絶縁膜を介し
て導電性膜で覆い、この導電性膜を第２の半導体領域に
最も近接する第３の半導体領域に電気的に接続したこと
を特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4247547A JP2812093B2 (ja) | 1992-09-17 | 1992-09-17 | プレーナ接合を有する半導体装置 |
| KR1019930006765A KR940007968A (ko) | 1992-09-17 | 1993-04-22 | 플레이너 접합을 가지는 반도체장치 |
| EP93114845A EP0588320B1 (en) | 1992-09-17 | 1993-09-15 | Semiconductor device having planar junction |
| DE69318239T DE69318239T2 (de) | 1992-09-17 | 1993-09-15 | Halbleiterbauelement mit planarer Grenzfläche |
| US08/600,459 US5804868A (en) | 1992-09-17 | 1996-02-13 | Semiconductor device having planar junction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4247547A JP2812093B2 (ja) | 1992-09-17 | 1992-09-17 | プレーナ接合を有する半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697469A true JPH0697469A (ja) | 1994-04-08 |
| JP2812093B2 JP2812093B2 (ja) | 1998-10-15 |
Family
ID=17165123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4247547A Expired - Lifetime JP2812093B2 (ja) | 1992-09-17 | 1992-09-17 | プレーナ接合を有する半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5804868A (ja) |
| EP (1) | EP0588320B1 (ja) |
| JP (1) | JP2812093B2 (ja) |
| KR (1) | KR940007968A (ja) |
| DE (1) | DE69318239T2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5691553A (en) * | 1994-09-20 | 1997-11-25 | Hitachi, Ltd. | Semiconductor device and power converter using same |
| KR100415189B1 (ko) * | 1997-01-10 | 2004-03-19 | 페어차일드코리아반도체 주식회사 | 전계제한환을 가지는 바이폴라트랜지스터 |
| JP2007250720A (ja) * | 2006-03-15 | 2007-09-27 | Ngk Insulators Ltd | 半導体素子 |
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