JPS61135158A - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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- JPS61135158A JPS61135158A JP25782384A JP25782384A JPS61135158A JP S61135158 A JPS61135158 A JP S61135158A JP 25782384 A JP25782384 A JP 25782384A JP 25782384 A JP25782384 A JP 25782384A JP S61135158 A JPS61135158 A JP S61135158A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 230000015556 catabolic process Effects 0.000 claims abstract description 10
- 230000007423 decrease Effects 0.000 claims description 3
- 239000000758 substrate Substances 0.000 abstract description 10
- 230000005684 electric field Effects 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 241000282596 Hylobatidae Species 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフィールドリミッティング金もつ降伏電圧の高
いプレーナー型トランジスタあるいはＭト５ＦＥＴ
に関するものである。
いプレーナー型トランジスタあるいはＭト５ＦＥＴ
に関するものである。
従来のプレーナー型トランジスタ等においては、ベース
・コレクタ接合等の湾曲部における電界強度が他の部分
Ｊ：Ｄ高いために接合の降伏電圧がこの部分により決定
され、耐圧値は平面接合のそれニレ漠トーヘタス ＥｌｅｃｔｒｏｎｉｃｓＪ萬９巻（１９６６年〕にＳ
、Ｍ。
・コレクタ接合等の湾曲部における電界強度が他の部分
Ｊ：Ｄ高いために接合の降伏電圧がこの部分により決定
され、耐圧値は平面接合のそれニレ漠トーヘタス ＥｌｅｃｔｒｏｎｉｃｓＪ萬９巻（１９６６年〕にＳ
、Ｍ。
ＳｘｅとＧ、ｇｉｂｂｏｎｓ にＬつて報告されてい
る。
る。
この九め、接合湾曲部分の電界強度を弱める方法として
種々の方法が従来提案されている。
種々の方法が従来提案されている。
この中で、フィールドリミッティングリング（以下フィ
ールドリングと呼ぶ）を何重にも素子の接合部の外周に
設けることにより耐圧がかなり改善されることが報告さ
れている。これは、たとえ、ハ、ベース・コレクタ接合
のコレクタ側外周に、ベース・コレクタ接合を囲むよう
にベースと同じ導電型の領域を設けるもので、ベース・
コレクタ接合の空乏層がフィールドリングに達すること
によりフィールドリングにペース電位を与え空乏層の幅
を広げ、耐圧を高めたものである。
ールドリングと呼ぶ）を何重にも素子の接合部の外周に
設けることにより耐圧がかなり改善されることが報告さ
れている。これは、たとえ、ハ、ベース・コレクタ接合
のコレクタ側外周に、ベース・コレクタ接合を囲むよう
にベースと同じ導電型の領域を設けるもので、ベース・
コレクタ接合の空乏層がフィールドリングに達すること
によりフィールドリングにペース電位を与え空乏層の幅
を広げ、耐圧を高めたものである。
しかしながら、かかるフィールドリングに、通常、素子
の接合の外周に等間隔に設けられており、フィールドリ
ングの数を多くしないと十分な耐圧が得られず、素子の
平面面積が大きくなるという欠点があった。
の接合の外周に等間隔に設けられており、フィールドリ
ングの数を多くしないと十分な耐圧が得られず、素子の
平面面積が大きくなるという欠点があった。
本発明に工れば、−導電型の半導体基板と、この半導体
基板に設けられた他の導電型の素子領域と、この素子領
域の外周の半導体基板に設けられ友複数の他の導電型の
フィールドリミッティングリングとを含み、素子領域と
フィールドリミッティングとの間隔およびフィールドリ
ミッティングリング間の間隔は外側から素子領域に近づ
くにつれて０．５〜０．６の一定の比率で減少して行く
ように設定されている高耐圧半導体装置を得る。
基板に設けられた他の導電型の素子領域と、この素子領
域の外周の半導体基板に設けられ友複数の他の導電型の
フィールドリミッティングリングとを含み、素子領域と
フィールドリミッティングとの間隔およびフィールドリ
ミッティングリング間の間隔は外側から素子領域に近づ
くにつれて０．５〜０．６の一定の比率で減少して行く
ように設定されている高耐圧半導体装置を得る。
次に、図面全参照して本発明をエリ詳細に説明する。
第１図に本発明の一実施例によるダイオードの一部断面
図を示すもので、Ｎ 型半導体基板１上のＮＭ！半導体
層２にＰ型の素子領域３が設けられているＰ型の素子領
域３の外周にこれを取り囲むようにＰ型のフィールドリ
ング６．６’ 、６“。
図を示すもので、Ｎ 型半導体基板１上のＮＭ！半導体
層２にＰ型の素子領域３が設けられているＰ型の素子領
域３の外周にこれを取り囲むようにＰ型のフィールドリ
ング６．６’ 、６“。
６″′が設けられてｈる。電極はＰ型の素子領域３に接
触する電極４と半導体基板１の裏面に設けられた電極７
とが設けられており、これら電極４゜７でダイオードの
電極全構成している。更に、Ｎ型半導体層２の外周には
接地電位等の固定電位の与えられる等電位環５が設けら
れている。素子領域３とフィールドリング６との間隔ｄ
４とフィールドリング６と６′との間隔ｄｓと、フィー
ルドリング６′と６“とり間隔ｄ、とフィールドリンク
６“と６″′との間隔ｄ１は、外側からα５〜０，６の
一定の比率で順次狭くなってＡる。半導体層２０表面は
絶縁膜８でおおわれている。
触する電極４と半導体基板１の裏面に設けられた電極７
とが設けられており、これら電極４゜７でダイオードの
電極全構成している。更に、Ｎ型半導体層２の外周には
接地電位等の固定電位の与えられる等電位環５が設けら
れている。素子領域３とフィールドリング６との間隔ｄ
４とフィールドリング６と６′との間隔ｄｓと、フィー
ルドリング６′と６“とり間隔ｄ、とフィールドリンク
６“と６″′との間隔ｄ１は、外側からα５〜０，６の
一定の比率で順次狭くなってＡる。半導体層２０表面は
絶縁膜８でおおわれている。
半導体層２と素子領域３との接合に逆バイアス電圧を印
加すると、半導体層２と素子領域３との接合お：び各フ
ィールドリング６．６’ 、６“。
加すると、半導体層２と素子領域３との接合お：び各フ
ィールドリング６．６’ 、６“。
６″′ の形成する接合の空乏層内において、電界強度
のピーク点がそれぞれ生じる。これらのピーク点は各フ
ィールドリング６．６’ 、６“ ５ Ｉｆｆの外側方
向に現われる。そして、これらのピーク電界強度をＥｐ
ｅａｋｌ、Ｅｐｅａｋ２．Ｅｐｅａｋ３． ・−−−−
とする。これらのピーク電界強度はフィールトリ７グ６
．６’ 、６“、 ６”’ ノ各１を圧Ｖｆｘ 、 Ｖ
ｆｚ 。
のピーク点がそれぞれ生じる。これらのピーク点は各フ
ィールドリング６．６’ 、６“ ５ Ｉｆｆの外側方
向に現われる。そして、これらのピーク電界強度をＥｐ
ｅａｋｌ、Ｅｐｅａｋ２．Ｅｐｅａｋ３． ・−−−−
とする。これらのピーク電界強度はフィールトリ７グ６
．６’ 、６“、 ６”’ ノ各１を圧Ｖｆｘ 、 Ｖ
ｆｚ 。
Ｖｆｓ 、・・・・・・とリング間隔ａ、 ｌ ｃｔ、
ｌ ｃｔ３１・・・・・・に依存する。即ち２番目の
フィールドリング６′の電界強度ピーク値Ｅｐｅａｋ２
はフィールドリング６′の電圧Ｖｆｚ が高いほど高
く、又隣り合うフィールドリング６との間＠ｄ１が短い
程低くなる。
ｌ ｃｔ３１・・・・・・に依存する。即ち２番目の
フィールドリング６′の電界強度ピーク値Ｅｐｅａｋ２
はフィールドリング６′の電圧Ｖｆｚ が高いほど高
く、又隣り合うフィールドリング６との間＠ｄ１が短い
程低くなる。
降伏電圧Ｖｂｒｅａｋｄｏｗｎ を大きくするためには
、各電界強度ピーク値が均等になる必要があり、そのた
めフィールドリング６．６’ 、６“、６″′の間隔ｄ
１ ｙ Ｇ ｙ ｄ３ ｅ ｄＪを適当に選ぶ必要があ
る。今、そのフィールドリングの間隔の最適値を求める
ために、半導体層２の不純物濃度Ｎｄｆ ５〜７Ｘ Ｉ
Ｑ ” ３ｃｍ−ｓ、半導体層２の厚さを７０〜１２
０μ、素子領域３の深さを２３μ とした場合に、フィ
ールドリング間隔の最適値とその時に得られる耐圧値を
求め、その結果を表−１にまとめた。
、各電界強度ピーク値が均等になる必要があり、そのた
めフィールドリング６．６’ 、６“、６″′の間隔ｄ
１ ｙ Ｇ ｙ ｄ３ ｅ ｄＪを適当に選ぶ必要があ
る。今、そのフィールドリングの間隔の最適値を求める
ために、半導体層２の不純物濃度Ｎｄｆ ５〜７Ｘ Ｉ
Ｑ ” ３ｃｍ−ｓ、半導体層２の厚さを７０〜１２
０μ、素子領域３の深さを２３μ とした場合に、フィ
ールドリング間隔の最適値とその時に得られる耐圧値を
求め、その結果を表−１にまとめた。
表−１
表−１中でｃＬ、 ｃ、 ｅ−ＱＩ−は以下に説明する
ｄ＝Ｃ，ｅ−ａＬの各定数である。これらの最適間隔を
グラフにし比ものが第２図である。図中、０点は半導体
層２の不純物損［Ｎｄが７Ｘ１０ ｃｍのときのもの
、Δ点は不純物濃度Ｎｄが６Ｘ１０ ” ３Ｃｍ−３の
ときのもの、Ｘ点は不純物濃度Ｎｄが５ＸＩＯｃｍ
の時のもので、横軸は間隔ｄＩｓｄｚ ｔ ｄｓ ＋
ｄｉ ｔ一番号順に配置し友ものである。
ｄ＝Ｃ，ｅ−ａＬの各定数である。これらの最適間隔を
グラフにし比ものが第２図である。図中、０点は半導体
層２の不純物損［Ｎｄが７Ｘ１０ ｃｍのときのもの
、Δ点は不純物濃度Ｎｄが６Ｘ１０ ” ３Ｃｍ−３の
ときのもの、Ｘ点は不純物濃度Ｎｄが５ＸＩＯｃｍ
の時のもので、横軸は間隔ｄＩｓｄｚ ｔ ｄｓ ＋
ｄｉ ｔ一番号順に配置し友ものである。
この結果Ｌす、最適リング間隔に外側から素子領域３に
近づくにつれて短くする必要があり、片側ｌｏｇ でプ
ロットとするとほぼ厘線となる。
近づくにつれて短くする必要があり、片側ｌｏｇ でプ
ロットとするとほぼ厘線となる。
即ち ｌｏｇ ｄ１＝ １ｅｇＣ−α・１ ｔ＝＝−
１，２＠ ３ｅ ４この株にしてｙ細切片Ｃｉと傾き
ｄｉ を最小二乗法にエリ計算すると最適リング間隔値
ｄｉは以下の近似式で与えられる。
１，２＠ ３ｅ ４この株にしてｙ細切片Ｃｉと傾き
ｄｉ を最小二乗法にエリ計算すると最適リング間隔値
ｄｉは以下の近似式で与えられる。
ｄｉ＝Ｃｅ ＊Ｃ−Ａｉ（ｉ＝１．２．３．・・−
・’）−α・ｉ ０．５Ω≦０．６ 上記法則に従うことに二つ、フィールドリング間隔が最
小で最大の効果を得ることができる。
・’）−α・ｉ ０．５Ω≦０．６ 上記法則に従うことに二つ、フィールドリング間隔が最
小で最大の効果を得ることができる。
ま几、第３図に上記法則に従って設は友フィールドリン
グの数によって得られる耐圧の関係を示した。Ｘ点は半
導体層２の不純物濃度Ｎｄが５×ＩＱ Ｃｍ でそ
の厚さが１２０μの時のもの。
グの数によって得られる耐圧の関係を示した。Ｘ点は半
導体層２の不純物濃度Ｎｄが５×ＩＱ Ｃｍ でそ
の厚さが１２０μの時のもの。
Δ点は不純物濃度Ｎｄが６Ｘ１０１３ｃｍ−３でその厚
さが１２０μの時のもの、Ｘ点は不純物濃度Ｎｄが７Ｘ
ＩＱ ｃｍ でその厚さが１１０ｕの時のもので
ある。この第３図かられかる工うに、フィールドリング
の数は３〜４個で十分である。従って、少匹フィールド
リングの数で十分な耐圧を得ることができ、素子面積を
縮少できる。
さが１２０μの時のもの、Ｘ点は不純物濃度Ｎｄが７Ｘ
ＩＱ ｃｍ でその厚さが１１０ｕの時のもので
ある。この第３図かられかる工うに、フィールドリング
の数は３〜４個で十分である。従って、少匹フィールド
リングの数で十分な耐圧を得ることができ、素子面積を
縮少できる。
次にＷＸ４図に本発明をトランジスタに適用した場合の
実施例を示す、Ｎ＋型半導体基板１１上にＮ型手導体層
１２ｆｆｉ有し、これらはコレクタ電極として作用して
いる。Ｎ型半導体層１２中にはＰ型のベース領域１３と
Ｏれｔ囲む３つのフィールドリン／１６．１６’ 、１
６’が設けられている。
実施例を示す、Ｎ＋型半導体基板１１上にＮ型手導体層
１２ｆｆｉ有し、これらはコレクタ電極として作用して
いる。Ｎ型半導体層１２中にはＰ型のベース領域１３と
Ｏれｔ囲む３つのフィールドリン／１６．１６’ 、１
６’が設けられている。
ペース領域１３中にＮ型のエミッタ領域１４が格子状に
設けられている。エミッタ領域１４にはエミッタ電極１
７が接してかり、ベース領域１３にはベース電極１８が
接している。接地等の固定′１位の与えられる等電位環
１５が半導体層１２の外周表面に設けられている。コレ
クタ電極１９は半導体基板１１の裏習に設けられている
。フィールドリング１６，１６’ 、１６’に、フィー
ルドリング１６“と１６′との間隔ｄｌ、フィールドリ
ング１６′と１６との間隔ｄ２お工びフィールドリング
１６とベース領域１′３との間隔ｄ３が外周から順次０
．５〜α６の一定の比率で減少する工すに配置されてい
る。半導体層１２０表面は絶縁膜１０でおおわれている
。
設けられている。エミッタ領域１４にはエミッタ電極１
７が接してかり、ベース領域１３にはベース電極１８が
接している。接地等の固定′１位の与えられる等電位環
１５が半導体層１２の外周表面に設けられている。コレ
クタ電極１９は半導体基板１１の裏習に設けられている
。フィールドリング１６，１６’ 、１６’に、フィー
ルドリング１６“と１６′との間隔ｄｌ、フィールドリ
ング１６′と１６との間隔ｄ２お工びフィールドリング
１６とベース領域１′３との間隔ｄ３が外周から順次０
．５〜α６の一定の比率で減少する工すに配置されてい
る。半導体層１２０表面は絶縁膜１０でおおわれている
。
本実施例としては下記の試作結果を得比。半導体層１２
の厚さｔ１００μ、その抵抗率ヲ８０Ωｃｍ。
の厚さｔ１００μ、その抵抗率ヲ８０Ωｃｍ。
ベース領域の深さｔ″２７μとしてフィールド間隔ｄ１
ｅ ｄ５Ｉｄ３をそれぞれ４８μ、２５μ、１３μと
してトランジスタを試作し、コレクタ・ペース間耐圧１
５５０〜１５６０Ｖ ｆｆｉ得７’ｃ。
ｅ ｄ５Ｉｄ３をそれぞれ４８μ、２５μ、１３μと
してトランジスタを試作し、コレクタ・ペース間耐圧１
５５０〜１５６０Ｖ ｆｆｉ得７’ｃ。
第５図にパワーＭＯ８ＦＥＴの例を示す、Ｎ＋型の半導
体基板２１上にＮ＋型半導体基板２１上にＮ型半導体層
２２を有し、このＮ型半導体層２２０表面部にＰ型のベ
ース領域２３を格子状その他の形状に設けられている。
体基板２１上にＮ＋型半導体基板２１上にＮ型半導体層
２２を有し、このＮ型半導体層２２０表面部にＰ型のベ
ース領域２３を格子状その他の形状に設けられている。
ベース領域２３中にＮ型のソース領域２４が設けられて
いる。半導体層２２のベース領域２３を取りＮむ外周に
はＰ型のフィールドリング２６．２６’ 、２６“が設
けられており、半導体層２２の最外周表面には固定電位
の与えられる等電位環２５が設けられている。
いる。半導体層２２のベース領域２３を取りＮむ外周に
はＰ型のフィールドリング２６．２６’ 、２６“が設
けられており、半導体層２２の最外周表面には固定電位
の与えられる等電位環２５が設けられている。
フィールドリンク２６“と２６′との間隔ｄ１＋フィー
ルドリング２６′と２６との間隔ｄ１およびフィールド
リング２６とベース領域２３との間隔ｄ１はこの頴に０
．５〜０．６の一定の比率で順次狭くなっている。ベー
ス領域２３が半導体層２２の表面を露出する部分で絶縁
膜２９を介してゲート電極２７が設けられており、この
ゲート電極２７ト重なってソース領域２４お工びベース
領域２３に接触するソース電極２１が設けられている。
ルドリング２６′と２６との間隔ｄ１およびフィールド
リング２６とベース領域２３との間隔ｄ１はこの頴に０
．５〜０．６の一定の比率で順次狭くなっている。ベー
ス領域２３が半導体層２２の表面を露出する部分で絶縁
膜２９を介してゲート電極２７が設けられており、この
ゲート電極２７ト重なってソース領域２４お工びベース
領域２３に接触するソース電極２１が設けられている。
ドレイン電極２８は半導体基板２１の裏面に設けられて
いる。半導体層２２０表面は絶縁膜３０でおおわれてい
る。
いる。半導体層２２０表面は絶縁膜３０でおおわれてい
る。
このように、パワーＭＯ８ＦＥＴ も必要チップ面積を
少くして必要耐圧を得ることができる。
少くして必要耐圧を得ることができる。
このＬうに、本考案にこれば、フィールドリングの配置
を最適にすることに工９、少いチップ面積で耐圧の高い
半導体装置を得ることができる。
を最適にすることに工９、少いチップ面積で耐圧の高い
半導体装置を得ることができる。
第１図は本発明の一実施例に二るダイオードの断面図で
ある。第２図はフィールドリング間隔の最適値を示すグ
ラフ、第３図はフィールドリング数と耐圧との関係を示
すグラフである。第４図は本発明の他の実施例にＬるト
ランジスタの断面図である。第５図は本発明の更に他の
実施例によるパワーＭＯ８ＦＢ’Ｉ’の断面図である。 １．１１．２１・・・・・・半導体基板、２，１２，２
２・・・・・・半導体層、３・・・・・・素子領域、４
．７・・・・・・電極、５．１５，２５・・・・・・等
電位環、６．６’ 、６“。 ６”’、１６．１６’ 、１６“、２６．２６’ 、２
６”・・・・・・フィールドリング、１３．２３・・・
・・・ペース領Ｌ１４・・・・・・エミッタ領域、１７
・・・・・・エミッタ電極、１８・・・・・・ベース電
極、１９・・・・・・コレクタ電極、２０・・・・・・
ソースｔｌｉ、２４・・・・・・ソース領域、２７・・
・・・・ゲート電極、２８・・・・・・ドレイン電極、
８，１０゜２９．３０・・・・・・絶縁膜。 〈Ｊし・ ソングＭ陽番号 フィールドフッｒの飲 第４図 第５図
ある。第２図はフィールドリング間隔の最適値を示すグ
ラフ、第３図はフィールドリング数と耐圧との関係を示
すグラフである。第４図は本発明の他の実施例にＬるト
ランジスタの断面図である。第５図は本発明の更に他の
実施例によるパワーＭＯ８ＦＢ’Ｉ’の断面図である。 １．１１．２１・・・・・・半導体基板、２，１２，２
２・・・・・・半導体層、３・・・・・・素子領域、４
．７・・・・・・電極、５．１５，２５・・・・・・等
電位環、６．６’ 、６“。 ６”’、１６．１６’ 、１６“、２６．２６’ 、２
６”・・・・・・フィールドリング、１３．２３・・・
・・・ペース領Ｌ１４・・・・・・エミッタ領域、１７
・・・・・・エミッタ電極、１８・・・・・・ベース電
極、１９・・・・・・コレクタ電極、２０・・・・・・
ソースｔｌｉ、２４・・・・・・ソース領域、２７・・
・・・・ゲート電極、２８・・・・・・ドレイン電極、
８，１０゜２９．３０・・・・・・絶縁膜。 〈Ｊし・ ソングＭ陽番号 フィールドフッｒの飲 第４図 第５図
Claims (1)
- 一導電型の半導体領域と、該半導体領域に設けられた
他の導電型の素子領域と、該素子領域を囲んで前記半導
体領域に設けられた前記他の導電型の複数のフィールド
リングとを有し、該フィールドリング間の間隔およびフ
ィールドリングと前記素子領域との間隔は外から円に向
って順次０．５〜０．６の一定の比率で減少しているこ
とを特徴とする高耐圧半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25782384A JPS61135158A (ja) | 1984-12-06 | 1984-12-06 | 高耐圧半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25782384A JPS61135158A (ja) | 1984-12-06 | 1984-12-06 | 高耐圧半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61135158A true JPS61135158A (ja) | 1986-06-23 |
Family
ID=17311616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25782384A Pending JPS61135158A (ja) | 1984-12-06 | 1984-12-06 | 高耐圧半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61135158A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5113237A (en) * | 1988-09-20 | 1992-05-12 | Siemens Aktiengesellschaft | Planar pn-junction of high electric strength |
| EP0588320A2 (en) * | 1992-09-17 | 1994-03-23 | Hitachi, Ltd. | Semiconductor device having planar junction |
| US5777373A (en) * | 1994-01-04 | 1998-07-07 | Motorola, Inc. | Semiconductor structure with field-limiting rings and method for making |
| US9171914B2 (en) | 2006-03-15 | 2015-10-27 | Ngk Insulators, Ltd. | Semiconductor device |
-
1984
- 1984-12-06 JP JP25782384A patent/JPS61135158A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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