JPH02114646A - 高耐電圧プレーナpn接合 - Google Patents
高耐電圧プレーナpn接合Info
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- JPH02114646A JPH02114646A JP1239750A JP23975089A JPH02114646A JP H02114646 A JPH02114646 A JP H02114646A JP 1239750 A JP1239750 A JP 1239750A JP 23975089 A JP23975089 A JP 23975089A JP H02114646 A JPH02114646 A JP H02114646A
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- 230000015556 catabolic process Effects 0.000 title description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 85
- 230000002093 peripheral effect Effects 0.000 claims description 2
- 230000001747 exhibiting effect Effects 0.000 claims 1
- 239000002019 doping agent Substances 0.000 abstract description 18
- 238000000034 method Methods 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 2
- 230000006641 stabilisation Effects 0.000 description 2
- 238000011105 stabilization Methods 0.000 description 2
- PZASAAIJIFDWSB-CKPDSHCKSA-N 8-[(1S)-1-[8-(trifluoromethyl)-7-[4-(trifluoromethyl)cyclohexyl]oxynaphthalen-2-yl]ethyl]-8-azabicyclo[3.2.1]octane-3-carboxylic acid Chemical compound FC(F)(F)C=1C2=CC([C@@H](N3C4CCC3CC(C4)C(O)=O)C)=CC=C2C=CC=1OC1CCC(C(F)(F)F)CC1 PZASAAIJIFDWSB-CKPDSHCKSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、wt Ki型にドープされた半導体板の境
界面にほぼ平行して拡がり、この半導体板に挿入された
第2導電型の半導体区域により残りの半導体板部分から
分離され、多数のフィールド板が半導体区域の周縁区域
に設けられ、これらのフィールド板が電気絶l111I
超過によって境界面から分離され、この層の接触孔の区
域で半導体板に接触している高耐電圧ブレーナan接合
に関するものである。
界面にほぼ平行して拡がり、この半導体板に挿入された
第2導電型の半導体区域により残りの半導体板部分から
分離され、多数のフィールド板が半導体区域の周縁区域
に設けられ、これらのフィールド板が電気絶l111I
超過によって境界面から分離され、この層の接触孔の区
域で半導体板に接触している高耐電圧ブレーナan接合
に関するものである。
この種のプレーナpn接合は文献「ジャパニーズ・ジャ
ーナル・オブ・アプライド・フィジクス(Jap、
Journal of A991. Physics)
j’J o 121 (1982年) 5upp1
.21−1.97−101頁により公知である。この公
知例ではフィールド板が半導体区域に向かった内部縁端
で半導体板に接触する。半導体板はフィールド板の数に
対応する個数のフィールド環を備え、それらはpn接合
に境を接する半導体区域と同じ導電型である。
ーナル・オブ・アプライド・フィジクス(Jap、
Journal of A991. Physics)
j’J o 121 (1982年) 5upp1
.21−1.97−101頁により公知である。この公
知例ではフィールド板が半導体区域に向かった内部縁端
で半導体板に接触する。半導体板はフィールド板の数に
対応する個数のフィールド環を備え、それらはpn接合
に境を接する半導体区域と同じ導電型である。
フィールド環はpn接合の縁端からの間隔を増大させな
がら単導体区域を包囲する。各フィールド板はそれに所
属するフィールド環に接触するから、このフィールド環
がフィールド板の電位を決定する。半導体区域と最内部
フィールド環の間ならびに各フィールド環の間には低濃
度にドープされた半導体板の部分領域が置かれている。
がら単導体区域を包囲する。各フィールド板はそれに所
属するフィールド環に接触するから、このフィールド環
がフィールド板の電位を決定する。半導体区域と最内部
フィールド環の間ならびに各フィールド環の間には低濃
度にドープされた半導体板の部分領域が置かれている。
これらの部分領域は半導体区域に対して逆の導電型を示
し、プレーナpn接合を含む境界面にまで拡がっている
。フィールド板はフィールド環と共に作用してpn接合
に逆方向電圧を印加したとき(この電圧は半導体区域と
半導体板のそれぞれに接触する2つの電極を通して加え
られる)、そのプレーナ形の縁端区域において高い降伏
電圧を示すようにする。この降伏電圧はその容積降伏電
圧にほぼ対応する。この容積降伏電圧はpn接合が半導
体板の境界面に平行に拡がっている部分、即ち半導体板
の容積内で降伏する電圧として定義される。
し、プレーナpn接合を含む境界面にまで拡がっている
。フィールド板はフィールド環と共に作用してpn接合
に逆方向電圧を印加したとき(この電圧は半導体区域と
半導体板のそれぞれに接触する2つの電極を通して加え
られる)、そのプレーナ形の縁端区域において高い降伏
電圧を示すようにする。この降伏電圧はその容積降伏電
圧にほぼ対応する。この容積降伏電圧はpn接合が半導
体板の境界面に平行に拡がっている部分、即ち半導体板
の容積内で降伏する電圧として定義される。
しかしこの公知のpn構造には、高い降伏電圧の達成に
必要なフィールド板とフィールド環がpnn会合a端に
境を接する半導体表面の比較的大きな部分を占めるとい
う欠点がある。
必要なフィールド板とフィールド環がpnn会合a端に
境を接する半導体表面の比較的大きな部分を占めるとい
う欠点がある。
(発明が解決しようとする課題〕
この発明の課題は、所望の高い降伏電圧に対して公知の
pn接合の場合よりも著しく小さい半導体表面とに実現
されるプレーナルn接合を櫂供することである。
pn接合の場合よりも著しく小さい半導体表面とに実現
されるプレーナルn接合を櫂供することである。
この!f題は特許請求の範囲の請求項1に特徴として挙
げた構成とすることによって達成される。
げた構成とすることによって達成される。
この発明によって得られる利点は、pn接合が比較的小
さい半導体表面に実現可能であり、その際その平坦な縁
端区域において体[[伏電圧にほぼ対応する高い降伏電
圧値が達成されることである。!l!に縁端区域におい
ての降伏電圧の値が半導体板のドーパント密魔に無関係
となる。これは半導体区域と回し導電型をもってこの区
域を横方向に延長する半導体領域の一部をフィールド板
が覆うことに基づく、これに反して上記の公知のpn接
合のフィールド板は低濃度にドープされ、半導体区域に
対して逆導電型の半導体板の部分領域を覆う。
さい半導体表面に実現可能であり、その際その平坦な縁
端区域において体[[伏電圧にほぼ対応する高い降伏電
圧値が達成されることである。!l!に縁端区域におい
ての降伏電圧の値が半導体板のドーパント密魔に無関係
となる。これは半導体区域と回し導電型をもってこの区
域を横方向に延長する半導体領域の一部をフィールド板
が覆うことに基づく、これに反して上記の公知のpn接
合のフィールド板は低濃度にドープされ、半導体区域に
対して逆導電型の半導体板の部分領域を覆う。
図面についてこの発明を更に詳細に説明する。
I1I図において1は例えばドーパント密度IQ141
−1にれ型ドープされたシリコン半導体板であり、p導
電型半導体図Ni2が挿入されている。この区域は半導
体板lの境界面1aに10”C11−”のドーパント密
度を持つ、半導体区域2はp型ドープ半導体領域3によ
って横方向に延長されているやこの領域のドーパント密
度は例えばI Q l h cll−3であって半導体
区域2よりも著しく低い、半導体区域2と半導体領域3
はpn接合4a、4bによって半導体板1の残りの部分
から分離されている。pn接合の部分4aは半導体板1
の境界面1aに平行であるのに対して、部分4bは半導
体区域2の縁端から離れるにつれて次第に境界面1aに
近づき、点5において境界面1aに達する。p導電型の
部分2と3およびρn接合4a、4bの下側にある半導
体板lのn導電型部分は例えば1つの半導体ダイオード
を構成し、半導体板1はその下側に陽極側W捲6を備え
、それに陽極接続@7が設けられている。半導体区域2
とそれに続く半導体領域3には陰極側電極8が接触し、
この電極は陰極接続端9に結ばれる。
−1にれ型ドープされたシリコン半導体板であり、p導
電型半導体図Ni2が挿入されている。この区域は半導
体板lの境界面1aに10”C11−”のドーパント密
度を持つ、半導体区域2はp型ドープ半導体領域3によ
って横方向に延長されているやこの領域のドーパント密
度は例えばI Q l h cll−3であって半導体
区域2よりも著しく低い、半導体区域2と半導体領域3
はpn接合4a、4bによって半導体板1の残りの部分
から分離されている。pn接合の部分4aは半導体板1
の境界面1aに平行であるのに対して、部分4bは半導
体区域2の縁端から離れるにつれて次第に境界面1aに
近づき、点5において境界面1aに達する。p導電型の
部分2と3およびρn接合4a、4bの下側にある半導
体板lのn導電型部分は例えば1つの半導体ダイオード
を構成し、半導体板1はその下側に陽極側W捲6を備え
、それに陽極接続@7が設けられている。半導体区域2
とそれに続く半導体領域3には陰極側電極8が接触し、
この電極は陰極接続端9に結ばれる。
半導体領域3は欧州特許出願公開第0176778号公
報に詳細に述べられている方法によって作るのが効果的
である。この半導体領域を作る別の方法は文献「アイ・
イー・イー・イー・トランザクシヨンズ・オン・エレク
トロン・デバイセズC超過!EE Transacti
ons on Electron Devices)
」ED−30,1983年、954頁に記載されている
。
報に詳細に述べられている方法によって作るのが効果的
である。この半導体領域を作る別の方法は文献「アイ・
イー・イー・イー・トランザクシヨンズ・オン・エレク
トロン・デバイセズC超過!EE Transacti
ons on Electron Devices)
」ED−30,1983年、954頁に記載されている
。
半導体6113の、上方では境界面1aに例えば厚さ1
0μ蒙の電気絶IjtWjlOがとり付けられ、層10
の丘に導電材料例えばAffi又は高濃度ドープポリシ
リコンから成るフィールド板11ないし15が設けられ
る。そのうち11として示された最内部のフィールド板
は直接半導体区域2の縁辺区域に置かれ、その内部縁端
部分11aにおいて半導体区域2に接触する。フィール
ド板12.13、I4および15はこの順序で次第に半
導体区域2からの間隔を増し、最外部のフィールド板1
5はその右側即ち外側の縁端15aがpn接合4a、4
りの縁#+5の外側で半導体板1に接触する。半導体板
lにはn導電型の接触領域16が効果的に挿入される。
0μ蒙の電気絶IjtWjlOがとり付けられ、層10
の丘に導電材料例えばAffi又は高濃度ドープポリシ
リコンから成るフィールド板11ないし15が設けられ
る。そのうち11として示された最内部のフィールド板
は直接半導体区域2の縁辺区域に置かれ、その内部縁端
部分11aにおいて半導体区域2に接触する。フィール
ド板12.13、I4および15はこの順序で次第に半
導体区域2からの間隔を増し、最外部のフィールド板1
5はその右側即ち外側の縁端15aがpn接合4a、4
りの縁#+5の外側で半導体板1に接触する。半導体板
lにはn導電型の接触領域16が効果的に挿入される。
この領域は例えば10”CI−”のドーパント密度を持
ち、pn接合4a、4bの縁#i5の外側にある境界面
1aの部分から始まり半導体板内部に向かっていくらか
拡がっている。ここでフィールド板15が接触領域16
に接触する。フィールド板12.13および14はそれ
ぞれ接触孔17.18および19の区域でp導電型半導
体間域3に接触する。その際接触孔17はフィールド板
12の内部縁端12aとその外部縁端12bから等距離
にあるように設けられている。更に接触孔18と19も
それぞれ所属フィールド板13.14の内部縁端と外部
縁端から等距離にあるように設けられる。フィールド板
11ないし15はそれらの間に例えば10〃−の僅かな
間隙だけがあるように密接して配置される。フィールド
板11ないし15の全体は表面安定化用の絶縁W120
で覆うことができる。この層は例えば非晶質シリコン又
は弾性ゴムから成る。
ち、pn接合4a、4bの縁#i5の外側にある境界面
1aの部分から始まり半導体板内部に向かっていくらか
拡がっている。ここでフィールド板15が接触領域16
に接触する。フィールド板12.13および14はそれ
ぞれ接触孔17.18および19の区域でp導電型半導
体間域3に接触する。その際接触孔17はフィールド板
12の内部縁端12aとその外部縁端12bから等距離
にあるように設けられている。更に接触孔18と19も
それぞれ所属フィールド板13.14の内部縁端と外部
縁端から等距離にあるように設けられる。フィールド板
11ないし15はそれらの間に例えば10〃−の僅かな
間隙だけがあるように密接して配置される。フィールド
板11ないし15の全体は表面安定化用の絶縁W120
で覆うことができる。この層は例えば非晶質シリコン又
は弾性ゴムから成る。
接続端7に充分な高さの電圧Uを加え、接続端9は地電
位に置くとき逆方向にバイアスされたpn接合4a、4
bに空間電荷領域が形成され、その下方の縁端は破線2
1で、その上方の縁端は区域2の内部に引かれた破線2
2で示される。破線21は同時に電圧値Uに対応する等
電位線であり、破線22は地電位に対応する等電位線と
なる。21と22の間に引かれた破線23ないし29は
それぞれ階段的に選ばれた電圧値に対する等電位線であ
って、23は例えば、電位値Uから僅かに異なった電位
値を示すのに対して、破線29上の点は地電位から僅か
に異なった電位値を示す0等電位線29と28は第1図
に示すようにフィールド板11と12の間の間隔を通過
し、等電位線27と26はフィールド板12と13の間
の間隙を通過する。以下同様である。それ自体強く湾曲
した等電位!#28を境界面1aの近(で−層直線的な
経過に変えるため半導体領域3は、接触孔17から左側
の板縁#i12 aに向かって拡がるフィールドF1.
12の部分の下に局部的なドーパント最大を示す、この
ことは斜線を引いた面30で明示されている。同様に等
電位線26の経過も別の局部的ドーパント最大31によ
って直線化される。等電位線24にっていも同様であっ
て、その経過は半導体領域3の局部的ドーパント最大3
2によって影響を受ける。
位に置くとき逆方向にバイアスされたpn接合4a、4
bに空間電荷領域が形成され、その下方の縁端は破線2
1で、その上方の縁端は区域2の内部に引かれた破線2
2で示される。破線21は同時に電圧値Uに対応する等
電位線であり、破線22は地電位に対応する等電位線と
なる。21と22の間に引かれた破線23ないし29は
それぞれ階段的に選ばれた電圧値に対する等電位線であ
って、23は例えば、電位値Uから僅かに異なった電位
値を示すのに対して、破線29上の点は地電位から僅か
に異なった電位値を示す0等電位線29と28は第1図
に示すようにフィールド板11と12の間の間隔を通過
し、等電位線27と26はフィールド板12と13の間
の間隙を通過する。以下同様である。それ自体強く湾曲
した等電位!#28を境界面1aの近(で−層直線的な
経過に変えるため半導体領域3は、接触孔17から左側
の板縁#i12 aに向かって拡がるフィールドF1.
12の部分の下に局部的なドーパント最大を示す、この
ことは斜線を引いた面30で明示されている。同様に等
電位線26の経過も別の局部的ドーパント最大31によ
って直線化される。等電位線24にっていも同様であっ
て、その経過は半導体領域3の局部的ドーパント最大3
2によって影響を受ける。
等電位線21ないし29の経過は次のことを示す、Hち
接触孔例えば17と左側のフィールド板縁端、例えば1
2aの間のpn接合4bの区域内の境界面1aにおいて
のUの価が大きくても電場の勾配はそれ程大きくはなら
ず、シリコンにおける降伏発生の危険は生じない、この
発明による構造は境界面1aとpn接合4bの間の区域
における横方向電圧降下が均等に経過し、それに応じて
境界面1a近くの空間電荷領域21.22の内部でも、
所属接触孔例えば17の左側に設けられたフィールド板
縁端例えば12aが−様な電場分布に乱れを生じさせよ
うとするにも拘らず比較的均等な霊場分布が支配的とな
るにの乱れは半導体領域3のドーパント最大、例えば3
0によって十分に補償される。半導体領域3の斜線を引
いた区域30.31.32の内部に存在するドーパント
密度の横方向最大はこれに境を接する領域3の部分にお
けるドーパント密度の値の例えば10倍に達する。pn
接合4a、4bの縁端区域の狭い間隔を残して密接配置
されたフィールド板11ないし15による大面積被覆の
作用により、この発明の構造によって達成される高い降
伏電圧が表面安定化に使用される材料例えば水を含む材
料によっても低下することはない。
接触孔例えば17と左側のフィールド板縁端、例えば1
2aの間のpn接合4bの区域内の境界面1aにおいて
のUの価が大きくても電場の勾配はそれ程大きくはなら
ず、シリコンにおける降伏発生の危険は生じない、この
発明による構造は境界面1aとpn接合4bの間の区域
における横方向電圧降下が均等に経過し、それに応じて
境界面1a近くの空間電荷領域21.22の内部でも、
所属接触孔例えば17の左側に設けられたフィールド板
縁端例えば12aが−様な電場分布に乱れを生じさせよ
うとするにも拘らず比較的均等な霊場分布が支配的とな
るにの乱れは半導体領域3のドーパント最大、例えば3
0によって十分に補償される。半導体領域3の斜線を引
いた区域30.31.32の内部に存在するドーパント
密度の横方向最大はこれに境を接する領域3の部分にお
けるドーパント密度の値の例えば10倍に達する。pn
接合4a、4bの縁端区域の狭い間隔を残して密接配置
されたフィールド板11ないし15による大面積被覆の
作用により、この発明の構造によって達成される高い降
伏電圧が表面安定化に使用される材料例えば水を含む材
料によっても低下することはない。
第1Vのpn構造は例えば垂直バイポーラ電力トランジ
スタにとっても重要である。この種のトランジスタの1
つはn導電型半導体区域33をp導電型半導体区域2に
挿入し、別のpn接合34によってこの区域から分離さ
れているようにすることによって実現する。この場合3
3はトランジスタのエミッタ区域となり、2と3はベー
ス区域、1はコレクタ区域となる。又電極6と8はコレ
クタとエミッタの電極となり、7と9はコレクタとエミ
ッタの接続端となる。ベース区域2は図に示されていな
いベース電極を備え、ベース電流回路に対する接続端と
なる。この発明の構造によって達成されるベース・コレ
クタ接合4a、4bの高い降伏電圧は、このトランジス
タに高い耐電圧性を付与する。
スタにとっても重要である。この種のトランジスタの1
つはn導電型半導体区域33をp導電型半導体区域2に
挿入し、別のpn接合34によってこの区域から分離さ
れているようにすることによって実現する。この場合3
3はトランジスタのエミッタ区域となり、2と3はベー
ス区域、1はコレクタ区域となる。又電極6と8はコレ
クタとエミッタの電極となり、7と9はコレクタとエミ
ッタの接続端となる。ベース区域2は図に示されていな
いベース電極を備え、ベース電流回路に対する接続端と
なる。この発明の構造によって達成されるベース・コレ
クタ接合4a、4bの高い降伏電圧は、このトランジス
タに高い耐電圧性を付与する。
第2図は1441図のpn構造をサイリスクに利用した
例を示す。ここでは区域33がn型エミッタ、tWWB
2含む区域2がp型ベース、4aと4bの下側にある半
導体板1の部分がn型ベース、半導体板lの下側に付加
されたp型ドープ半導体層35がp型エミッタとなる。
例を示す。ここでは区域33がn型エミッタ、tWWB
2含む区域2がp型ベース、4aと4bの下側にある半
導体板1の部分がn型ベース、半導体板lの下側に付加
されたp型ドープ半導体層35がp型エミッタとなる。
電極8は陰極側電極を意味し、1l135に接触する電
極36が陽極側電極となる。8と36の接続端はKおよ
びAとして示され−でいる9区域2に接触する図に示さ
れていない電極はサイリスタのゲー+−i極を構成し、
サイリスクのトリガ又は消去用の信号がここに加えられ
る。
極36が陽極側電極となる。8と36の接続端はKおよ
びAとして示され−でいる9区域2に接触する図に示さ
れていない電極はサイリスタのゲー+−i極を構成し、
サイリスクのトリガ又は消去用の信号がここに加えられ
る。
第3図に第1図の装置の別の構成を示す、ここでは既に
第1図について説明した構造部分は同じ符号で示されて
いる。第1図と異なりここには電気絶縁!’!37が設
けられるが、これは半導体領域3又は半導体板1から溝
38ないし41をエツチングした後その内部に成長した
ものである。溝38ないし41の間に残されている半導
体領域の橋状の部分42ないし44には絶縁−37のヒ
にとりつけら丸たフィールド板12ないし】4が接触す
るのに対して、フィールド板11と15は第1図に対応
して半導体区域2と区域16に接触する。
第1図について説明した構造部分は同じ符号で示されて
いる。第1図と異なりここには電気絶縁!’!37が設
けられるが、これは半導体領域3又は半導体板1から溝
38ないし41をエツチングした後その内部に成長した
ものである。溝38ないし41の間に残されている半導
体領域の橋状の部分42ないし44には絶縁−37のヒ
にとりつけら丸たフィールド板12ないし】4が接触す
るのに対して、フィールド板11と15は第1図に対応
して半導体区域2と区域16に接触する。
逆電圧印加に際してpn接合4a、4bに形成される空
間電荷領域内の等電位線の経過は図に示されていないが
、第1図のものに対応する。第3図の構造は区域2にn
導電型区域45を挿入した際にもバイポーラ・トランジ
スタにとって重要であり、又第2図の応用例の場合サイ
リスクにとっても重要である。
間電荷領域内の等電位線の経過は図に示されていないが
、第1図のものに対応する。第3図の構造は区域2にn
導電型区域45を挿入した際にもバイポーラ・トランジ
スタにとって重要であり、又第2図の応用例の場合サイ
リスクにとっても重要である。
フィールド板縁端と接触孔の間隔が一定でなく、フィー
ルド板毎に変化している実施例を第4図に示す。最内部
と最外部のフィールド板11と15は7141図と同様
な構成であるが、フィールド板12ないしI4の接触孔
の左側の板縁端からの間隔がフィールド板12において
の比較的小さい値からフィールド板14においての比較
的大きな(iに、ヒ界している。しかし接触孔17はこ
こでも左側の板縁端 12 aから、フィールド板14
の右側縁端と接触孔19の間隔と同様なはっきりした間
隔を保っている。所属する接触孔の左側にあるフィール
ド板部分の異なる長さに対応してp型ドープ半導体領域
内の局部的ドーパント最大30゛、31′および32′
は互いに異なる幅を持つ0等電位線21.22およびそ
の間にある等電位線は第111i1とほぼ等しい経過を
示す。第4図の構造は、特にm1図の構造よりも半導体
領域3の侵入深さを小さくすることができる。
ルド板毎に変化している実施例を第4図に示す。最内部
と最外部のフィールド板11と15は7141図と同様
な構成であるが、フィールド板12ないしI4の接触孔
の左側の板縁端からの間隔がフィールド板12において
の比較的小さい値からフィールド板14においての比較
的大きな(iに、ヒ界している。しかし接触孔17はこ
こでも左側の板縁端 12 aから、フィールド板14
の右側縁端と接触孔19の間隔と同様なはっきりした間
隔を保っている。所属する接触孔の左側にあるフィール
ド板部分の異なる長さに対応してp型ドープ半導体領域
内の局部的ドーパント最大30゛、31′および32′
は互いに異なる幅を持つ0等電位線21.22およびそ
の間にある等電位線は第111i1とほぼ等しい経過を
示す。第4図の構造は、特にm1図の構造よりも半導体
領域3の侵入深さを小さくすることができる。
この発明によるpn接合の上記の実施例は、回転対称形
の半導体物体、即ち円形の境界を持つ半導体板上に実現
させるのが有利である。この場合部分2.3.33およ
び45も円形の境界を示し、フィールド板11ないし1
5は円環の形となる。
の半導体物体、即ち円形の境界を持つ半導体板上に実現
させるのが有利である。この場合部分2.3.33およ
び45も円形の境界を示し、フィールド板11ないし1
5は円環の形となる。
ト記の実施形態と並んで各部分が逆導電型のものに換え
られ電圧Uには反対符号のものが使用されるものもこの
発明に所属する。
られ電圧Uには反対符号のものが使用されるものもこの
発明に所属する。
第1図はこの発明によるプレーナpn接合の縁端部分の
断面図、第2図はサイリスクのp型ベースとn型ベース
との間に宜かれたこの発明によるプレーナpn接合の断
面図、第3図はこの発明による別のプレーナpn接合の
断面図、第4図は第1図のpn接合の変形である。 l・・・半導体板 2・・・半導体板に対して逆導電型の半導体区域3・・
・2と同じ導電型の半導体領域 4 a、 4 b−p n接合 6・・・陽極側′R,極 IO・・・電気絶縁層 1112.13.14.15・・・フィールド板IG
1 IG 3 IG 4
断面図、第2図はサイリスクのp型ベースとn型ベース
との間に宜かれたこの発明によるプレーナpn接合の断
面図、第3図はこの発明による別のプレーナpn接合の
断面図、第4図は第1図のpn接合の変形である。 l・・・半導体板 2・・・半導体板に対して逆導電型の半導体区域3・・
・2と同じ導電型の半導体領域 4 a、 4 b−p n接合 6・・・陽極側′R,極 IO・・・電気絶縁層 1112.13.14.15・・・フィールド板IG
1 IG 3 IG 4
Claims (1)
- 【特許請求の範囲】 1)第1導電型にドープされた半導体板(1)の境界面
(1a)にほぼ平行して拡がり、この半導体板に挿入さ
れた第2導電型の半導体区域(2)により残りの半導体
板部分から分離され、多数のフィールド板(11ないし
15)が半導体区域(2)の周縁区域に設けられ、これ
らのフィールド板が電気絶縁層(10)によって境界面
(1a)から分離され、この層の接触孔(17ないし1
9)の区域で半導体板に接触している高耐電圧プレーナ
pn接合(4a、4b)において、最内部のフィールド
板(11)と最外部のフィールド板(15)を除く残り
のフィールド板(12ないし14)の少なくとも一部分
において接触孔(17)の配置が次のように選定されて
いること、即ちそれぞれの孔の最内部フィールド板縁端
(12a)からの間隔が最外部フィールド板縁端(12
b)からの間隔に対応するか、それを下回るかあるいは
それを超過し、その際下回り又は超過の度合は接触孔(
17)がなお内部縁端(12a)と外部縁端(12b)
からはっきりした間隔を保つ程度に選ばれること、半導
体区域(2)がフィールド板(11ないし15)の下に
置かれたプレーナ形縁端終結部を持つ第2導電型の半導
体領域(3)によって横方向に伸び、この区域のドーピ
ング濃度は半導体領域(3)のそれよりも著しく低いこ
と、半導体領域(3)のドーピング濃度は横方向におい
てその大きさが変化し、その際接触孔(17)と内部縁
端(12a)に所属するフィールド板(12)との間に
置かれたフィールド板部分の下で局部的な最大(30)
を示すことを特徴とする高耐電圧プレーナpn接合。 2)電気絶縁層(37)が半導体領域(3)の表面側の
みぞ(38ないし41)に設けられた多数の部分層から
構成されること、2つの互いに隣り合わせるみぞ(38
、39)の間に境界面(1a)まで拡がる半導体領域(
3)の橋(42)があり、隣り合わせるみぞ(38、3
9)に設けられている部分層の上にとりつけられたフィ
ールド板(12)の接触に使用されること、隣り合わせ
るみぞ(38、39)に設けられた部分層の橋(42)
に境を接する縁端がこのフィールド板(12)に所属す
る接触孔をそれらの間にはさむことを特徴とする請求項
1記載のプレーナpn接合。 3)接触孔(17)とそれに所属するフィールド板(1
2)の内部縁端(12a)との間隔が半導体領域(2)
の縁端からのフィールド板の間隔が増大するにつれて上
昇することを特徴とする請求項1又は2記載のプレーナ
pn接合。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3831941.1 | 1988-09-20 | ||
DE3831941 | 1988-09-20 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02114646A true JPH02114646A (ja) | 1990-04-26 |
JP2974696B2 JP2974696B2 (ja) | 1999-11-10 |
Family
ID=6363338
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1239750A Expired - Fee Related JP2974696B2 (ja) | 1988-09-20 | 1989-09-13 | 高耐電圧プレーナpn接合 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5113237A (ja) |
EP (1) | EP0360036B1 (ja) |
JP (1) | JP2974696B2 (ja) |
DE (1) | DE58907758D1 (ja) |
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- 1989-09-13 JP JP1239750A patent/JP2974696B2/ja not_active Expired - Fee Related
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EP0360036B1 (de) | 1994-06-01 |
JP2974696B2 (ja) | 1999-11-10 |
DE58907758D1 (de) | 1994-07-07 |
EP0360036A2 (de) | 1990-03-28 |
US5113237A (en) | 1992-05-12 |
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