JP2015521387A - 適応的電荷平衡エッジ終端 - Google Patents

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Abstract

一実施形態において、半導体デバイスは、第１型ドーパントを含む基板を備えることができる。また、この半導体デバイスは、上記基板の上方に配置され、当該基板よりも低濃度の上記第１型ドーパントを含むエピタキシャル層を備えることができる。また、この半導体デバイスは、上記エピタキシャル層内に配置され、第２型ドーパントを含む接合拡張領域を備えることができる。さらに、この半導体デバイスは、上記接合拡張領域と物理的に接触し、当該接合拡張領域よりも高濃度の上記第２型ドーパントを含む一組のフィールドリングを備えることができる。さらに、この半導体デバイスは、上記一組のフィールドリングと物理的に接触したエッジ終端構造を備えることができる。【選択図】 図１

Description

関連出願の相互参照
[0001]本願は、２０１２年５月３０日に出願された米国特許出願第１３／４８４，１１４号「Ａｄａｐｔｉｖｅ Ｃｈａｒｇｅ Ｂａｌａｎｃｅｄ Ｅｄｇｅ Ｔｅｒｍｉｎａｔｉｏｎ」に関連しており、その優先権を主張するものであって、その全体を本明細書に援用する。
[0002]ダイオード、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイス、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）デバイス、バイポーラ接合トランジスタ（ＢＪＴ）デバイス等の半導体デバイスにおけるＰＮ接合の降伏電圧を高くするため、様々な種類のエッジ終端構造が用いられている。例えば、フィールドプレート構造、フィールドプレート付き又はフィールドプレート無しのフィールドリミッティングリング、接合終端拡張部（ＪＴＥ）、及びその変異型等、様々なエッジ終端構造がこれまで開発されている。ただし、利用する幅を可能な限り小さく抑えたエッジ終端構造を開発することにより、所与のＰＮ接合に関して理想的な平面降伏電圧を実現するのが望ましい。
[0003]本発明に係る種々実施形態は、利用する幅がより小さく、所与のＰＮ接合に関して理想的な平面降伏電圧を実現可能な効率的、製造可能、且つ堅牢なエッジ終端技術を提供する。
[0004]一実施形態において、半導体デバイスは、第１型ドーパントを含む基板を備えることができる。また、この半導体デバイスは、上記基板の上方に配置され、当該基板よりも低濃度の上記第１型ドーパントを含むエピタキシャル層を備えることができる。また、この半導体デバイスは、上記エピタキシャル層内に配置され、第２型ドーパントを含む接合拡張領域を備えることができる。さらに、この半導体デバイスは、上記接合拡張領域と物理的に接触し、当該接合拡張領域よりも高濃度の上記第２型ドーパントを含む一組の分離された狭隘・浅層フィールドリングを備えることができる。さらに、この半導体デバイスは、上記一組のフィールドリングと物理的に接触したエッジ終端構造を備えることができる。
[0005]別の実施形態において、方法は、半導体デバイスのエピタキシャル層の上面内に接合拡張領域を生成するステップを含むことができる。上記エピタキシャル層は、第１型ドーパントを含むことができ、上記接合拡張領域は、第２型ドーパントを含むことができる。さらに、この方法は、上記接合拡張領域と物理的に接触し、当該接合拡張領域よりも高濃度の上記第２型ドーパントを含む一組の分離された狭隘・浅層フィールドリングを生成するステップを含むことができる。また、この方法は、上記一組のフィールドリングと物理的に接触したエッジ終端構造を生成するステップを含むことができる。
[0006]さらに別の実施形態において、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスは、第１型ドーパントを含む基板を備えることができる。また、このＭＯＳＦＥＴデバイスは、上記基板の上方に配置され、当該基板よりも低濃度の上記第１型ドーパントを含むエピタキシャル層を備えることができる。さらに、このＭＯＳＦＥＴデバイスは、上記エピタキシャル層内に配置され、第２型ドーパントを含む接合拡張領域を備えることができる。また、このＭＯＳＦＥＴデバイスは、上記接合拡張領域と物理的に接触し、当該接合拡張領域よりも高濃度の上記第２型ドーパントを含む一組の分離された狭隘・浅層フィールドリングを備えることができる。さらに、このＭＯＳＦＥＴデバイスは、上記一組のフィールドリングと物理的に接触したエッジ終端構造を備えることができる。
[0007]なお、本概要においては、本発明に係る特定の実施形態を具体的に記載したが、本発明及び特許請求の範囲の主題は、これら実施形態によって何ら制限されるものではない。
[0008]添付の図面においては、本発明に係る種々実施形態を一例として示しており、何ら制限を目的としたものではない。なお、すべての図面において、類似する要素には同じ参照番号を付している。
本発明の種々実施形態に係る半導体デバイスの適応的電荷平衡エッジ終端の側断面図である。 従来のシングルゾーン接合終端拡張部（ＪＴＥ）の側断面図である。 従来のＪＴＥ及び本発明の種々実施形態に係る適応的電荷平衡エッジ終端における、電荷変動に対する降伏電圧の感度を比較したグラフである。 本発明の種々実施形態に係る適応的電荷平衡エッジ終端に関して、降伏電圧の接合拡張部電荷に対する依存性を示した図である。 シングルゾーン接合終端拡張部に関して、降伏電圧の接合拡張部電荷に対する依存性を示した図である。 本発明の種々実施形態に係る半導体デバイスの適応的電荷平衡エッジ終端を作製するプロセスを示した図である。 本発明の種々実施形態に係る半導体デバイスの適応的電荷平衡エッジ終端を作製するプロセスを示した図である。 本発明の種々実施形態に係る半導体デバイスの適応的電荷平衡エッジ終端を作製するプロセスを示した図である。 本発明の種々実施形態に係る半導体デバイスの適応的電荷平衡エッジ終端を作製するプロセスを示した図である。 本発明の種々実施形態に係る半導体デバイスの適応的電荷平衡エッジ終端を作製するプロセスを示した図である。 本発明の種々実施形態に係る方法のフローチャートである。
[0016]本明細書において参照する図面は、特段の言及がない限り、正確な縮尺で描写したものと解釈すべきではない。
[0017]以下、添付の図面に例示する本発明の種々実施形態について、詳細に言及する。本発明は、種々実施形態に関連して説明するが、当然のことながら、これら種々実施形態は本発明を制限するものではない。一方、本発明は、特許請求の範囲に従って解釈される本発明の範囲に含まれ得る代替、変形、及び均等物を網羅するものである。さらに、本発明に係る種々実施形態に関する以下の詳細な説明においては、非常に多くの具体的詳細を示すことによって、本発明を十分理解できるようにする。ただし、当業者には、これら具体的詳細を伴わず、又はそれらの均等物を伴って本発明を実施可能であることが明らかであろう。他の例では、本発明の態様が無用に不明瞭となることがないように、周知の方法、手順、構成要素、及び回路を詳細には説明していない。
[0018]以下の詳細な説明の一部は、半導体デバイスを作製する工程の手順、論理ブロック、処理、及びその他の記号的表現として提示する。これらの記述及び表現は、半導体デバイスを作製する技術の当業者が他の当業者に対して自身の仕事の内容を最も効果的に伝えるために使用する手段である。本願において、手順、論理ブロック、プロセス等は、所望の結果を導く首尾一貫した一連のステップ又は命令と考えられる。これらの各ステップは、物理量の物理的操作を要する。ただし、これらの用語及び類似する用語はすべて、然るべき物理量と関連付けられることになり、これらの量に適用された便利な標識に過ぎないことに留意する必要がある。以下の記述において特に明確な指定のない限りは、当然のことながら、本願の全体において、「生成」、「作成」、「形成」、「実施」、「製造」、「堆積」、「エッチング」、「規定」、「除去」等の用語を用いた記述は、半導体デバイスの作製動作及びプロセスを表す。
[0019]図面は、正確な縮尺で描写しておらず、構造の一部及び当該構造を構成する様々な層のみを示している場合がある。さらに、作製プロセス及びステップは、本明細書に記載のプロセス及びステップと併せて行う場合がある。すなわち、本明細書に図示及び記載のステップの前、最中、及び／又は後に多数のプロセスステップが存在する場合がある。本発明に係る実施形態は、大きな混乱なく、これらその他（おそらくは従来の）プロセス及びステップと関連して実施できることが重要である。一般的に、本発明に係る実施形態は、周辺のプロセス及びステップに大きな影響を及ぼすことなく、従来プロセスの一部の置換となり得る。
[0020]本明細書において、文字「Ｎ」はＮ型ドーパントを表し、文字「Ｐ」はＰ型ドーパントを表す。プラス記号「＋」又はマイナス記号「−」はそれぞれ、ドーパントの濃度が相対的に高いこと又は相対的に低いことを表すのに用いる。
[0021]本明細書において、用語「チャネル」は、一般的に認められた態様で使用している。すなわち、ＦＥＴにおいて、電流は、ソース接続からドレイン接続までチャネル中を移動する。チャネルは、ｎ型又はｐ型半導体材料のいずれかで構成可能である。したがって、ＦＥＴは、ｎチャネル又はｐチャネルデバイスのいずれかとして規定される。なお、一部の図面は、ｎチャネルデバイス、具体的にはｎチャネルＭＯＳＦＥＴとして説明している。ただし、本発明に係る実施形態は、これに限定されない。図面の説明は、ｎ型ドーパント及び材料を、対応するｐ型ドーパント及び材料の代わりに用いることによって、容易にｐチャネルデバイスに置き換え可能であり、その逆も同様である。
[0022]図１は、本発明の種々実施形態に係る半導体デバイス１００の適応的電荷平衡エッジ終端領域１０６の側断面図である。本実施形態において、適応的電荷平衡エッジ終端領域１０６は、表面においてＰ型接合拡張領域１１０とともに終端した半導体デバイス１００の主ＰＮ接合を含む。一実施形態において、接合拡張領域１１０は、横方向に変化するドーパントを含み、このドーピングは、ソース金属１０８の近傍でより強く、当該ソース金属１０８から離れるに従ってドーピング強度が徐々に低下する。一実施形態において、接合拡張領域１１０は、シリコンと複数のフィールドプレート１１２との間にオーム性接触を形成するための高ドープＰフィールドリング１１４を含むことができる。一実施形態において、フィールドリング１１４は、分離された狭隘・浅層フィールドリング１１４として実装可能である。一実施形態において、半導体デバイス１００は、Ｎ＋基板１０２、Ｎ−ドープエピタキシャル領域１０４、ソース金属１０８、及び適応的電荷平衡エッジ終端領域１０６を備えることができる。一実施形態において、接合拡張領域１１０は、ポリシリコン及び金属フィールドプレート１１８によって終端されており、従来のフィールドプレート動作（例えば、フィールドプレート、分離誘電膜、及びシリコンエピタキシャル領域から成るＭＯＳ部からの空乏化）によって降伏電圧をさらに拡張している。一実施形態において、分離誘電膜の厚さは、ドレイン電位とフィールドプレート電位との間の降伏電圧の差に応じて選定する。なお、本実施形態のポリシリコン及び金属フィールドプレート１１８は、ポリシリコンフィールドプレート１１６を含む。また、一実施形態において、Ｎ＋基板１０２及びＮ−ドープエピタキシャル領域１０４は、基板と総称することも可能であるが、これに限定されない。チャネルストップ領域については、後で詳述するものとし（例えば、図１０）、ここでは図示していない。
[0023]本実施形態において、特別に限局された高Ｐ型ドープオーム性フィールドリング１１４を除く接合拡張領域１１０は、電荷値がおよそ１０％〜７０％である単位面積当たりの全電荷を含むことができ、この範囲において従来のＪＴＥ（例えば、図２）又はＪＴＥ変異型は、最も高い降伏電圧又は電荷平衡状態を実現する。なお、半導体デバイス１００が逆バイアス状態の場合、オーム性フィールドリング１１４を除く接合拡張領域１１０の電荷は、当該領域の空乏電荷によって決まる一定のカソード電圧及び半導体デバイス１００のＰＮ接合の降伏電圧よりも低い電圧において空乏化する。接合拡張領域１１０が空乏化すると、オーム性フィールドリング１１４を介してシリコンに接続されたフィールドプレート１１２の電位は浮遊して、空乏化したＰ型接合拡張領域１１０の電位分布に依存した異なる電圧となる。なお、表面のカソード電位側近傍に配置されたフィールドプレート１１２の電位は浮遊して、より高い電位となる。また、表面のアノード電位側近傍に配置されたフィールドプレート１１２の電位は浮遊して、より低い電位となる。カソード電位に対して負電位に浮遊するフィールドプレート１１２は、Ｎ型シリコンの空乏化ひいては主ＰＮ接合及びその拡張領域１１０に生じる電界の緩和に役立つ。
[0024]図１において、一実施形態におけるＰ＋フィールドリング１１４は、当該Ｐ＋フィールドリング１１４無しで生じる電位分布に加えて、別の電位分布を強制可能である。さらに、一実施形態において、適応的電荷平衡エッジ終端領域１０６は、シリコンの電位降下を当該シリコン上部に配置されたフィールドプレート構造１１２内に適応させている。具体的に、各フィールドプレート１１２は、定電位を有する金属を含む。また、フィールドプレート１１２の各金属は、半導体デバイス１００のシリコン上部に電界を強制可能な同様の電位を有する。
[0025]なお、一実施形態において、適応的電荷平衡エッジ終端領域１０６は、空間（又は、領域）を非常に効率良く使用して、理想的な値に近い降伏電圧を実現することができる。例えば、一実施形態においては、適応的電荷平衡エッジ終端領域１０６を利用することによって、６６０ボルト（Ｖ）動作用に設計されたＰＮ接合半導体デバイス１００をその１１０ミクロン（又は、マイクロメートル）未満のシリコン表面で効果的に終端可能である。また、適応的電荷平衡エッジ終端領域１０６は、従来の接合終端拡張構造（例えば、図２）に比して、変形形態を製造するための十分な余裕がある。
[0026]なお、図１において、半導体デバイス１００は、様々な方法で実装可能である。例えば、種々実施形態においては、ダイオード、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、バイポーラ接合トランジスタ（ＢＪＴ）等として半導体１００を実装可能であるが、これらに限定されない。また、種々実施形態において、半導体デバイス１００の適応的電荷平衡エッジ終端領域１０６は、フィールドプレートの数を図１に示すフィールドプレート１１２に対して増減可能である。さらに、一実施形態においては、ソース金属１０８、フィールドプレート構造１１２、並びにその他任意の構造及び半導体デバイス１００の上面の上方にパッシベーション層（図示せず）を堆積させることができる。さらに、一実施形態においては、ソース金属１０８、フィールドプレート構造１１２、並びにその他任意の構造及び半導体デバイス１００の上面上にポリイミド層（図示せず）を堆積させることができる。一実施形態において、接合拡張領域１１０は、Ｐ−接合拡張領域１１０として実装可能であるが、これに限定されない。一実施形態において、Ｐ−接合終端拡張領域１１０のドーピング濃度は、従来のシングルゾーンＪＴＥ（例えば、図２の２０６）のシリコンよりも実質的に低くすることができる。例えば、一実施形態において、Ｐ−接合拡張領域１１０のドーピング濃度は、およそ１×１０１１／ｃｍ３のオーダーが可能であるが、これに限定されない。一方、従来のシングルゾーンＪＴＥのシリコンのドーピング濃度は、１×１０１２／ｃｍ３である。
[0027]なお、図１は、半導体デバイス１００の断面サイズを示すＸＹ両軸を含む。具体的には、図１のＸ軸がミクロン（又は、マイクロメートル）の目盛りを含み、Ｙ軸もミクロン（又は、マイクロメートル）の目盛りを含む。
[0028]なお、半導体デバイス１００は、図１に示す要素すべてを備えていなくてもよい。また、半導体デバイス１００は、図１に示していない１つ又は複数の要素を備えるように実装可能である。なお、半導体デバイス１００は、本明細書に記載したものと類似する任意の態様で利用又は実装可能であるが、これに限定されない。
[0029]図２は、半導体デバイス２００の従来のシングルゾーン接合終端拡張部（ＪＴＥ）２０６の側断面図である。なお、このシングルゾーン接合終端拡張部２０２を本明細書に含めているのは、本発明に係る種々実施形態の利点を説明するためである。半導体デバイス２００は、基板２０２、エピタキシャル領域２０４、接合終端拡張部２０６、及びソース金属１０８を備える。なお、接合終端拡張部２０６は、エピタキシャル領域２０４内に作製されており、横方向に変化するドーピングを含む。具体的に、接合終端拡張部２０６のドーピングは、ソース金属２０８の近傍でより強く、当該ソース金属１０８から離れるに従ってドーピング強度が徐々に低下する。
[0030]図３は、本発明の一実施形態に係る適応的電荷平衡エッジ終端構造１０６の接合拡張領域１１０及び従来の接合終端拡張部２０６における、電荷変動に対する降伏電圧の感度を比較したグラフ３００である。なお、グラフ３００のＹ軸は降伏電圧（Ｖ）を表し、グラフ３００のＸ軸は拡張部の電荷変動を百分率（％）で表す。さらに、グラフ３００の曲線３０２は、適応的電荷平衡エッジ終端構造１０６の接合拡張領域１１０における、電荷変動に対する降伏電圧の感度を表す。また、グラフ３００の曲線３０４は、従来の接合終端拡張部２０６における、電荷変動に対する降伏電圧の感度を表す。
[0031]なお、グラフ３００において、適応的電荷平衡エッジ終端構造１０６を表す曲線３０２は、従来の接合終端拡張部２０６を表す曲線３０４よりもはるかに滑らかである。さらに、曲線３０２には、曲線３０４の電荷変動０％からおよそ１４％に掛けて見られる急峻な落ち込みが含まれない。したがって、適応的電荷平衡エッジ終端構造１０６は、電荷変動に対する降伏電圧の感度が優れている。
[0032]本発明の一実施形態に係る適応的電荷平衡エッジ終端構造１０６が従来のシングルゾーン接合終端拡張部２０６よりも優れていることを立証するため、図４及び図５を説明・比較する。
[0033]図４は、本発明の種々実施形態に係る適応的電荷平衡エッジ終端構造（例えば、１０６）に関して、降伏電圧の接合拡張部電荷に対する依存性を示したグラフ４００である。なお、グラフ４００のＹ軸は降伏電圧（Ｖ）を表し、グラフ４００のＸ軸は拡張部の電荷（／ｃｍ２）を表す。また、グラフ４００の曲線４０２は、適応的電荷平衡エッジ終端構造１０６に関して、降伏電圧の接合拡張部電荷に対する依存性を表す。
[0034]図５は、従来のシングルゾーン接合終端拡張部（例えば、２０６）に関して、降伏電圧の接合拡張部電荷に対する依存性を示したグラフ５００である。なお、グラフ５００のＹ軸は降伏電圧（Ｖ）を表し、グラフ５００のＸ軸は拡張部の電荷（／ｃｍ２）を表す。また、グラフ５００の曲線５０２は、従来のシングルゾーン接合終端拡張部２０６に関して、降伏電圧の接合拡張部電荷に対する依存性を表す。
[0035]なお、グラフ４００の適応的電荷平衡エッジ終端曲線４０２は、グラフ５００の接合終端拡張部曲線５０２よりも平坦である。したがって、適応的電荷平衡エッジ終端構造１０６は、従来のシングルゾーン接合終端拡張部２０６よりも優れている。さらに、グラフ４００に示す拡張部の最小電荷値は、グラフ５００に示す拡張部の最小電荷値よりも１桁小さい。このため、適応的電荷平衡エッジ終端構造１０６は、従来のシングルゾーン接合終端拡張部２０６よりも優れている。
[0036]図６〜図１０は、本発明の種々実施形態に係る半導体デバイスの適応的電荷平衡エッジ終端を作製するプロセスを示した図である。一実施形態において、図６〜図１０の半導体デバイスは、適応的電荷平衡エッジ終端を備えた６００Ｖ ＭＯＳＦＥＴを備えることができるが、これに限定されない。
[0037]図６は、Ｎ＋基板６０２の上方に形成されたＮ−ドープエピタキシャル層６０４上に堆積（又は、配置）された、本発明の一実施形態に係る拡張部リングマスク又は接合拡張領域マスク６０６の側断面図である。なお、一実施形態において、Ｎ＋基板６０２及びＮ−ドープエピタキシャル層６０４は、基板と総称することも可能であるが、これに限定されない。
[0038]より具体的に、一実施形態において、接合拡張部マスク６０６は、Ｎ−ドープエピタキシャル層６０４にＰ型タブ領域を形成するための大型開口６０８を備えることができる。また、接合拡張部マスク６０６は、単一の高ドープホウ素注入６１２により所望量のドーピング電荷をＮ−ドープエピタキシャル層６０４に導入して終端用のＰ接合拡張領域を形成するように設計された開口を有する格子状マスク領域６１０を備えることができるが、これに限定されない。なお、接合拡張部マスク６０６においては、開口が何処に存在していても、ホウ素６１２が当該開口を通過してＮ−ドープエピタキシャル層６０４に進入可能である。さらに、格子状マスク領域６１０の開口は、Ｎ−ドープエピタキシャル層６０４に導入したホウ素６１２が熱的ドライブインの後、最終的に重なり合うように設計されている。また、一実施形態において、格子状マスク領域６１０の開口は、横方向に変化するドーパントを有する終端用のＰ接合拡張領域を形成し、このドーピングが、大型開口６０８の近傍でより強く、当該大型開口６０８から離れるに従ってドーピング強度が徐々に低下するように設計されている。一実施形態において、格子状マスク領域６１０の開口は、大型開口６０８の近傍でより大きく、当該大型開口６０８から離れるに従って徐々に小さくなる。
[0039]図７は、本発明の種々実施形態に係るＮ−ドープエピタキシャル層６０４へのホウ素６１２の注入後における当該Ｎ−ドープエピタキシャル層６０４でのホウ素６１２の熱的電荷ドライブインを示した図である。Ｎ−ドープエピタキシャル層６０４においては、このようにしてＰタブ７０２及びＰ接合終端拡張領域７０４を作製又は形成する。なお、この熱的電荷ドライブインによって、注入したホウ素６１２が拡散し、Ｎ−ドープエピタキシャル層６０４内で重なり合う。また、図７は、熱的ドライブインプロセス後、本発明の種々実施形態に係るＮ−ドープエピタキシャル層６０４上にフィールド酸化膜７０６を成長又は堆積可能であることを示す。一実施形態においては、接合拡張領域７０４をＰ接合拡張領域７０４として実装可能であるが、これに限定されない。一実施形態において、接合拡張領域７０４は、横方向に変化するドーパントを含み、このドーピングは、Ｐタブ７０２の近傍でより強く、当該Ｐタブ７０２から離れるに従ってドーピング強度が徐々に低下する。
[0040]図８は、フィールド酸化膜７０６を作製した後、有効なマスク層を用いることにより、フィールド酸化膜７０６の一部をエッチングすることによって、Ｎ−ドープエピタキシャル層６０４を露出可能であることを示す。この際には、エッチングしたフィールド酸化膜７０６及びＮ−ドープエピタキシャル層６０４の上面上又は上方にゲート酸化膜８０２を成長可能である。その後、エッチングしたフィールド酸化膜７０６及びＮ−ドープエピタキシャル層６０４の上面上又は上方にポリシリコン８０４を堆積可能である。次に、マスクを用いることにより、ポリシリコン８０４の一部をエッチング又はパターニング除去して、ゲート領域８０６、ゲートランナー８０８、及びポリシリコンフィールドプレート８１０を規定する。なお、図８において、半導体デバイスの活性領域８１２は垂直破線の左側にあり、半導体デバイスの終端領域８１４は垂直破線の右側にある。
[0041]図９は、Ｎ−ドープエピタキシャル層６０４へのボディ注入、熱的ドライブイン、その後のソースＮ＋ヒ素及び浅層Ｐ＋注入によって得られた本発明の種々実施形態に係るＰボディ９０２を示した図である。次に、ゲート酸化膜８０２（図示せず）、ゲートランナーポリシリコン８０８、ポリシリコンフィールドプレート８１０、ポリシリコン８０４、及び図９の半導体デバイスのその他の上面上又は上方に層間誘電膜９０４を堆積可能である。
[0042]図１０は、コンタクトマスクを用いることにより、層間誘電膜９０４、フィールド酸化膜７０６を通ってＰ接合拡張領域７０４へと延びた各領域（又は、空洞、孔、トレンチ）１０１２を接触可能であることを示す。次に、各コンタクト空洞１０１２の底部において、Ｐ接合拡張領域７０４への浅層ホウ素注入１００６を実施可能である（ただし、Ｐ＋ドープポリシリコン（又は、ホウ素ドープポリシリコン）に限定されない）。なお、これらの注入は、フィールドリング１００６と称することが可能であり、分離され、狭隘且つ浅層であってもよい。その後、半導体デバイス１０００の上方又は直上及びコンタクト空洞１０１２内に金属層１００２を堆積可能である。次に、金属１００２をエッチングすることにより、ソース金属１００４、ゲートランナー８０６、フィールドプレート構造１００８、及び金属・ポリシリコンフィールドプレート構造１０１４を作製及び分離可能である。フィールドプレート構造１００８及び金属・ポリシリコンフィールドプレート構造１０１４は、このようにしてＰ接合拡張領域７０４とオーム性接触するが、これに限定されない。例えば、一実施形態において、フィールドプレート構造１００８及び金属・ポリシリコンフィールドプレート構造１０１４は、Ｐ接合拡張領域７０４とショットキー接触するように実装可能である。なお、一実施形態において、ショットキー接触は基本的に、コンタクトとシリコンとの間に空乏層（図示せず）を備えたバリアを有する。また、一実施形態において、金属・ポリシリコンフィールドプレート構造１０１４は、ポリシリコンフィールドプレート８１０を含む。
[0043]なお、一実施形態において、適応的電荷平衡エッジ終端１０１０は、Ｐ接合拡張領域７０４、フィールドプレート構造１００８、金属・ポリシリコンフィールドプレート構造１０１４、ポリシリコンフィールドプレート８１０、及びゲートランナー８０６を備えることができるが、これに限定されない。一実施形態においては、ソース金属１００４、金属１００２、ゲートランナー８０６、フィールドプレート構造１００８、金属・ポリシリコンフィールドプレート構造１０１４、並びにその他任意の構造及び半導体デバイス１０００の上面の上方及び直上にポリイミド層（図示せず）を堆積させることができる。また、一実施形態においては、ソース金属１００４、金属１００２、ゲートランナー８０６、フィールドプレート構造１００８、金属・ポリシリコンフィールドプレート構造１０１４、並びにその他任意の構造及び半導体デバイス１０００の上面の上方及び直上にパッシベーション層（図示せず）を堆積させることができる。
[0044]図１０において、当然のことながら、半導体デバイス１０００の適応的電荷平衡エッジ終端１０１０に実装するフィールドプレート構造１００８の数は、図示の５つのフィールドプレート構造１００８に対して増減可能である。例えば、種々実施形態において、半導体デバイス１０００には、一組の金属・ポリシリコンフィールドプレート１０１４、一組の金属フィールドプレート１００８、及び／又は一組のポリシリコンフィールドプレート８１０を実装可能であるが、これらに限定されない。一実施形態において、半導体デバイス１０００の適応的電荷平衡エッジ終端１０１０に実装するフィールドプレート構造１００８の数は、半導体デバイス１０００の電圧及び半導体デバイス１０００の作製に利用するリソグラフィ装置の物理的限界によって決まり得る。なお、一実施形態において、フィールドプレート構造１００８の金属コンタクト間の実現可能な最小距離は、半導体デバイス１０００のシリコンの臨界電界に関連し得る。種々実施形態において、各フィールドプレート構造１００８間の隙間距離又はサイズは、他の隙間距離と類似し得るか、異なり得るか、又は類似距離と相違距離とが混ざり得る。例えば、種々実施形態において、２つのフィールドプレート構造（例えば、１００８）間の隙間距離又はサイズは、２ミクロン、３ミクロン、又は数ミクロンとして実装可能であるが、これらに限定されない。
[0045]なお、半導体デバイス（例えば、１００又は１０００）の適応的電荷平衡エッジ終端（例えば、１０６又は１０１０）は、本発明の種々実施形態に従って作製又は実装可能である。
[0046]なお、適応的電荷平衡エッジ終端１０１０及び半導体デバイス１０００は、図１０に示す要素すべてを備えていなくてもよい。さらに、適応的電荷平衡エッジ終端１０１０及び半導体デバイス１０００はそれぞれ、図１０に示していない１つ又は複数の要素を備えるように実装可能である。なお、適応的電荷平衡エッジ終端１０１０及び半導体デバイス１０００は、本明細書に記載したものと類似する任意の態様で利用又は実装可能であるが、これに限定されない。
[0047]図１１は、本発明の種々実施形態に係る、半導体デバイスの適応的電荷平衡エッジ終端を作製する方法１１００のフローチャートである。図１１には、特定の工程を開示しているが、これらの工程は一例である。方法１１００は、図１１に示す工程すべてを含んでいなくてもよい。また、方法１１００は、その他様々な工程及び／又は図示の工程の変異型を含んでいてもよい。同様に、フローチャート１１００の工程の順序は、変更可能である。当然のことながら、フローチャート１１００の工程すべてを行わなくてもよい。種々実施形態においては、方法１１００の工程のうちの１つ又は複数をソフトウェア、ファームウェア、ハードウェア、又はそれらの任意の組み合わせによって制御又は管理可能であるが、これらに限定されない。方法１１００は、コンピュータ又は演算装置可読且つ実行可能な命令（又は、コード）の制御下で（１つ又は複数の）プロセッサ及び電気部品により制御又は管理可能な本発明の実施形態のプロセスを含むことができる。コンピュータ又は演算装置可読且つ実行可能な命令（又は、コード）は、例えばコンピュータ若しくは演算装置で使用可能な揮発性メモリ、コンピュータ若しくは演算装置で使用可能な不揮発性メモリ、及び／又はコンピュータ若しくは演算装置で使用可能な大容量データストレージ等のデータ記憶機構に存していてもよい。ただし、コンピュータ又は演算装置可読且つ実行可能な命令（又は、コード）は、任意の種類のコンピュータ若しくは演算装置可読媒体又はメモリに存していてもよい。
[0048]図１１の工程１１０２においては、基板（例えば、６０２）上又は上方にエピタキシャル層（例えば、６０４）を形成可能である。なお、工程１１０２は、様々な方法で実行可能である。例えば、一実施形態において、工程１１０２における基板は、第１のドーパントを含むことができる。一方、エピタキシャル層は、より低濃度の上記第１のドーパントを含むことができる。工程１１０２は、本明細書に記載したものと類似する任意の態様で実行可能であるが、これに限定されない。
[0049]工程１１０４においては、終端用の接合拡張領域（例えば、７０４）をエピタキシャル層の上面に生成可能である。なお、工程１１０４は、様々な方法で実行可能である。例えば、一実施形態において、終端用の接合拡張領域は、第２のドーパントを含むことができる。工程１１０４は、本明細書に記載したものと類似する任意の態様で実行可能であるが、これに限定されない。
[0050]図１１の工程１１０６においては、エピタキシャル層の上面の直上又は上方にフィールド誘電膜（例えば、７０６）を形成及び画成可能である。なお、工程１１０６は、様々な方法で実行可能である。例えば、工程１１０６は、本明細書に記載したものと類似する任意の態様で実行可能であるが、これに限定されない。
[0051]工程１１０８においては、フィールド誘電膜及び／又はエピタキシャル層の上面の直上又は上方にゲート誘電膜（例えば、８０２）を形成及び画成可能である。なお、工程１１０８は、様々な方法で実行可能である。例えば、工程１１０８は、本明細書に記載したものと類似する任意の態様で実行可能であるが、これに限定されない。
[0052]図１１の工程１１１０においては、ゲート酸化膜の直上又は上方に導電体（例えば、８０４）を形成及び画成可能である。なお、工程１１１０は、様々な方法で実行可能である。例えば、工程１１１０は、本明細書に記載したものと類似する任意の態様で実行可能であるが、これに限定されない。
[0053]工程１１１２においては、導電体、フィールド誘電膜、及び／又はエピタキシャル層の上面の直上又は上方に誘電体層（例えば、９０４）を形成可能である。なお、工程１１１２は、様々な方法で実行可能である。例えば、工程１１１２は、本明細書に記載したものと類似する任意の態様で実行可能であるが、これに限定されない。
[0054]図１１の工程１１１４においては、誘電体層、ゲート誘電膜、フィールド誘電膜のうちの１つ又は複数を通って終端用の接合拡張領域へと１つ又は複数の空洞若しくは孔（例えば、１０１２）を形成可能である。なお、工程１１１４は、様々な方法で実行可能である。例えば、工程１１１４は、本明細書に記載したものと類似する任意の態様で実行可能であるが、これに限定されない。
[0055]工程１１１６においては、上記１つ又は複数の空洞の底部において、終端用の接合拡張領域にフィールドリング（例えば、１００６）を生成可能である。なお、工程１１１６は、様々な方法で実行可能である。例えば、一実施形態において、工程１１１６における各コンタクト領域は、より高濃度の上記第２のドーパントを含むことができる。工程１１１６は、本明細書に記載したものと類似する任意の態様で実行可能であるが、これに限定されない。
[0056]図１１の工程１１１８においては、上記１つ若しくは複数の空洞、任意の誘電体層、任意の導電体、任意のフィールド誘電膜、並びに／又はエピタキシャル層の上面の直上又は上方に導電層（例えば、１００２）を形成可能である。なお、工程１１１８は、様々な方法で実行可能である。例えば、工程１１１８は、本明細書に記載したものと類似する任意の態様で実行可能であるが、これに限定されない。
[0057]工程１１２０においては、上記１つ又は複数の各空洞内の導電層が別の空洞の導電層と物理的に接触することのないように、当該導電層の１つ又は複数の部分を除去可能である。なお、工程１１２０は、様々な方法で実行可能である。例えば、工程１１１６は、本明細書に記載したものと類似する任意の態様で実行可能であるが、これに限定されない。
[0058]図１１の工程１１２２においては、任意の導電層及び／又はエピタキシャル層の上面の直上又は上方にパッシベーション層又はポリイミド層を形成可能である。なお、工程１１２２は、様々な方法で実行可能である。例えば、工程１１２２は、本明細書に記載したものと類似する任意の態様で実行可能であるが、これに限定されない。このように、本発明の種々実施形態に従って、半導体デバイスの適応的電荷平衡エッジ終端を作製可能である。
[0059]以上、説明及び解説を目的として、本発明に係る具体的な種々実施形態を記述したが、これらは網羅的でも開示の厳密な形態に本発明を限定するものでもなく、上記教示内容に照らして、様々な変更及び変形が可能である。本発明は、特許請求の範囲及びその均等物に従って解釈するものとする。
概念
本明細書は、少なくとも以下の概念を開示する。
概念１．第１型ドーパントを含む基板と、
前記基板の上方に配置され、前記基板よりも低濃度の前記第１型ドーパントを含むエピタキシャル層と、
前記エピタキシャル層内に配置され、第２型ドーパントを含む接合拡張領域と、
前記接合拡張領域と物理的に接触し、前記接合拡張領域よりも高濃度の前記第２型ドーパントを含む一組のフィールドリングと、
前記一組のフィールドリングと物理的に接触したエッジ終端構造と、
を備えた半導体デバイス。
概念２．前記エッジ終端構造が、一組の金属フィールドプレートを含む、概念１に記載の半導体デバイス。
概念３．前記エッジ終端構造が、一組のポリシリコンフィールドプレートを含む、概念１に記載の半導体デバイス。
概念４．前記接合拡張領域が、前記第２型ドーパントの横方向に変化するドーピングを含む、概念１に記載の半導体デバイス。
概念５．前記一組のフィールドリングのうちの１つが、前記一組の金属フィールドプレートのうちの１つに結合された、概念２に記載の半導体デバイス。
概念６．前記エッジ終端構造が、金属・ポリシリコンフィールドプレートを含む、概念１に記載の半導体デバイス。
概念７．前記一組の金属フィールドプレートが、前記一組の金属フィールドプレートそれぞれの間に隙間を形成した、概念２に記載の半導体デバイス。
概念８．第１型ドーパントを含む基板と、
前記基板の上方に配置され、前記基板よりも低濃度の前記第１型ドーパントを含むエピタキシャル層と、
前記エピタキシャル層内に配置され、第２型ドーパントを含む接合拡張領域と、
前記接合拡張領域と物理的に接触し、前記接合拡張領域よりも高濃度の前記第２型ドーパントを含む一組のフィールドリングと、
前記一組のフィールドリングと物理的に接触したエッジ終端構造と、
を備えた金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイス。
概念９．前記エッジ終端構造が、一組の金属フィールドプレートを含む、概念８に記載のＭＯＳＦＥＴデバイス。
概念１０．前記エッジ終端構造が、一組のポリシリコンフィールドプレートを含む、概念８に記載のＭＯＳＦＥＴデバイス。
概念１１．前記接合拡張領域が、前記第２型ドーパントの横方向に変化するドーピングを含む、概念８に記載のＭＯＳＦＥＴデバイス。
概念１２．前記一組のフィールドリングのうちの１つが、前記一組の金属フィールドプレートのうちの１つに結合された、概念９に記載のＭＯＳＦＥＴデバイス。
概念１３．前記エッジ終端構造が、金属・ポリシリコンフィールドプレートを含む、概念８に記載のＭＯＳＦＥＴデバイス。
概念１４．前記一組の金属フィールドプレートが、前記一組の金属フィールドプレートそれぞれの間に隙間を形成した、概念９に記載のＭＯＳＦＥＴデバイス。
概念１５．半導体デバイスのエピタキシャル層の上面内に接合拡張領域を生成するステップであって、前記エピタキシャル層が第１型ドーパントを含み、前記接合拡張領域が第２型ドーパントを含む、ステップと、
前記接合拡張領域と物理的に接触し、前記接合拡張領域よりも高濃度の前記第２型ドーパントを含む一組のフィールドリングを生成するステップと、
前記一組のフィールドリングと物理的に接触したエッジ終端構造を生成するステップと、
を含む方法。
概念１６．前記エッジ終端構造が、一組の金属フィールドプレートを含む、概念１５に記載の方法。
概念１７．前記エッジ終端構造が、一組のポリシリコンフィールドプレートを含む、概念１５に記載の方法。
概念１８．前記接合拡張領域が、前記第２型ドーパントの横方向に変化するドーピングを含む、概念１５に記載の方法。
概念１９．前記一組のフィールドリングのうちの１つが、前記一組の金属フィールドプレートのうちの１つに結合された、概念１６に記載の方法。
概念２０．前記エッジ終端構造が、金属・ポリシリコンフィールドプレートを含む、概念１５に記載の方法。

Claims (20)

  1. 第１型ドーパントを含む基板と、
    前記基板の上方に配置され、前記基板よりも低濃度の前記第１型ドーパントを含むエピタキシャル層と、
    前記エピタキシャル層内に配置され、第２型ドーパントを含む接合拡張領域と、
    前記接合拡張領域と物理的に接触し、前記接合拡張領域よりも高濃度の前記第２型ドーパントを含む一組のフィールドリングと、
    前記一組のフィールドリングと物理的に接触したエッジ終端構造と、
    を備えた半導体デバイス。
  2. 前記エッジ終端構造が、一組の金属フィールドプレートを含む、請求項１に記載の半導体デバイス。
  3. 前記エッジ終端構造が、一組のポリシリコンフィールドプレートを含む、請求項１に記載の半導体デバイス。
  4. 前記接合拡張領域が、前記第２型ドーパントの横方向に変化するドーピングを含む、請求項１に記載の半導体デバイス。
  5. 前記一組のフィールドリングのうちの１つが、前記一組の金属フィールドプレートのうちの１つに結合された、請求項２に記載の半導体デバイス。
  6. 前記エッジ終端構造が、金属・ポリシリコンフィールドプレートを含む、請求項１に記載の半導体デバイス。
  7. 前記一組の金属フィールドプレートが、前記一組の金属フィールドプレートそれぞれの間に隙間を形成した、請求項２に記載の半導体デバイス。
  8. 第１型ドーパントを含む基板と、
    前記基板の上方に配置され、前記基板よりも低濃度の前記第１型ドーパントを含むエピタキシャル層と、
    前記エピタキシャル層内に配置され、第２型ドーパントを含む接合拡張領域と、
    前記接合拡張領域と物理的に接触し、前記接合拡張領域よりも高濃度の前記第２型ドーパントを含む一組のフィールドリングと、
    前記一組のフィールドリングと物理的に接触したエッジ終端構造と、
    を備えた金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイス。
  9. 前記エッジ終端構造が、一組の金属フィールドプレートを含む、請求項８に記載のＭＯＳＦＥＴデバイス。
  10. 前記エッジ終端構造が、一組のポリシリコンフィールドプレートを含む、請求項８に記載のＭＯＳＦＥＴデバイス。
  11. 前記接合拡張領域が、前記第２型ドーパントの横方向に変化するドーピングを含む、請求項８に記載のＭＯＳＦＥＴデバイス。
  12. 前記一組のフィールドリングのうちの１つが、前記一組の金属フィールドプレートのうちの１つに結合された、請求項９に記載のＭＯＳＦＥＴデバイス。
  13. 前記エッジ終端構造が、金属・ポリシリコンフィールドプレートを含む、請求項８に記載のＭＯＳＦＥＴデバイス。
  14. 前記一組の金属フィールドプレートが、前記一組の金属フィールドプレートそれぞれの間に隙間を形成した、請求項９に記載のＭＯＳＦＥＴデバイス。
  15. 半導体デバイスのエピタキシャル層の上面内に接合拡張領域を生成するステップであって、前記エピタキシャル層が第１型ドーパントを含み、前記接合拡張領域が第２型ドーパントを含む、ステップと、
    前記接合拡張領域と物理的に接触し、前記接合拡張領域よりも高濃度の前記第２型ドーパントを含む一組のフィールドリングを生成するステップと、
    前記一組のフィールドリングと物理的に接触したエッジ終端構造を生成するステップと、
    を含む方法。
  16. 前記エッジ終端構造が、一組の金属フィールドプレートを含む、請求項１５に記載の方法。
  17. 前記エッジ終端構造が、一組のポリシリコンフィールドプレートを含む、請求項１５に記載の方法。
  18. 前記接合拡張領域が、前記第２型ドーパントの横方向に変化するドーピングを含む、請求項１５に記載の方法。
  19. 前記一組のフィールドリングのうちの１つが、前記一組の金属フィールドプレートのうちの１つに結合された、請求項１６に記載の方法。
  20. 前記エッジ終端構造が、金属・ポリシリコンフィールドプレートを含む、請求項１５に記載の方法。
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