JP2015510696A - Ｍｏｓｆｅｔ終端トレンチ - Google Patents

Ｍｏｓｆｅｔ終端トレンチ Download PDF

Info

Publication number
JP2015510696A
JP2015510696A JP2014556750A JP2014556750A JP2015510696A JP 2015510696 A JP2015510696 A JP 2015510696A JP 2014556750 A JP2014556750 A JP 2014556750A JP 2014556750 A JP2014556750 A JP 2014556750A JP 2015510696 A JP2015510696 A JP 2015510696A
Authority
JP
Japan
Prior art keywords
trench
core
oxide
termination
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2014556750A
Other languages
English (en)
Other versions
JP6127069B2 (ja
Inventor
ミスバ、ユー．アザム
カイル、テリル
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vishay Siliconix Inc
Original Assignee
Vishay Siliconix Inc
Siliconix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Vishay Siliconix Inc, Siliconix Inc filed Critical Vishay Siliconix Inc
Publication of JP2015510696A publication Critical patent/JP2015510696A/ja
Application granted granted Critical
Publication of JP6127069B2 publication Critical patent/JP6127069B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Abstract

方法は、一実施形態において、コアトレンチおよび終端トレンチを基板に形成することを含みうる。終端トレンチの幅は、コアトレンチの幅より広い。加えて、コアトレンチを充填し、終端トレンチの側壁および底部をライニングする第１の酸化物が堆積されうる。終端トレンチ内に第１のポリシリコンが堆積されうる。第１のポリシリコンの上方に第２の酸化物が堆積されうる。第２の酸化物および終端トレンチの上方にマスクが堆積されうる。第１の酸化物は、コアトレンチから除去されうる。コアトレンチの側壁および底部をライニングする第３の酸化物が堆積されうる。終端トレンチ内の第１の酸化物の厚みは、コアトレンチ内の第３の酸化物より薄い。

Description

関連出願の相互参照
本願は、「ＭＯＳＦＥＴ ＴＥＲＭＩＮＡＴＩＯＮ ＴＲＥＮＣＨ」という発明の名称でＡｚａｍ，Ｍｉｓｂａｈ ＵＩらにより２０１２年２月９日に出願された同時係属中の米国非仮特許出願第１３／３７０，２４３号の優先権および利益を主張し、同出願の内容全体は、本明細書に参照により援用されたものとする。
金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスにはさまざまなタイプのものがある。最大３００ボルト（Ｖ）のドレイン−ソース間降伏電圧に対して使用される１つのタイプのＭＯＳＦＥＴデバイスは、酸化物でライニングされ、ソース電極に電気的に接続された導電性ポリシリコンが充填されたディープトレンチを使用する。これにより、順方向阻止中にＭＯＳキャパシタでのドリフト領域の電荷平衡が可能になる。これらのＭＯＳ電荷平衡デバイスは、従来のトレンチＭＯＳＦＥＴデバイスに代わる優れたデバイスである。従来のトレンチＭＯＳＦＥＴデバイスでは、ボディ領域における電界の強い局在化が存在するが、ＭＯＳ電荷平衡デバイスは、ラテラルドリフト領域での高い精度の電荷平衡を達成できる。このような電荷平衡により、高いドリフト領域のドーピングが可能になることで、これらのデバイスの固有オン状態抵抗（ＲｘＡ）因子が高まることが指摘されている。ＭＯＳ電荷平衡デバイスは、異なる方式のゲート制御を有してもよい。例えば、ＭＯＳ電荷平衡デバイスは、ゲートポリシリコンとソース接続ポリシリコンとの間に絶縁層が設けられた同じトレンチにある別々のポリシリコン電極であってもよく、または別のシャロートレンチにあるものであってもよい。また、ゲートはシリコン表面の上部にて平坦なものでありうる。しかしながら、エピタキシャル層のドーピング密度が高いため、高い所望の降伏電圧を達成するために従来のエッジ終端を使用することはできない。トレンチＭＯＳ電荷平衡構造では、セルアレイを取り囲む単純なフィールドプレートで十分な場合がある。それでも、電圧が高くなるほど、フィールドプレート構造は、終端エリアの電荷平衡が不完全であることにより、低降伏を示し始める。
一実施形態において、方法は、基板にコアトレンチおよび終端トレンチを形成するステップを含みうる。終端トレンチの幅は、コアセルのディープトレンチより広い。加えて、コアトレンチを充填し、終端トレンチの側壁および底部をライニングする第１の酸化物が堆積されうる。終端トレンチ内に第１のポリシリコンが堆積されうる。第１のポリシリコンの上方に第２の酸化物が堆積されうる。第２の酸化物および終端トレンチの上方にマスクが堆積されうる。第１の酸化物は、コアトレンチから除去されうる。コアトレンチの側壁および底部をライニングする第３の酸化物が堆積されうる。終端トレンチ内の第１の酸化物の厚みは、コアトレンチ内の第３の酸化物より薄い。これにより、終端トレンチはさらなる電圧に対応でき、活性領域におけるトレンチの下方のドリフト領域によってさらなる電圧が阻止される。一実施形態において、この方法は、背景技術において説明したようなあらゆるタイプのゲート制御に適用可能である。
一実施形態において、半導体デバイスは、基板に形成された終端トレンチを含みうる。終端トレンチは、終端トレンチの側壁および底部をライニングする第１の酸化物を含みうる。また、終端トレンチは、第１の酸化物の間に位置する第１のポリシリコンを含みうる。半導体デバイスは、基板に形成されたコアトレンチを含みうる。コアトレンチは、コアトレンチの側壁および底部をライニングする第２の酸化物を含みうる。さらに、コアトレンチは、第２の酸化物の間に位置する第２のポリシリコンを含みうる。終端トレンチの幅は、コアセルのディープトレンチより広い。
さらなる別の実施形態において、方法は、基板にコアトレンチおよび終端トレンチを形成するステップを含みうる。終端トレンチの幅は、コアセルのディープトレンチより広い。さらに、コアセルのトレンチを完全に充填し、終端トレンチの側壁および底部をライニングする第１の酸化物層が堆積されうる。終端トレンチ内に第１のポリシリコンが堆積されうる。第１のポリシリコンの上方に第２の酸化物層が堆積されうる。第２の酸化物層および終端トレンチの上方にマスクが堆積される。第１の酸化物層は、コアセルのディープトレンチから除去されうる。マスクは除去されうる。コアセルにあるディープトレンチの側壁および底部をライニングする第３の酸化物層が堆積されうる。終端トレンチ内の第１の酸化物層の厚みは、コアセルにあるディープトレンチ内の第３の酸化物層より厚い。
本発明による特定の実施形態を、本発明の概要において詳細に記載してきたが、本発明および本願主題はこれらの実施形態によって全く限定されるものではないことに留意されたい。
添付の図面には、例示的かつ非制限的に本発明によるさまざまな実施形態が示されている。図面全体を通して同様の要素に同様の参照符号を付していることに留意されたい。本明細書において参照される図面は、特段の記載がある場合を除き、一定の縮尺で描かれているものとして理解されるべきものではない。
本発明のさまざまな実施形態による半導体デバイスのエッジ終端エリアの側断面図である。
本発明のさまざまな実施形態による半導体デバイスのエッジ終端エリアの側断面図である。
本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。 本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。 本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。 本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。 本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。 本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。 本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。 本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。 本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。 本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。 本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。 本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。 本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。 本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスの選択された作製段階の側断面図である。
本発明のさまざまな実施形態による方法の流れ図である。
本発明のさまざまな実施形態による半導体デバイスのエッジ終端エリアの側断面図である。
本発明のさまざまな実施形態による半導体デバイスのエッジ終端エリアの側断面図である。
本発明のさまざまな実施形態による終端トレンチライナ酸化物対降伏電圧の理論計算のグラフである。
以下、添付の図面に一例が示された本発明によるさまざまな実施形態を詳細に参照する。本発明は、さまざまな実施形態と組み合わせて記載されるが、さまざまな実施形態は本発明を限定することを意図したものではないことを理解されたい。対照的に、本発明は、特許請求の範囲により解釈される本発明の範囲内に含まれてもよい代替例、修正例および等価物に及ぶことが意図されている。さらに、本発明によるさまざまな実施形態の以下の詳細な説明において、多数の特定の詳細は、本発明のより深い理解を提供するために示されているものである。しかしながら、当業者であれば、これらの特定の詳細またはその等価物がなくても本発明を実施しうることは明らかであろう。また、よく知られている方法、手法、コンポーネントおよび回路は、本発明の態様を不必要に不明瞭にしないように詳細に記載されていない。
以下の詳細な説明のいくつかは、半導体デバイスを作製するための動作の手法、論理ブロック、処理および他の記号的表現の点で提示される。これらの説明および表現は、研究の実体を他の当業者に最も効率的に伝えるために、半導体デバイス作製の当業者によって用いられる手段である。本願において、手法、論理ブロック、プロセスなどは、所望の結果を得るステップまたは命令の自己矛盾のないシーケンスであると考えられる。ステップは、物理量の物理操作を要するものである。しかしながら、上記および同様の用語はすべて、適切な物理量に関連付けられるべきものであって、都合上、これらの量に適用されるラベルにすぎないことに留意されたい。特段の記載がない限り、以下の記述から明らかなように、本願を通して、「除去」、「発生」、「作成」、「形成」、「実行」、「生成」、「堆積」、「エッチング」などの用語を利用した記述は、半導体デバイスを作製する行為およびプロセスを参照することを認識されたい。
図面は、一定の縮尺で描かれておらず、構造の一部およびこれらの構造を形成するさまざまな層の一部しか図示されていない場合もある。さらに、本明細書において記述するプロセスおよびステップとともに、作製プロセスおよびステップが実行されてもよく、すなわち、本明細書において示し記載するステップの前、間および／または後に多数のプロセスステップが存在しうる。重要なことは、本発明による実施形態が、これらの他の（場合によっては、従来の）プロセスおよびステップとともにこれらを著しく乱すことなく実施されうることである。概して、本発明による実施形態は、周辺プロセスおよびステップに多大な影響を与えることなく、従来のプロセスの部分を置き換えることができる。
本明細書において使用される場合、「Ｎ」という文字は、Ｎ型ドーパントをさし、「Ｐ」という文字は、Ｐ型ドーパントをさす。プラス記号「＋」またはマイナス記号「−」は、比較的高いドーパント濃度または比較的低いドーパント濃度をそれぞれ表すために使用される。
図面の中には、１つのタイプのデバイスを想定して記述しているものもあるが、本発明による実施形態は、そのような想定に限定されるものではない。すなわち、本明細書に記載される特徴は、ＮチャネルデバイスまたはＰチャネルデバイスのいずれかにおいて利用可能である。例えば、あるタイプのデバイスの記述は、Ｐ型ドーパントおよび材料を対応するＮ型ドーパントおよび材料への置き換えおよびその逆方向への置き換えを行うことによって、別のタイプのデバイスに容易に置き換えることができる。
図１は、本発明のさまざまな実施形態による終端トレンチ１０６を含む半導体デバイス１００の側断面図である。なお、図１に示すように終端トレンチ１０６および半導体デバイス１００を実装することによって、終端トレンチ１０６は、高電場を好適に維持でき、終端は、より高く強固なドレイン−ソース間降伏電圧を示しうる。半導体デバイス１００は、多種多様な方法で実装されうる。例えば、半導体デバイス１００は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイス、トレンチＭＯＳ電荷平衡ＭＯＳＦＥＴデバイスまたはトレンチパワーＭＯＳＦＥＴデバイスとして実装されうるが、これらに限定されるものではない。加えて、半導体デバイス１００の本実施形態は、Ｎチャネルデバイスとして実装されるが、これに限定されるものではない。
一実施形態において、半導体デバイス１００は、Ｎ＋基板１０２と、Ｎドープエピタキシャル領域１１２と、Ｐドープ領域１１４とを含みうる。なお、一実施形態において、Ｎ＋基板１０２およびＮドープエピタキシャル領域１１２は、総称的に基板と呼ばれうるが、これに限定されるものではない。さらに、半導体デバイス１００は、Ｎドープエピタキシャル領域１１２内に共に形成されたコアトレンチ１０４とともに終端トレンチ１０６をさらに含みうるが、これらに限定されるものではない。一実施形態において、コアトレンチ１０４は、ソースコアトレンチと呼ばれうるが、これに限定されるものではない。半導体デバイス１００は、コアトレンチ１０４と同様のおよび／または異なる１つ以上のトレンチを含みうることが指摘される。本実施形態において、終端トレンチ１０６およびコアトレンチ１０４は、Ｎドープエピタキシャル領域１１２の一部を延伸する。終端トレンチ１０６およびコアトレンチ１０４は、およそ２〜１５ミクロン（またはマイクロメートル）の範囲内の深さを有するディープトレンチとしてそれぞれ実装されうるが、これに限定されるものではない。しかしながら、終端トレンチ１０６およびコアトレンチ１０４は、技術および設計制約に応じて上述した範囲より深度を増減させて実装されうる。一実施形態において、終端トレンチ１０６は、コアトレンチ１０４より深い深度を有するように実装されうるが、これに限定されるものではない。さらに、一実施形態において、終端トレンチ１０６の幅は、コアトレンチ１０４の幅より広くなるように実装されうる。例えば、終端トレンチ１０６の幅は、コアトレンチ１０４の幅のＮ倍の広さになるように実装されえ、ここで、Ｎ＞１である。一実施形態において、Ｐドープ領域１１４は、コアトレンチ１０４と終端トレンチ１０６との間に位置するＮドープエピタキシャル領域１１２が完全に補償され、または電荷平衡されることを確保するように接地されうるが、これに限定されるものではないことに留意されたい。
図１において、コアトレンチ１０４は、導電領域１０８（例えば、ポリシリコンなど）を含むとともに、誘電体層１１６（例えば、酸化物など）を含むようにライニングされうる。終端トレンチ１０６は、厚い導電領域１１０（例えば、ポリシリコンなど）を含むとともに、厚い誘電体層１１６’（例えば、酸化物など）を含むようにライニングされうる。厚い誘電体層１１６’は、多種多様な方法で実装されうることが指摘される。例えば、一実施形態において、厚い誘電体層１１６’は、コアトレンチ１０４内に位置する誘電体層１１６の厚みまたは深さより厚くまたは深くなるように実装されうる。加えて、一実施形態において、厚い誘電体層１１６’は、コアトレンチ１０４内に位置する誘電体層１１６の厚みまたは深さのＮ倍の厚みになるように実装されえ、ここで、Ｎ＞１である。本実施形態において、誘電体層１１６は、コアトレンチ１０４および終端トレンチ１０６内にそれぞれ位置する導電領域１０８および１１０を覆うものでありうることに留意されたい。
半導体デバイス１００の誘電体層１１６および厚い誘電体層１１６’は、多種多様な方法でそれぞれ実装されうることが指摘される。例えば、さまざまな実施形態において、誘電体層１１６および厚い誘電体層１１６’は、１つ以上の誘電体材料、１つ以上の酸化物などをそれぞれを含みうるが、これらに限定されるものではない。一実施形態において、誘電体層１１６および厚い誘電体層１１６’は、二酸化シリコンをそれぞれ含みうるが、これに限定されるものではない。
図１において、半導体デバイス１００の導電領域１０８および１１０は、多種多様な方法でそれぞれ実装されうることに留意されたい。例えば、一実施形態において、導電領域１０８および１１０は、１つ以上のポリシリコン材料をそれぞれ含みうるが、これに限定されるものではない。
なお、半導体デバイス１００は、図１に示す要素をすべて含まなくてもよい。さらに、半導体デバイス１００は、図１に示していない１つ以上の要素を含むように実装されうる。半導体デバイス１００は、本明細書に記載される方法に類似した任意の方法で利用または実装されうるが、これに限定されるものではないことが指摘される。
図２は、本発明のさまざまな実施形態による終端トレンチ２０６を含む半導体デバイス２００の側断面図である。図２の半導体デバイス２００は、図１の半導体デバイス１００に類似したものであることが指摘される。しかしながら、主な相違点は、図１の半導体デバイス１００がＮチャネルデバイスとして実装されているのに対して、図２の半導体デバイス２００の本実施形態がＰチャネルデバイスとして実装されている点である。
図２に示すように終端トレンチ２０６および半導体デバイス２００を実装することによって、終端トレンチ２０６は、高電場を好適に維持でき、終端は、より高く強固なドレイン−ソース間降伏電圧を示しうることに留意されたい。半導体デバイス２００は、多種多様な方法で実装されうる。例えば、半導体デバイス２００は、ＭＯＳＦＥＴデバイス、トレンチＭＯＳ電荷平衡ＭＯＳＦＥＴデバイスまたはトレンチパワーＭＯＳＦＥＴデバイスとして実装されうるが、これらに限定されるものではない。さらに、半導体デバイス２００の本実施形態は、Ｐチャネルデバイスとして実装されるが、これに限定されるものではない。
一実施形態において、半導体デバイス２００は、Ｐ＋基板２０２と、Ｐドープエピタキシャル領域２１２と、Ｎドープ領域２１４とを含みうる。なお、一実施形態において、Ｐ＋基板２０２およびＰドープエピタキシャル領域２１２は、総称的に基板と呼ばれうるが、これに限定されるものではない。半導体デバイス２００は、Ｐドープエピタキシャル領域２１２およびＰ＋基板２０２内に共に形成されたコアトレンチ２０４とともに終端トレンチ２０６をさらに含みうるが、これらに限定されるものではない。一実施形態において、コアトレンチ２０４は、ソースコアトレンチと呼ばれうるが、これに限定されるものではない。なお、半導体デバイス２００は、コアトレンチ２０４と同様および／または異なる１つ以上のトレンチを含みうる。本実施形態において、終端トレンチ２０６およびコアトレンチ２０４は、Ｐドープエピタキシャル領域２１２の一部を通って延伸するが、これに限定されるものではない。終端トレンチ２０６およびコアトレンチ２０４は、およそ２〜１５ミクロン（またはマイクロメートル）の範囲内の深さを有するディープトレンチとしてそれぞれ実装されうるが、これに限定されるものではない。しかしながら、終端トレンチ２０６およびコアトレンチ２０４は、技術および設計制約に応じて上述した範囲より深度を増減させて実装されうる。一実施形態において、終端トレンチ２０６は、コアトレンチ２０４より深い深度を有するように実装されうるが、これに限定されるものではない。加えて、一実施形態において、終端トレンチ２０６の幅は、コアトレンチ２０４の幅より広くなるように実装されうる。例えば、終端トレンチ２０６の幅は、コアトレンチ２０４の幅のＮ倍の広さになるように実装されえ、ここで、Ｎ＞１である。なお、一実施形態において、Ｐドープ領域２１４は、コアトレンチ２０４と終端トレンチ２０６との間に位置するＮドープエピタキシャル領域２１２が完全に補償され、または電荷平衡されることを確保するように接地されうる。
図２において、コアトレンチ２０４は、導電領域２０８（例えば、ポリシリコンなど）を含むとともに、誘電体層２１６（例えば、酸化物など）を含むようにライニングされうる。終端トレンチ２０６は、厚い導電領域２１０（例えば、ポリシリコンなど）を含むとともに、厚い誘電体層２１６’（例えば、酸化物など）を含むようにライニングされうる。なお、厚い誘電体層２１６’は、多種多様な方法で実装されうる。例えば、一実施形態において、厚い誘電体層２１６’は、コアトレンチ２０４内に位置する誘電体層２１６の厚みまたは深さより厚くまたは深くなるように実装されうる。さらに、一実施形態において、厚い誘電体層２１６’は、コアトレンチ２０４内に位置する誘電体層２１６の厚みまたは深さのＮ倍の厚みになるように実装されえ、ここで、Ｎ＞１である。本実施形態において、誘電体層２１６は、コアトレンチ２０４および終端トレンチ２０６内にそれぞれ位置する導電領域２０８および２１０を覆うものでありうる。
半導体デバイス２００の誘電体層２１６および厚い誘電体層２１６’は、多種多様な方法でそれぞれ実装されうることに留意されたい。例えば、さまざまな実施形態において、誘電体層２１６および厚い誘電体層２１６’は、１つ以上の誘電体材料、１つ以上の酸化物などをそれぞれを含みうるが、これらに限定されるものではない。一実施形態において、誘電体層２１６および厚い誘電体層２１６’は、二酸化シリコンをそれぞれ含みうるが、これに限定されるものではない。
なお、図２において、半導体デバイス２００の導電領域２０８および２１０は、多種多様な方法でそれぞれ実装されうる。例えば、一実施形態において、導電領域２０８および２１０は、１つ以上のポリシリコン材料をそれぞれ含みうるが、これに限定されるものではない。
なお、半導体デバイス２００は、図２に示す要素をすべて含まなくてもよい。加えて、半導体デバイス２００は、図２に示していない１つ以上の要素を含むように実装されうる。半導体デバイス２００は、本明細書に記載される方法に類似した任意の方法で利用または実装されうるが、これに限定されるものではないことが指摘される。
図３〜図１６は、本発明のさまざまな実施形態による終端トレンチを含む半導体デバイスを作製するさいの選択された段階の側断面図である。
図３において、Ｎドープエピタキシャル領域３０４は、Ｎ＋基板３０２上に形成されうる。一実施形態において、Ｎ＋基板３０２およびＮドープエピタキシャル領域３０４は、総称的に基板と呼ばれうるが、これに限定されるものではないことが指摘される。
図４において、Ｎドープエピタキシャル領域３０４内に、コアトレンチ４０２および終端トレンチ４０４が形成され、またはディープエッチングされうるが、これに限定されるものではない。一実施形態において、コアトレンチ４０２は、ソースコアトレンチ４０２として呼ばれうるが、これに限定されるものではないことに留意されたい。加えて、コアトレンチ４０２と類似および／または異なる１つ以上のコアトレンチが、Ｎドープエピタキシャル領域３０４内に形成またはディープエッチングされうるが、これに限定されるものではない。本実施形態において、終端トレンチ４０４およびコアトレンチ４０２は、およそ２〜１５ミクロン（またはマイクロメートル）の範囲内の深さを有するディープトレンチとしてそれぞれ実装されうるが、これに限定されるものではない。しかしながら、終端トレンチ４０４およびコアトレンチ４０２は、技術および設計制約に応じて上述した範囲より深度を増減させて実装されうる。一実施形態において、終端トレンチ４０４は、コアトレンチ４０２より深い深度を有するように実装されうるが、これに限定されるものではない。さらに、一実施形態において、終端トレンチ４０４の幅は、コアトレンチ４０２の幅より広くなるように実装されうる。コアトレンチ４０２および終端トレンチ４０４は、それぞれ、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではないことが指摘される。
図５において、コアトレンチ４０２と終端トレンチ４０４との間に位置するＮドープエピタキシャル領域３０４のメサに、Ｐドープ領域５０２が注入されうる。一実施形態において、Ｐドープ領域５０２は、コアトレンチ４０２と終端トレンチ４０４との間に位置するＮドープエピタキシャル領域３０４が完全に補償され、または電荷平衡されることを確保するように接地されうることに留意されたい。
図６において、コアトレンチ４０２、終端トレンチ４０４、Ｎドープエピタキシャル領域３０４、Ｎ＋基板３０２およびＰドープ領域５０２の上方に、厚い誘電体層６０２（例えば、酸化物）が堆積されうる。例えば、一実施形態において、厚い誘電体層６０２は、コアトレンチ４０２を完全に充填し、終端トレンチ４０４の側壁および底部上に堆積される。このように、厚い誘電体層６０２は、終端トレンチ４０４内にギャップ６０４を作成する。一実施形態において、ギャップ６０４の幅または距離は、およそ１マイクロメートル（μｍ）でありうるが、これに限定されるものではない。なお、一実施形態において、厚い誘電体層６０２は、１つ以上の誘電体材料で実装されうるが、これに限定されるものではない。一実施形態において、厚い誘電体層６０２は、二酸化シリコンを含みうるが、これに限定されるものではない。
図７において、終端トレンチ４０４内に導電性材料７０２（例えば、ポリシリコン）が堆積されうる。さらに詳しく言えば、一実施形態において、導電性材料７０２は、終端トレンチ４０４の側壁および底部に位置する厚い酸化物層６０２の間に形成されたギャップ６０４内に堆積されうる。一実施形態において、終端トレンチ４０４は、ポリシリコン７０２で過剰充填されうるが、これに限定されるものではないことが指摘される。
図８において、実質的に平坦化された表面８０２を形成するために、導電性材料７０２の一部分および厚い誘電体層６０２の一部分が除去されうる。導電性材料７０２の一部分および厚い誘電体層６０２の一部分のこのような除去は、多種多様な方法で実施されうることが指摘される。例えば、一実施形態において、導電性材料７０２の一部分は、隣接する厚い誘電体層６０２に対して窪みが形成されるようにエッチバック（例えば、プラズマで）されうる。加えて、実質的に平坦かつ平滑な表面８０２を形成するためにＮドープエピタキシャル領域３０４およびＰドープ領域５０２の上方から厚い誘電体層６０２を除去するために、誘電体研磨プロセス、例えば、化学機械研磨（ＣＭＰ）プロセスまたはドライ／ウェットエッチングプロセスが使用されうる。したがって、コアトレンチ４０２内に位置する厚い誘電体層６０２の露出面は、終端トレンチ４０４内に位置する導電性材料７０２および厚い誘電体層６０２の露出面とともに、Ｎドープエピタキシャル領域３０４の上面およびＰドープ領域５０２の上面と実質的に同一平面である。
図９において、Ｎドープエピタキシャル領域３０４、Ｐドープ領域５０２、コアトレンチ４０２内に位置する厚い酸化物６０２、終端トレンチ４０４内に位置するポリシリコン７０２および厚い酸化物層６０２の上方に、誘電体層６０２ａ（例えば、酸化物）が堆積されうる。一実施形態において、誘電体層６０２ａは、１つ以上の誘電体材料で実装されうるが、これに限定されるものではないことが指摘される。一実施形態において、誘電体層６０２ａは、二酸化シリコンを含みうるが、これに限定されるものではない。
図１０において、誘電体層６０２ａの薄く平滑で、実質的に平坦化された層が、Ｎドープエピタキシャル領域３０４、Ｐドープ領域５０２、コアトレンチ４０２内に位置する厚い誘電体６０２および終端トレンチ４０４内に位置する導電性材料７０２および厚い誘電体層６０２の上方に留まるように誘電体層６０２ａの一部分を除去するために、誘電体研磨プロセス（例えば、ＣＭＰ）が実行されうる。したがって、誘電体研磨プロセスは、誘電体層６０２ａを薄膜化し、残りの薄い誘電体層６０２ａ上に実質的に平坦かつ平滑な表面１００２を形成するように使用されうる。
図１１において、終端トレンチ４０４に共に隣接するＰドープ領域５０２の一部分およびＮドープエピタキシャル領域３０４とともに、終端トレンチ４０４を覆うために、マスク１１０２（例えば、フォトレジスト）が堆積され現像されうる。一実施形態において、マスク１１０２の目的は、誘電体エッチングプロセス中に終端トレンチ４０４内または終端トレンチ４０４の上方からの誘電体の除去を防止することであることが指摘される。詳細には、一実施形態において、マスク１１０２が堆積され現像されると、コアトレンチ４０２内から厚い誘電体６０２を除去し、図１２に示すようなコアトレンチ４０２に共に隣接するＰドープ領域５０２およびＮドープエピタキシャル領域３０４の上方から誘電体層６０２ａの一部分をさらに除去するために、エッチングプロセス（例えば、緩衝酸化物エッチング（ＢＯＥ））が実行されうる。
図１２において、前述した段落において上述したような誘電体を除去するためのエッチングプロセスが完了すると、誘電体層６０２ａおよび終端トレンチ４０４の上方からマスク１１０２を除去するために除去プロセスが実行されうる。
図１３において、コアトレンチ４０２、Ｎドープエピタキシャル領域３０４、Ｐドープ領域５０２および誘電体層６０２ａの上方に、誘電体層６０２ｂ（例えば、酸化物）が堆積されうる。さらに、堆積プロセスの一環として、誘電体層６０２ｂは、コアトレンチ４０２の側壁および底部上に堆積されうることが指摘される。なお、一実施形態において、誘電体層６０２ｂは、１つ以上の誘電体材料で実装されうるが、これに限定されるものではない。一実施形態において、誘電体層６０２ｂは、二酸化シリコンを含みうるが、これに限定されるものではない。
図１４において、導電性材料７０２ａ（例えば、ポリシリコン）がコアトレンチ４０２内に堆積されうる。詳細には、一実施形態において、導電性材料７０２ａは、コアトレンチ４０２内に位置する誘電体層６０２ｂによって形成されるギャップ内に堆積されうる。コアトレンチ４０２は、導電性材料７０２ａ（図示）で過剰充填されうるが、これに限定されるものではないことに留意されたい。
図１５において、実質的に平坦化された表面１５０２を形成するために、導電性材料７０２ａの一部分、誘電体層６０２ｂの一部分および誘電体層６０２ａが除去されうる。なお、ポリシリコン７０２ａの一部分および誘電体層６０２ｂの一部分とともに誘電体層６０２ａのこのような除去は、多種多様な方法で実施されうる。例えば、一実施形態において、導電性材料層７０２ａの一部分は、隣接する厚い誘電体層６０２ｂに対して窪み形成されるようにエッチバック（例えば、プラズマで）されうる。さらに、実質的に平坦かつ平滑な表面１５０２を形成するためにＮドープエピタキシャル領域３０４およびＰドープ領域５０２の上方から誘電体層６０２ｂの一部分とともに誘電体層６０２ａを除去するために、誘電体研磨プロセス（例えば、ＣＭＰ）が使用されうる。したがって、コアトレンチ４０２内に位置する導電性材料７０２ａの露出面および誘電体層６０２ｂの露出面は、終端トレンチ４０４内に位置する導電性材料７０２および厚い誘電体層６０２とともに、Ｎドープエピタキシャル領域３０４およびＰドープ領域５０２の上面と実質的に同一平面である。
図１６において、コアトレンチ４０２、終端トレンチ４０４、Ｎドープエピタキシャル領域３０４、Ｐドープ領域５０２、厚い誘電体層６０２、導電性材料７０２、誘電体層６０２ｂおよび導電性材料７０２ａの上方に、厚い誘電体層６０２ｃ（例えば、酸化物）が堆積されうる。さらに、実質的に平坦化された平滑な表面１６０２を形成するために厚い誘電体層６０２ｃの一部分を薄膜化し除去するために、誘電体研磨プロセス（例えば、ＣＭＰ）が実行されうる。一実施形態において、厚い誘電体層６０２ｃは、１つ以上の誘電体材料で実装されうるが、これに限定されるものではないことに留意されたい。一実施形態において、誘電体層６０２ｃは、二酸化シリコンを含みうるが、これに限定されるものではない。
図１７は、終端トレンチを含む半導体デバイスを作製するための本発明のさまざまな実施形態による方法１７００の流れ図である。図１７には特定の動作が開示されているが、このような動作は例である。この方法１７００は、図１７に示す動作のすべてを含むものでなくてもよい。また、方法１７００は、図示した動作のさまざまな他の動作および／または変形例を含んでもよい。同様に、流れ図１７００の動作シーケンスは修正されうる。流れ図１７００のすべての動作が実行されなくてもよいことを認識されたい。さまざまな実施形態において、方法１７００の１つ以上の動作は、ソフトウェア、ファームウェア、ハードウェア、またはそれらの任意の組み合わせによって制御または管理されうるが、これらに限定されるものではない。方法１７００は、コンピュータまたはコンピューティングデバイスが読み取り可能および実行可能な命令（またはコード）の制御下において、プロセッサおよび電気コンポーネントによって制御または管理可能な、本発明の実施形態のプロセスを含みうる。コンピュータまたはコンピューティングデバイスが読み取り可能および実行可能な命令（またはコード）は、例えば、コンピュータまたはコンピューティングデバイスが使用可能な揮発性メモリ、コンピュータまたはコンピューティングデバイスが使用可能な不揮発性メモリおよび／またはコンピュータまたはコンピューティングデバイスが使用可能な大量データストレージなどのデータストレージ機能に存在してもよい。しかしながら、コンピュータまたはコンピューティングデバイスが読み取り可能および実行可能な命令（またはコード）は、任意のタイプのコンピュータまたはコンピューティングデバイスが読み取り可能な媒体またはメモリに存在してもよい。
図１７の動作１７０２において、基板（例えば、２０２または３０２）上に、ドープエピタキシャル領域（例えば、２１２または３０４）が形成されうる。なお、一実施形態において、基板およびドープエピタキシャル領域は、総称的に基板と呼ばれうるが、これに限定されるものではない。動作１７０２は、多種多様な方法で実行されうることが指摘される。例えば、動作１７０２は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
動作１７０４において、ドープエピタキシャル領域内またはドープエピタキシャル領域および基板内に、１つ以上のコアトレンチ（例えば、２０４または４０２）および１つ以上の終端トレンチ（例えば、２０６または４０４）が形成され、またはディープエッチングされうる。動作１７０４は、多種多様な方法で実行されうることに留意されたい。例えば、一実施形態において、動作１７０４において、１つ以上のコアトレンチは、ドープエピタキシャル領域またはドープエピタキシャル領域および基板内にそれぞれ形成され、またはディープエッチングされうる。さらに、一実施形態において、動作１７０４において、１つ以上の終端トレンチは、ドープエピタキシャル領域またはドープエピタキシャル領域および基板内にそれぞれ形成され、またはディープエッチングされうる。動作１７０４は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
図１７の動作１７０６において、コアトレンチと終端トレンチとの間に位置するドープエピタキシャル領域のメサ内に、ドープ領域（例えば、２１４または５０２）が注入されうる。なお、動作１７０６は、多種多様な方法で実行されうる。例えば、動作１７０６は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
図１７の動作１７０８において、１つ以上のコアトレンチおよび１つ以上の終端トレンチの上方に、第１の厚い誘電体層（例えば、２１６’または６０２）が堆積されうる。動作１７０８は、多種多様な方法で実行されうることに留意されたい。例えば、一実施形態において、動作１７０８における第１の厚い誘電体層は、酸化物でありうるが、これに限定されるものではない。動作１７０８は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
図１７の動作１７１０において、導電性材料（例えば、２１０または７０２）が、１つ以上の終端トレンチ内に堆積されうる。なお、動作１７１０は、多種多様な方法で実行されうる。例えば、一実施形態において、動作１７１０における導電性材料は、ポリシリコンでありうるが、これに限定されるものではない。動作１７１０は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
動作１７１２において、実質的に平坦化された表面（例えば、８０２）を形成するために、導電性材料の一部分および厚い誘電体層の一部分が除去されうる。動作１７１２は、多種多様な方法で実行されうることに留意されたい。例えば、動作１７１２は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
動作１７１４において、ドープエピタキシャル領域、ドープ領域、１つ以上のコアトレンチおよび１つ以上の終端トレンチの上方に、第１の誘電体層（例えば、６０２ａ）が堆積されうる。動作１７１４は、多種多様な方法で実行されうることが指摘される。例えば、一実施形態において、動作１７１４における第１の誘電体層は、酸化物でありうるが、これに限定されるものではない。動作１７１４は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
図１７の動作１７１６において、第１の誘電体層の薄く平滑で、実質的に平坦化された層が、ドープエピタキシャル領域、ドープ領域、１つ以上のコアトレンチおよび１つ以上の終端トレンチの上方に留まるように第１の誘電体層の一部分を除去するために、研磨プロセス（例えば、ＣＭＰ）が実行されうる。動作１７１６は、多種多様な方法で実行されうることが指摘される。例えば、動作１７１６は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
動作１７１８において、１つ以上の終端トレンチのそれぞれに共に隣接するドープ領域の一部分およびドープエピタキシャル領域とともに、１つ以上の終端トレンチのそれぞれを覆うために、マスク（例えば、１１０２）が堆積され現像されうる。なお、動作１７１８は、多種多様な方法で実行されうる。例えば、動作１７１８は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
動作１７２０において、１つ以上のコアトレンチ内から第１の厚い誘電体を除去し、コアトレンチに共に隣接するドープ領域およびドープエピタキシャル領域の上方から第１の誘電体層の一部分をさらに除去するために、エッチング（例えば、ＢＯＥ）が実行されうる。動作１７２０は、多種多様な方法で実行されうることが指摘される。例えば、動作１７２０は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
図１７の動作１７２２において、１つ以上の終端トレンチのそれぞれの上方から各マスクを除去するために、除去プロセスが実行されうる。なお、動作１７２２は、多種多様な方法で実行されうる。例えば、動作１７２２は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
動作１７２４において、１つ以上のコアトレンチのそれぞれおよび１つ以上の終端トレンチの上方に位置する第１の誘電体層の上方に、第２の誘電体層（例えば、６０２ｂ）が堆積されうる。動作１７２４は、多種多様な方法で実行されうることに留意されたい。例えば、一実施形態において、動作１７２４における第２の誘電体層は、酸化物でありうるが、これに限定されるものではない。動作１７２４は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
図１７の動作１７２６において、１つ以上のコアトレンチ内の各々に、導電性材料（例えば、７０２ａ）が堆積されうる。動作１７２６は、多種多様な方法で実行されうることが指摘される。例えば、一実施形態において、動作１７２６における導電性材料は、ポリシリコンでありうるが、これに限定されるものではない。動作１７２６は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
動作１７２８において、導電性材料の一部分、第２の誘電体層の一部分および第１の誘電体層は、実質的に平坦化された表面（例えば、１５０２）を形成するために除去されうる。動作１７２８は、多種多様な方法で実行されうることに留意されたい。例えば、動作１７２８は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
図１７の動作１７３０において、１つ以上のコアトレンチおよび１つ以上の終端トレンチの上方に、第２の厚い誘電体層（例えば、６０２ｃ）が堆積されうる。なお、動作１７３０は、多種多様な方法で実行されうる。例えば、一実施形態において、動作１７３０における第２の厚い誘電体層は、酸化物でありうるが、これに限定されるものではない。動作１７３０は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。
動作１７３２において、実質的に平坦化された平滑な表面（例えば、１６０２）を形成するために第２の厚い誘電体層の一部分を薄膜化し除去するために、研磨プロセス（例えば、ＣＭＰ）が実行されうる。動作１７３２は、多種多様な方法で実行されうることが指摘される。例えば、動作１７３２は、本明細書に記載される方法に類似した任意の方法で実装されうるが、これに限定されるものではない。動作１７３２が完了すると、プロセス１７００は完了または終了されうる。このように、終端トレンチを含む半導体デバイスは、本発明のさまざまな実施形態により作製可能である。
図１８は、本発明のさまざまな実施形態による、終端とともにデュアルトレンチ構造を含む半導体デバイス１８００の側断面図である。なお、終端トレンチ１０６および図１８に示すような半導体デバイス１８００を実装することによって、終端トレンチ１０６およびその内容物は、高電場を好適に維持でき、終端は、より高く強固なドレイン−ソース間降伏電圧を示しうる。半導体デバイス１８００は、多種多様な方法で実装されうる。例えば、半導体デバイス１８００は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイス、トレンチＭＯＳ電荷平衡ＭＯＳＦＥＴデバイスまたはトレンチパワーＭＯＳＦＥＴデバイスとして実装されうるが、これらに限定されるものではない。加えて、半導体デバイス１８００の本実施形態は、Ｎチャネルデバイスとして実装されるが、これに限定されるものではない。
一実施形態において、半導体デバイス１８００は、Ｎ＋基板１０２と、Ｎドープエピタキシャル領域１１２と、Ｐドープ領域１１４と、Ｐ＋ドープ領域１８０２と、Ｎ＋ドープ領域１８０４とを含みうる。なお、一実施形態において、Ｎ＋基板１０２およびＮドープエピタキシャル領域１１２は、総称的に基板と呼ばれうるが、これに限定されるものではない。さらに、半導体デバイス１８００は、Ｎドープエピタキシャル領域１１２内に形成された、終端トレンチ１０６と、コアトレンチ１０４と、コアトレンチ１８０６とを含みうるが、これらに限定されるものではない。一実施形態において、コアトレンチ１０４は、ソースコアトレンチと呼ばれ、コアトレンチ１８０６は、ゲートコアゲートトレンチと呼ばれうるが、これらに限定されるものではない。半導体デバイス１８００は、コアトレンチ１０４および１８０６と同様および／または異なる１つ以上のトレンチを含みうることが指摘される。
図１８の本実施形態において、終端トレンチ１０６およびソースコアトレンチ１０４は、Ｎドープエピタキシャル領域１１２の大部分に延伸しているのに対して、ゲートコアトレンチ１８０６は、Ｎドープエピタキシャル領域１１２の小部分に延伸しているが、これらに限定されるものではない。加えて、本実施形態において、ゲートコアトレンチ１８０６は、ソースコアトレンチ１０４間に位置されうる。さらに、本実施形態におけるソースコアトレンチ１０４は、終端トレンチ１０６に隣接して位置するトレンチである。
なお、半導体デバイス１８００の終端トレンチ１０６およびコアトレンチ１０４は、およそ２〜１５ミクロン（またはマイクロメートル）の範囲内の深さを有するディープトレンチとしてそれぞれ実装されうるが、これに限定されるものではない。しかしながら、終端トレンチ１０６およびコアトレンチ１０４は、技術および設計制約に応じて上述した範囲より深度を増減させて実装されうる。一実施形態において、各ゲートコアトレンチ１８０６は、各ソースコアトレンチ１０４の深さの半分未満であるが、これに限定されるものではない。このように、ゲートコアトレンチ１８０６は、図示したものより深度を増減させて実装されうる。一実施形態において、終端トレンチ１０６は、コアトレンチ１０４および１８０６より深い深度を有するように実装されうるが、これに限定されるものではない。さらに、一実施形態において、終端トレンチ１０６の幅は、コアトレンチ１０４および１８０６のそれぞれの幅より広くなるように実装されうる。例えば、終端トレンチ１０６の幅は、コアトレンチ１０４および１８０６のそれぞれの幅の少なくともＮ倍の広さになるように実装されえ、ここで、Ｎ＞１である。一実施形態において、Ｐドープ領域１１４は、コアトレンチ１０４と終端トレンチ１０６との間に位置するＮドープエピタキシャル領域１１２が完全に補償され、または電荷平衡されることを確保するように接地されうるが、これに限定されるものではないことが指摘される。
図１８において、コアトレンチ１０４および１８０６は、導電領域１０８（例えば、ポリシリコンなど）を含むとともに、誘電体層１１６（例えば、酸化物など）を含むようにそれぞれライニングされうる。終端トレンチ１０６は、厚い導電領域１１０（例えば、ポリシリコンなど）を含むとともに、厚い誘電体層１１６’（例えば、酸化物など）を含むようにライニングされうる。なお、厚い誘電体層１１６’は、多種多様な方法で実装されうる。例えば、一実施形態において、厚い誘電体層１１６’は、コアトレンチ１０４および１８０６内に位置する誘電体層１１６の厚みまたは深さより厚くまたは深くなるように実装されうる。さらに、一実施形態において、厚い誘電体層１１６’は、コアトレンチ１０４および１８０６内に位置する誘電体層１１６の厚みまたは深度の少なくともＮ倍の厚みになるように実装されえ、ここで、Ｎ＞１である。本実施形態において、誘電体層１１６は、コアトレンチ１０４および１８０６および終端トレンチ１０６内にそれぞれ位置する導電領域１０８および１１０を覆うものでありうることが指摘される。
一実施形態において、Ｐ＋ドープ領域１８０２は、Ｐドープ領域１１４の上方に位置するとともに、終端トレンチ１０６とコアトレンチ１０４との間にあり、それらと接触した状態にある。さらに、他のＰ＋ドープ領域１８０２は、いくつかのＰドープ領域１１４の上方でコアトレンチ１０４と接触した状態に位置される。さらに、Ｎ＋ドープ領域１８０４は、いくつかのＰドープ領域１１４の上方でコアトレンチ１８０６と接触した状態に位置される。一実施形態において、半導体デバイス１８００のコアエリア１８１０は、コアトレンチ１０４および１８０６およびそれらの内容物と、Ｎ＋ドープ領域１８０４と、Ｐドープ領域１１４の一部分と、Ｐ＋ドープ領域１８０２の一部分と、Ｎドープエピタキシャル領域１１２の一部分を含みうるが、これらの限定されるものではない。一実施形態において、半導体デバイス１８００の終端エリア１８１２は、終端トレンチ１０６およびその内容物、Ｐドープ領域１１４の一部分、Ｐ＋ドープ領域１８０２の一部分およびＮドープエピタキシャル領域１１２の一部分を含みうるが、これらの限定されるものではない。
図１８において、半導体デバイス１８００の誘電体層１１６および厚い誘電体層１１６’は、多種多様な方法でそれぞれ実装されうることが指摘される。例えば、一実施形態において、誘電体層１１６および厚い誘電体層１１６’は、１つ以上の誘電体材料をそれぞれ含みうるが、これに限定されるものではない。一実施形態において、誘電体層１１６および厚い誘電体層１１６’は、二酸化シリコンをそれぞれ含みうるが、これに限定されるものではない。半導体デバイス１８００の導電領域１０８および１１０は、多種多様な方法でそれぞれ実装されうることに留意されたい。例えば、一実施形態において、導電領域１０８および１１０は、１つ以上のポリシリコン材料をそれぞれ含みうるが、これに限定されるものではない。
なお、半導体デバイス１８００は、図１８に示す要素をすべて含まなくてもよい。さらに、半導体デバイス１８００は、図１８に示していない１つ以上の要素を含むように実装されうる。半導体デバイス１８００は、本明細書に記載される方法に類似した任意の方法で利用または実装されうるが、これに限定されるものではないことに留意されたい。
図１９は、本発明のさまざまな実施形態による、終端とともにスプリットゲート構造を含む半導体デバイス１９００の側断面図である。終端トレンチ１０６および図１９に示すような半導体デバイス１９００を実装することによって、終端トレンチ１０６およびその内容物は、高電場を好適に維持でき、終端は、より高く強固なドレイン−ソース間降伏電圧を示しうることに留意されたい。半導体デバイス１９００は、多種多様な方法で実装されうる。例えば、半導体デバイス１９００は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイス、トレンチＭＯＳ電荷平衡ＭＯＳＦＥＴデバイスまたはトレンチパワーＭＯＳＦＥＴデバイスとして実装されうるが、これらに限定されるものではない。さらに、半導体デバイス１９００の本実施形態は、Ｎチャネルデバイスとして実装されるが、これに限定されるものではない。
一実施形態において、半導体デバイス１９００は、Ｎ＋基板１０２と、Ｎドープエピタキシャル領域１１２と、Ｐドープ領域１１４と、Ｐ＋ドープ領域１９０２と、Ｎ＋ドープ領域１９０４とを含みうる。一実施形態において、Ｎ＋基板１０２およびＮドープエピタキシャル領域１１２は、総称的に基板と呼ばれうるが、これに限定されるものではないことが指摘される。さらに、半導体デバイス１９００は、Ｎドープエピタキシャル領域１１２内に形成される終端トレンチ１０６およびコアトレンチ１０４を含みうるが、これらに限定されるものではない。一実施形態において、コアトレンチ１０４は、ソース／ゲートコアトレンチと呼ばれうるが、これに限定されるものではない。なお、半導体デバイス１９００は、コアトレンチ１０４と同様および／または異なる１つ以上のトレンチを含みうる。
図１９の本実施形態において、終端トレンチ１０６およびコアトレンチ１０４は、Ｎドープエピタキシャル領域１１２の大部分に延伸するが、これに限定されるものではない。なお、半導体デバイス１９００の終端トレンチ１０６およびコアトレンチ１０４は、およそ２〜１５ミクロン（またはマイクロメートル）の範囲内の深さを有するディープトレンチとしてそれぞれ実装されうるが、これに限定されるものではない。しかしながら、終端トレンチ１０６およびコアトレンチ１０４は、技術および設計制約に応じて上述した範囲より深度を増減させて実装されうる。一実施形態において、終端トレンチ１０６は、コアトレンチ１０４より深い深度を有するように実装されうるが、これに限定されるものではない。さらに、一実施形態において、終端トレンチ１０６の幅は、コアトレンチ１０４のそれぞれの幅より広くなるように実装されうる。例えば、終端トレンチ１０６の幅は、コアトレンチ１０４のそれぞれの幅の少なくともＮ倍の広さになるように実装されえ、ここで、Ｎ＞１である。一実施形態において、Ｐドープ領域１１４は、コアトレンチ１０４と終端トレンチ１０６との間に位置するＮドープエピタキシャル領域１１２が完全に補償され、または電荷平衡されることを確保するように接地されうるが、これに限定されるものではないことに留意されたい。
図１９において、一実施形態において、コアトレンチ１０４は、ゲート導電領域１９０６（例えば、ポリシリコンなど）の下に位置するソース導電領域１０８（例えば、ポリシリコンなど）を含むとともに、誘電体１９０８（例えば、酸化物など）を含むようにそれぞれライニングされうる。加えて、各コアトレンチ１０４内において、誘電体１９０８は、ソース導電領域１０８とゲート導電領域１９０６との間に位置する。終端トレンチ１０６は、厚い導電領域１１０（例えば、ポリシリコンなど）を含むとともに、厚い誘電体層１１６’（例えば、酸化物など）を含むようにライニングされうる。厚い誘電体層１１６’は、多種多様な方法で実装されうることが指摘される。例えば、一実施形態において、厚い誘電体層１１６’は、コアトレンチ１０４をライニングする誘電体１９０８の厚みまたは深さより厚くまたは深くなるように実装されうる。加えて、一実施形態において、厚い誘電体層１１６’は、コアトレンチ１０４内に位置する誘電体層１９０８の厚みまたは深さの少なくともＮ倍の厚みになるように実装されえ、ここで、Ｎ＞１である。なお、本実施形態において、誘電体１９０８は、コアトレンチ１０４および終端トレンチ１０６内にそれぞれ位置する導電領域１９０６および１１０を覆うものでありうる。
一実施形態において、Ｐ＋ドープ領域１９０２は、終端トレンチ１０６およびコアトレンチ１０４と接触状態にあるＰドープ領域１１４の上方および間に位置する。さらに、他のＰ＋ドープ領域１９０２は、いくつかのＰドープ領域１１４の上方に位置し、Ｎ＋ドープ領域１９０４と接触状態にある。さらに、他のＮ＋ドープ領域１９０４は、いくつかのＰドープ領域１１４の上方でコアトレンチ１０４と接触した状態に位置される。一実施形態において、半導体デバイス１９００のコアエリア１９１０は、コアトレンチ１０４およびそれらの内容物、Ｎ＋ドープ領域１９０４、Ｐドープ領域１１４の一部分、Ｐ＋ドープ領域１９０２の一部分およびＮドープエピタキシャル領域１１２の一部分を含みうるが、これらに限定されるものではない。一実施形態において、半導体デバイス１９００の終端エリア１９１２は、終端トレンチ１０６およびその内容物、Ｐドープ領域１１４の一部分、Ｐ＋ドープ領域１９０２の一部分およびＮドープエピタキシャル領域１１２の一部分を含みうるが、これらの限定されるものではない。
なお、図１９において、半導体デバイス１９００の誘電体層１９０８および厚い誘電体層１１６’は、多種多様な方法でそれぞれ実装されうる。例えば、一実施形態において、誘電体層１９０８および厚い誘電体層１１６’は、１つ以上の誘電体材料をそれぞれ含みうるが、これに限定されるものではない。一実施形態において、誘電体層１９０８および厚い誘電体層１１６’は、二酸化シリコンをそれぞれ含みうるが、これに限定されるものではない。半導体デバイス１９００の導電領域１０８、１１０および１９０６は、多種多様な方法でそれぞれ実装されうることが指摘される。例えば、一実施形態において、導電領域１０８、１１０および１９０６は、１つ以上のポリシリコン材料をそれぞれ含みうるが、これに限定されるものではない。
半導体デバイス１９００は、図１９に示す要素をすべて含まなくてもよいことに留意されたい。さらに、半導体デバイス１９００は、図１９に示していない１つ以上の要素を含むように実装されうる。なお、半導体デバイス１９００は、本明細書に記載される方法に類似した任意の方法で利用または実装されうるが、これに限定されるものではない。
図２０は、本発明のさまざまな実施形態による終端トレンチライナ酸化物対降伏電圧の理論計算のグラフ２０００である。グラフ２０００の本実施形態において、Ｙ軸は、終端トレンチのライナ酸化物の厚み（単位ミクロン（またはマイクロメートル））を表すのに対して、Ｘ軸は、阻止（または降伏）電圧（単位電圧（Ｖ））を表す。詳細には、グラフ２０００は、２つの基準、すなわち、２×１０５Ｖ／ｃｍの最大酸化物電界およびピークドーピング濃度を５×１０１７ｃｍ−３とした場合に終端トレンチに沿って形成された寄生チャネルの強反転限界に基づいた、終端トレンチライナ酸化物対阻止電圧の厚みを示す。グラフ２０００において、強反転限界は、ライン２００２で表されているのに対して、最大酸化物電界限界は、ライン２００４で表されていることに留意されたい。
一実施形態において、最大電界２００４に基づいた酸化物の厚みは、以下の関係式で与えられる。
Ｔｏｘ＝ＢＶ／Ｅｍａｘ
ここで、Ｔｏｘは終端トレンチライナ酸化物の厚みであり、ＢＶはＭＯＳＦＥＴ阻止電圧であり、Ｅｍａｘは最大酸化物電界である。さらに、一実施形態において、強反転限界２００２に基づいた酸化物の厚みは、以下の関係式で与えられる。
Ｔｏｘ＝εｏｘ＊（ＢＶ−２＊φｆ）／（ｓｑｒｔ（２＊εｓ＊ｑ＊Ｎｄ＊２＊φｆ））
ここで、Ｔｏｘは終端トレンチライナ酸化物の厚み、ＢＶはＭＯＳＦＥＴ阻止電圧、Ｅｍａｘは最大酸化物電界、εｏｘは酸化物の誘電率、εｓはシリコンの誘電率、Ｎｄはピークエピタキシャルドーピング、φｆはバルク電位である。一実施形態において、終端トレンチ酸化物の厚みを選択するために使用される実際の基準は、終端のデザインに応じたものでありえ、基準の一方または両方を用いたものであってもよいことが指摘される。
本発明によるさまざまな特定の実施形態の上述した記載は、例示および説明を目的として提示されたものである。上述した記載は、すべてを網羅するように、または本発明を開示されたそのものの形態に限定するように意図されたものではなく、上記教示を考慮して多数の修正例および変形例が可能である。本発明は、特許請求の範囲およびその等価物により解釈されるべきものである。
本明細書に記載されたすべての要素、部品およびステップが含まれることが好ましい。これらの要素、部品およびステップの任意のものが、当業者に明らかなように、他の要素、部品およびステップに置き換えられてもよく、またはすべて削除されてもよいことを理解されたい。
概念１
基板にコアトレンチおよび終端トレンチを形成するステップであって、前記終端トレンチは前記コアトレンチより幅が広い形成ステップと、
前記コアトレンチを充填し、前記終端トレンチの側壁および底部をライニングする第１の酸化物を堆積するステップと、
前記終端トレンチ内に第１のポリシリコンを堆積するステップと、
前記第１のポリシリコンの上方に第２の酸化物を堆積するステップと、
前記第２の酸化物および前記終端トレンチの上方にマスクを堆積するステップと、
前記コアトレンチから前記第１の酸化物を除去するステップと、
前記コアトレンチの側壁および底部をライニングする第３の酸化物を堆積するステップであって、前記終端トレンチ内の前記第１の酸化物は、前記コアトレンチ内の前記第３の酸化物より厚い堆積ステップと、
を備えた方法。
概念２
前記終端トレンチは、前記コアトレンチのおよそ２倍である、概念１に記載の方法。
概念３
前記終端トレンチ内の前記第１の酸化物は、前記コアトレンチ内の前記第３の酸化物のおよそ２倍の厚みである、概念１又は２に記載の方法。
概念４
マスクの前記堆積ステップ前に、前記第２の酸化物を平坦化するために酸化物研磨プロセスを実行するステップをさらに含む、概念１乃至３のいずれか１つに記載の方法。
概念５
前記コアトレンチ内に第２のポリシリコンを堆積するステップをさらに含む、概念１乃至４のいずれか１つに記載の方法。
概念６
前記第１および第２のポリシリコンの上方に第４の酸化物層を堆積するステップをさらに含む、概念５に記載の方法。
概念７
半導体デバイスであって、
基板に形成された終端トレンチを備え、
前記終端トレンチは、
前記終端トレンチの側壁および底部をライニングする第１の酸化物と、
前記第１の酸化物間に位置する第１のポリシリコンと、を含み、
前記基板に形成されたコアトレンチを備え、
前記コアトレンチは、
前記コアトレンチの側壁および底部をライニングする第２の酸化物と、
前記第２の酸化物の間に位置する第２のポリシリコンと、を含み、
前記終端トレンチの幅は、前記コアトレンチより広い、半導体デバイス。
概念８
前記終端トレンチの幅は、前記コアトレンチのおよそ２倍である、概念７に記載の半導体デバイス。
概念９
前記終端トレンチ内の前記第１の酸化物の厚みは、前記コアトレンチ内の前記第２の酸化物の厚みのおよそ２倍である、概念７又は８のいずれかに記載の半導体デバイス。
概念１０
前記コアトレンチおよび前記終端トレンチは、前記基板のメサによって分離され、前記メサは、電圧接地に接続されたドープ領域を備える、概念７、８又は９に記載の半導体デバイス。
概念１１
前記コアトレンチは、
前記第２の酸化物間に位置する第３のポリシリコンと、
前記第２のポリシリコンと前記第３のポリシリコンとの間に位置する誘電体材料と、
をさらに備える、概念７−１０のいずれか１つに記載の半導体デバイス。
概念１２
前記基板に形成されるゲートコアトレンチをさらに備え、前記ゲートコアトレンチは、前記コアトレンチの半分未満の深さである、概念７−１１のいずれか１つに記載の半導体デバイス。
概念１３
前記第１の酸化物および前記第２の酸化物と接触状態にある第３の酸化物を備える、概念７に記載の半導体デバイス。

Claims (15)

  1. 基板にコアトレンチおよび終端トレンチを形成するステップであって、前記終端トレンチは前記コアトレンチより幅が広い形成ステップと、
    前記コアトレンチを充填し、前記終端トレンチの側壁および底部をライニングする第１の酸化物を堆積するステップと、
    前記終端トレンチ内に第１のポリシリコンを堆積するステップと、
    前記第１のポリシリコンの上方に第２の酸化物を堆積するステップと、
    前記第２の酸化物および前記終端トレンチの上方にマスクを堆積するステップと、
    前記コアトレンチから前記第１の酸化物を除去するステップと、
    前記コアトレンチの側壁および底部をライニングする第３の酸化物を堆積するステップであって、前記終端トレンチ内の前記第１の酸化物は、前記コアトレンチ内の前記第３の酸化物より厚い堆積ステップと、
    を備えた方法。
  2. 前記終端トレンチは、前記コアトレンチのおよそ２倍である、請求項１に記載の方法。
  3. 前記終端トレンチ内の前記第１の酸化物は、前記コアトレンチ内の前記第３の酸化物のおよそ２倍の厚みである、請求項２に記載の方法。
  4. 前記終端トレンチ内の前記第１の酸化物は、前記コアトレンチ内の前記第３の酸化物のおよそ２倍の厚みである、請求項１に記載の方法。
  5. マスクの前記堆積ステップ前に、前記第２の酸化物を平坦化するために酸化物研磨プロセスを実行するステップをさらに含む、請求項１に記載の方法。
  6. 前記コアトレンチ内に第２のポリシリコンを堆積するステップをさらに含む、請求項１に記載の方法。
  7. 前記第１および第２のポリシリコンの上方に第４の酸化物層を堆積するステップをさらに含む、請求項６に記載の方法。
  8. 半導体デバイスであって、
    基板に形成された終端トレンチを備え、
    前記終端トレンチは、
    前記終端トレンチの側壁および底部をライニングする第１の酸化物と、
    前記第１の酸化物間に位置する第１のポリシリコンと、を含み、
    前記基板に形成されたコアトレンチを備え、
    前記コアトレンチは、
    前記コアトレンチの側壁および底部をライニングする第２の酸化物と、
    前記第２の酸化物の間に位置する第２のポリシリコンと、を含み、
    前記終端トレンチの幅は、前記コアトレンチより広い、半導体デバイス。
  9. 前記終端トレンチの幅は、前記コアトレンチのおよそ２倍である、請求項８に記載の半導体デバイス。
  10. 前記終端トレンチ内の前記第１の酸化物の厚みは、前記コアトレンチ内の前記第２の酸化物の厚みのおよそ２倍である、請求項９に記載の半導体デバイス。
  11. 前記終端トレンチ内の前記第１の酸化物の厚みは、前記コアトレンチ内の前記第２の酸化物の厚みのおよそ２倍である、請求項８に記載の半導体デバイス。
  12. 前記コアトレンチおよび前記終端トレンチは、前記基板のメサによって分離され、前記メサは、電圧接地に接続されたドープ領域を備える、請求項８に記載の半導体デバイス。
  13. 前記コアトレンチは、
    前記第２の酸化物間に位置する第３のポリシリコンと、
    前記第２のポリシリコンと前記第３のポリシリコンとの間に位置する誘電体材料と、
    をさらに備える、請求項８に記載の半導体デバイス。
  14. 前記基板に形成されるゲートコアトレンチをさらに備え、前記ゲートコアトレンチは、前記コアトレンチの半分未満の深さである、請求項８に記載の半導体デバイス。
  15. 前記第１の酸化物および前記第２の酸化物と接触状態にある第３の酸化物を備える、請求項８に記載の半導体デバイス。
JP2014556750A 2012-02-09 2013-02-08 Ｍｏｓｆｅｔ終端トレンチ Active JP6127069B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/370,243 US9614043B2 (en) 2012-02-09 2012-02-09 MOSFET termination trench
US13/370,243 2012-02-09
PCT/US2013/025425 WO2013120010A1 (en) 2012-02-09 2013-02-08 Mosfet termination trench

Publications (2)

Publication Number Publication Date
JP2015510696A true JP2015510696A (ja) 2015-04-09
JP6127069B2 JP6127069B2 (ja) 2017-05-10

Family

ID=48944933

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014556750A Active JP6127069B2 (ja) 2012-02-09 2013-02-08 Ｍｏｓｆｅｔ終端トレンチ

Country Status (6)

Country Link
US (2) US9614043B2 (ja)
JP (1) JP6127069B2 (ja)
KR (2) KR101773317B1 (ja)
CN (1) CN104106141B (ja)
DE (1) DE112013000925B4 (ja)
WO (1) WO2013120010A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10249720B2 (en) 2016-02-26 2019-04-02 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US11127822B2 (en) 2016-02-26 2021-09-21 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US9496391B2 (en) * 2013-03-15 2016-11-15 Fairchild Semiconductor Corporation Termination region of a semiconductor device
US9136331B2 (en) * 2013-04-10 2015-09-15 Micron Technology, Inc. Semiconductor constructions
US10395970B2 (en) * 2013-12-05 2019-08-27 Vishay-Siliconix Dual trench structure
JP6231377B2 (ja) * 2013-12-25 2017-11-15 トヨタ自動車株式会社 半導体装置及び半導体装置の製造方法
DE102014005879B4 (de) * 2014-04-16 2021-12-16 Infineon Technologies Ag Vertikale Halbleitervorrichtung
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
EP3183754A4 (en) 2014-08-19 2018-05-02 Vishay-Siliconix Super-junction metal oxide semiconductor field effect transistor
DE102014112338A1 (de) 2014-08-28 2016-03-03 Infineon Technologies Austria Ag Halbleiterbauelement und Verfahren zum Herstellen eines Halbleiterbauelements
US9673314B2 (en) 2015-07-08 2017-06-06 Vishay-Siliconix Semiconductor device with non-uniform trench oxide layer
TWI601295B (zh) * 2016-08-25 2017-10-01 綠星電子股份有限公司 斷閘極金氧半場效電晶體
US9905675B1 (en) * 2016-12-22 2018-02-27 Infineon Technologies Americas Corp. Gate and field electrode trench formation process
DE102017106020B4 (de) 2017-03-21 2021-06-17 Infineon Technologies Ag Verfahren zum Bearbeiten eines Halbleiterwerkstücks und Halbleitervorrichtung
US11081554B2 (en) * 2017-10-12 2021-08-03 Semiconductor Components Industries, Llc Insulated gate semiconductor device having trench termination structure and method
CN107910271B (zh) * 2017-11-17 2023-11-17 杭州士兰集成电路有限公司 功率半导体器件及其制造方法
JP6873937B2 (ja) 2018-02-20 2021-05-19 株式会社東芝 半導体装置
CN109166921B (zh) * 2018-08-28 2021-02-26 电子科技大学 一种屏蔽栅mosfet
CN113097288A (zh) * 2021-03-30 2021-07-09 上海埃积半导体有限公司 功率器件的终端结构及其制造方法
CN117374125A (zh) * 2023-12-06 2024-01-09 无锡锡产微芯半导体有限公司 一种沟槽mosfet器件及其制备工艺

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007529115A (ja) * 2003-12-30 2007-10-18 フェアチャイルド・セミコンダクター・コーポレーション パワー半導体デバイスおよびその製造方法
JP2010147065A (ja) * 2008-12-16 2010-07-01 Hitachi Ltd 縦型半導体装置及びその製造方法
WO2011050115A2 (en) * 2009-10-20 2011-04-28 Vishay-Siliconix Split gate field effect transistor
US20110233667A1 (en) * 2010-03-24 2011-09-29 Alpha And Omega Semiconductor Incorporated Dual gate oxide trench mosfet with channel stop trench and three or four masks process
US20110254084A1 (en) * 2010-03-02 2011-10-20 Vishay-Siliconix Structures and methods of fabricating dual gate devices

Family Cites Families (222)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4191603A (en) 1978-05-01 1980-03-04 International Business Machines Corporation Making semiconductor structure with improved phosphosilicate glass isolation
DK157272C (da) 1978-10-13 1990-04-30 Int Rectifier Corp Mosfet med hoej effekt
JPS5658267A (en) 1979-10-17 1981-05-21 Nippon Telegr & Teleph Corp <Ntt> Insulated gate type field-effect transistor
JPS56115525A (en) 1980-02-18 1981-09-10 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
US4593302B1 (en) 1980-08-18 1998-02-03 Int Rectifier Corp Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide
US4680853A (en) 1980-08-18 1987-07-21 International Rectifier Corporation Process for manufacture of high power MOSFET with laterally distributed high carrier density beneath the gate oxide
US4399449A (en) 1980-11-17 1983-08-16 International Rectifier Corporation Composite metal and polysilicon field plate structure for high voltage semiconductor devices
US4412242A (en) 1980-11-17 1983-10-25 International Rectifier Corporation Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions
US4532534A (en) 1982-09-07 1985-07-30 Rca Corporation MOSFET with perimeter channel
JPS5984474A (ja) 1982-11-05 1984-05-16 Nec Corp 電力用縦型電界効果トランジスタ
JPS5980823U (ja) 1982-11-20 1984-05-31 ソニー株式会社 テープレコーダの切換操作機構
US4803532A (en) 1982-11-27 1989-02-07 Nissan Motor Co., Ltd. Vertical MOSFET having a proof structure against puncture due to breakdown
US4974059A (en) 1982-12-21 1990-11-27 International Rectifier Corporation Semiconductor high-power mosfet device
GB2134705B (en) 1983-01-28 1985-12-24 Philips Electronic Associated Semiconductor devices
US4789882A (en) 1983-03-21 1988-12-06 International Rectifier Corporation High power MOSFET with direct connection from connection pads to underlying silicon
JPS60117613A (ja) 1983-11-30 1985-06-25 Fujitsu Ltd 半導体装置の製造方法
JPS60249367A (ja) 1984-05-25 1985-12-10 Hitachi Ltd 絶縁ゲ−ト形トランジスタ
US4620211A (en) 1984-08-13 1986-10-28 General Electric Company Method of reducing the current gain of an inherent bipolar transistor in an insulated-gate semiconductor device and resulting devices
JPS6180860A (ja) 1984-09-28 1986-04-24 Hitachi Ltd パワ−ｍｏｓｆｅｔ
US4631564A (en) 1984-10-23 1986-12-23 Rca Corporation Gate shield structure for power MOS device
US4646117A (en) 1984-12-05 1987-02-24 General Electric Company Power semiconductor devices with increased turn-off current ratings and limited current density in peripheral portions
JPS61182264A (ja) 1985-02-08 1986-08-14 Nissan Motor Co Ltd 縦型ｍｏｓトランジスタ
JPH0648716B2 (ja) 1985-11-30 1994-06-22 ヤマハ株式会社 集積回路装置の製法
EP0227894A3 (en) 1985-12-19 1988-07-13 SILICONIX Incorporated High density vertical dmos transistor
JPS62176168A (ja) 1986-01-30 1987-08-01 Nippon Denso Co Ltd 縦型ｍｏｓトランジスタ
DE3776454D1 (de) 1986-08-13 1992-03-12 Siemens Ag Integrierte bipolar- und komplementaere mos-transistoren auf einem gemeinsamen substrat enthaltende schaltung und verfahren zu ihrer herstellung.
US5160491A (en) 1986-10-21 1992-11-03 Texas Instruments Incorporated Method of making a vertical MOS transistor
US4941026A (en) 1986-12-05 1990-07-10 General Electric Company Semiconductor devices exhibiting minimum on-resistance
US4819052A (en) 1986-12-22 1989-04-04 Texas Instruments Incorporated Merged bipolar/CMOS technology using electrically active trench
EP0279403A3 (en) 1987-02-16 1988-12-07 Nec Corporation Vertical mos field effect transistor having a high withstand voltage and a high switching speed
JPS6442177A (en) 1987-08-10 1989-02-14 Hitachi Ltd Insulated gate transistor
JPS6489465A (en) 1987-09-30 1989-04-03 Toshiba Corp Double-diffusion type mos field effect transistor
JPH01198076A (ja) 1988-02-02 1989-08-09 Mitsubishi Electric Corp 半導体装置
JP2771172B2 (ja) 1988-04-01 1998-07-02 日本電気株式会社 縦型電界効果トランジスタ
JPH0783118B2 (ja) 1988-06-08 1995-09-06 三菱電機株式会社 半導体装置およびその製造方法
KR910004318B1 (ko) 1988-06-27 1991-06-25 현대전자산업 주식회사 수직형 d mos 트랜지스터의 셀
US5034346A (en) 1988-08-25 1991-07-23 Micrel Inc. Method for forming shorting contact for semiconductor which allows for relaxed alignment tolerance
DE58907758D1 (de) 1988-09-20 1994-07-07 Siemens Ag Planarer pn-Übergang hoher Spannungsfestigkeit.
US5019526A (en) 1988-09-26 1991-05-28 Nippondenso Co., Ltd. Method of manufacturing a semiconductor device having a plurality of elements
JPH0291976A (ja) 1988-09-29 1990-03-30 Oki Electric Ind Co Ltd 縦型溝型ｍｏｓ　ｆｅｔの製造方法
JPH0294477A (ja) 1988-09-30 1990-04-05 Toshiba Corp 半導体装置及びその製造方法
US5072266A (en) 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
US4954854A (en) 1989-05-22 1990-09-04 International Business Machines Corporation Cross-point lightly-doped drain-source trench transistor and fabrication process therefor
JP2689606B2 (ja) 1989-05-24 1997-12-10 富士電機株式会社 絶縁ゲート電界効果型トランジスタの製造方法
JP2597412B2 (ja) 1990-03-20 1997-04-09 三菱電機株式会社 半導体装置およびその製造方法
EP0460251B1 (de) 1990-06-05 1998-11-18 Siemens Aktiengesellschaft Herstellverfahren für einen Leistungs-MISFET
US5156993A (en) 1990-08-17 1992-10-20 Industrial Technology Research Institute Fabricating a memory cell with an improved capacitor
JP2751612B2 (ja) 1990-10-01 1998-05-18 株式会社デンソー 縦型パワートランジスタ及びその製造方法
US5171699A (en) 1990-10-03 1992-12-15 Texas Instruments Incorporated Vertical DMOS transistor structure built in an N-well CMOS-based BiCMOS process and method of fabrication
US5404040A (en) 1990-12-21 1995-04-04 Siliconix Incorporated Structure and fabrication of power MOSFETs, including termination structures
US5304831A (en) 1990-12-21 1994-04-19 Siliconix Incorporated Low on-resistance power MOS technology
US5168331A (en) 1991-01-31 1992-12-01 Siliconix Incorporated Power metal-oxide-semiconductor field effect transistor
US5268586A (en) 1992-02-25 1993-12-07 North American Philips Corporation Vertical power MOS device with increased ruggedness and method of fabrication
US5233215A (en) 1992-06-08 1993-08-03 North Carolina State University At Raleigh Silicon carbide power MOSFET with floating field ring and floating field plate
US5430324A (en) 1992-07-23 1995-07-04 Siliconix, Incorporated High voltage transistor having edge termination utilizing trench technology
US5316959A (en) 1992-08-12 1994-05-31 Siliconix, Incorporated Trenched DMOS transistor fabrication using six masks
US5374569A (en) 1992-09-21 1994-12-20 Siliconix Incorporated Method for forming a BiCDMOS
US5341011A (en) 1993-03-15 1994-08-23 Siliconix Incorporated Short channel trenched DMOS transistor
GB9306895D0 (en) 1993-04-01 1993-05-26 Philips Electronics Uk Ltd A method of manufacturing a semiconductor device comprising an insulated gate field effect device
US5366932A (en) 1993-04-26 1994-11-22 Harris Corporation Semi-conductor chip packaging method and semi-conductor chip having interdigitated gate runners with gate bonding pads
JP3383377B2 (ja) 1993-10-28 2003-03-04 株式会社東芝 トレンチ構造の縦型のノーマリーオン型のパワーｍｏｓｆｅｔおよびその製造方法
US5396085A (en) 1993-12-28 1995-03-07 North Carolina State University Silicon carbide switching device with rectifying-gate
US5362665A (en) 1994-02-14 1994-11-08 Industrial Technology Research Institute Method of making vertical DRAM cross point memory cell
JP3273180B2 (ja) 1994-10-11 2002-04-08 未来工業株式会社 配線床における配線引出口の構造
US5597765A (en) 1995-01-10 1997-01-28 Siliconix Incorporated Method for making termination structure for power MOSFET
US7269034B2 (en) 1997-01-24 2007-09-11 Synqor, Inc. High efficiency power converter
US5952695A (en) 1997-03-05 1999-09-14 International Business Machines Corporation Silicon-on-insulator and CMOS-on-SOI double film structures
US5937287A (en) 1997-07-22 1999-08-10 Micron Technology, Inc. Fabrication of semiconductor structures by ion implantation
DE19839970C2 (de) 1998-09-02 2000-11-02 Siemens Ag Randstruktur und Driftbereich für ein Halbleiterbauelement sowie Verfahren zu ihrer Herstellung
US6939776B2 (en) 1998-09-29 2005-09-06 Sanyo Electric Co., Ltd. Semiconductor device and a method of fabricating the same
US6621121B2 (en) 1998-10-26 2003-09-16 Silicon Semiconductor Corporation Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes
DE19913375B4 (de) 1999-03-24 2009-03-26 Infineon Technologies Ag Verfahren zur Herstellung einer MOS-Transistorstruktur
US6238981B1 (en) 1999-05-10 2001-05-29 Intersil Corporation Process for forming MOS-gated devices having self-aligned trenches
US6228700B1 (en) 1999-09-03 2001-05-08 United Microelectronics Corp. Method for manufacturing dynamic random access memory
GB9928285D0 (en) 1999-11-30 2000-01-26 Koninkl Philips Electronics Nv Manufacture of trench-gate semiconductor devices
US6580123B2 (en) 2000-04-04 2003-06-17 International Rectifier Corporation Low voltage power MOSFET device and process for its manufacture
JP4534303B2 (ja) 2000-04-27 2010-09-01 富士電機システムズ株式会社 横型超接合半導体素子
EP1162664A1 (en) 2000-06-09 2001-12-12 Motorola, Inc. Lateral semiconductor device with low on-resistance and method of making the same
TW523816B (en) * 2000-06-16 2003-03-11 Gen Semiconductor Inc Semiconductor trench device with enhanced gate oxide integrity structure
JP4528460B2 (ja) * 2000-06-30 2010-08-18 株式会社東芝 半導体素子
US6509233B2 (en) 2000-10-13 2003-01-21 Siliconix Incorporated Method of making trench-gated MOSFET having cesium gate oxide layer
JP2002127830A (ja) 2000-10-27 2002-05-09 Kenwood Corp 車載用表示器取付スタンド
US6710403B2 (en) * 2002-07-30 2004-03-23 Fairchild Semiconductor Corporation Dual trench power MOSFET
JP2002280553A (ja) 2001-03-19 2002-09-27 Toshiba Corp 半導体装置及びその製造方法
KR100393201B1 (ko) 2001-04-16 2003-07-31 페어차일드코리아반도체 주식회사 낮은 온 저항과 높은 브레이크다운 전압을 갖는 고전압수평형 디모스 트랜지스터
US6621122B2 (en) 2001-07-06 2003-09-16 International Rectifier Corporation Termination structure for superjunction device
JP3708057B2 (ja) 2001-07-17 2005-10-19 株式会社東芝 高耐圧半導体装置
GB0118000D0 (en) 2001-07-24 2001-09-19 Koninkl Philips Electronics Nv Manufacture of semiconductor devices with schottky barriers
US6489204B1 (en) 2001-08-20 2002-12-03 Episil Technologies, Inc. Save MOS device
US7045859B2 (en) * 2001-09-05 2006-05-16 International Rectifier Corporation Trench fet with self aligned source and contact
WO2003028108A1 (fr) 2001-09-19 2003-04-03 Kabushiki Kaisha Toshiba Semi-conducteur et procede de fabrication
JP2003179223A (ja) 2001-12-12 2003-06-27 Sony Corp トレンチゲート型半導体装置およびその製造方法
US6838722B2 (en) 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
JP4004843B2 (ja) 2002-04-24 2007-11-07 Ｎｅｃエレクトロニクス株式会社 縦型ｍｏｓｆｅｔの製造方法
JP3652322B2 (ja) 2002-04-30 2005-05-25 Ｎｅｃエレクトロニクス株式会社 縦型ｍｏｓｆｅｔとその製造方法
US6855985B2 (en) 2002-09-29 2005-02-15 Advanced Analogic Technologies, Inc. Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology
US6861701B2 (en) 2003-03-05 2005-03-01 Advanced Analogic Technologies, Inc. Trench power MOSFET with planarized gate bus
TW587338B (en) * 2003-05-06 2004-05-11 Mosel Vitelic Inc Stop structure of trench type DMOS device and its formation method
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US6987305B2 (en) 2003-08-04 2006-01-17 International Rectifier Corporation Integrated FET and schottky device
US7973381B2 (en) 2003-09-08 2011-07-05 International Rectifier Corporation Thick field oxide termination for trench schottky device
DE10343084B4 (de) 2003-09-17 2006-07-06 Infineon Technologies Ag Halbleiterwafer aus einer Vielzahl von durch Vereinzelungsrahmen voneinander zu trennenden Chips
KR20070032624A (ko) 2003-12-19 2007-03-22 써드 디멘존 세미컨덕터, 인코포레이티드 종래의 종단을 갖는 수퍼 접합 장치를 제조하는 방법
JP4731816B2 (ja) 2004-01-26 2011-07-27 三菱電機株式会社 半導体装置
US6927451B1 (en) 2004-03-26 2005-08-09 Siliconix Incorporated Termination for trench MIS device having implanted drain-drift region
TWI256676B (en) 2004-03-26 2006-06-11 Siliconix Inc Termination for trench MIS device having implanted drain-drift region
US7045857B2 (en) 2004-03-26 2006-05-16 Siliconix Incorporated Termination for trench MIS device having implanted drain-drift region
JP2006005275A (ja) 2004-06-21 2006-01-05 Toshiba Corp 電力用半導体素子
GB0419867D0 (en) 2004-09-08 2004-10-13 Koninkl Philips Electronics Nv Semiconductor devices and methods of manufacture thereof
JP4913336B2 (ja) 2004-09-28 2012-04-11 ルネサスエレクトロニクス株式会社 半導体装置
JP4414863B2 (ja) 2004-10-29 2010-02-10 トヨタ自動車株式会社 絶縁ゲート型半導体装置およびその製造方法
DE102004057792B4 (de) 2004-11-30 2008-12-18 Infineon Technologies Austria Ag Halbleiterbauteil
US7453119B2 (en) * 2005-02-11 2008-11-18 Alphs & Omega Semiconductor, Ltd. Shielded gate trench (SGT) MOSFET cells implemented with a schottky source contact
US9419092B2 (en) 2005-03-04 2016-08-16 Vishay-Siliconix Termination for SiC trench devices
DE112006000832B4 (de) 2005-04-06 2018-09-27 Fairchild Semiconductor Corporation Trenched-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben
JP2006310576A (ja) 2005-04-28 2006-11-09 Renesas Technology Corp 半導体装置およびその製造方法
US20060273390A1 (en) 2005-06-06 2006-12-07 M-Mos Sdn. Bhd. Gate contact and runners for high density trench MOSFET
TWI400757B (zh) 2005-06-29 2013-07-01 Fairchild Semiconductor 形成遮蔽閘極場效應電晶體之方法
JP2007035841A (ja) 2005-07-26 2007-02-08 Toshiba Corp 半導体装置
JP2007042836A (ja) 2005-08-03 2007-02-15 Toyota Central Res & Dev Lab Inc 半導体装置
JP2007157799A (ja) 2005-11-30 2007-06-21 Toyota Central Res & Dev Lab Inc 半導体装置
US7560787B2 (en) 2005-12-22 2009-07-14 Fairchild Semiconductor Corporation Trench field plate termination for power devices
TWI489557B (zh) 2005-12-22 2015-06-21 Vishay Siliconix 高移動率ｐ-通道溝槽及平面型空乏模式的功率型金屬氧化物半導體場效電晶體
US7544545B2 (en) 2005-12-28 2009-06-09 Vishay-Siliconix Trench polysilicon diode
US7449354B2 (en) 2006-01-05 2008-11-11 Fairchild Semiconductor Corporation Trench-gated FET for power device with active gate trenches and gate runner trench utilizing one-mask etch
US7521773B2 (en) 2006-03-31 2009-04-21 Fairchild Semiconductor Corporation Power device with improved edge termination
US7541660B2 (en) 2006-04-20 2009-06-02 Infineon Technologies Austria Ag Power semiconductor device
US7319256B1 (en) * 2006-06-19 2008-01-15 Fairchild Semiconductor Corporation Shielded gate trench FET with the shield and gate electrodes being connected together
DE102006036347B4 (de) 2006-08-03 2012-01-12 Infineon Technologies Austria Ag Halbleiterbauelement mit einer platzsparenden Randstruktur
JP5222466B2 (ja) 2006-08-09 2013-06-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5511124B2 (ja) 2006-09-28 2014-06-04 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 絶縁ゲート型半導体装置
US7476591B2 (en) 2006-10-13 2009-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral power MOSFET with high breakdown voltage and low on-resistance
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
JP5666135B2 (ja) 2007-01-09 2015-02-12 マックスパワー・セミコンダクター・インコーポレイテッドＭａｘｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｃ． 半導体装置
JP2008182054A (ja) 2007-01-25 2008-08-07 Toshiba Corp 半導体装置
US7948033B2 (en) 2007-02-06 2011-05-24 Semiconductor Components Industries, Llc Semiconductor device having trench edge termination structure
JP4620075B2 (ja) 2007-04-03 2011-01-26 株式会社東芝 電力用半導体素子
JP4621708B2 (ja) 2007-05-24 2011-01-26 株式会社東芝 半導体装置及びその製造方法
CN101345254A (zh) 2007-07-12 2009-01-14 富士电机电子技术株式会社 半导体器件
CN101868856B (zh) 2007-09-21 2014-03-12 飞兆半导体公司 用于功率器件的超结结构及制造方法
US20090085099A1 (en) 2007-10-02 2009-04-02 Shih Tzung Su Trench mosfet and method of manufacture utilizing three masks
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
JP2009117715A (ja) 2007-11-08 2009-05-28 Toshiba Corp 半導体装置及びその製造方法
US7968936B2 (en) 2007-12-31 2011-06-28 Texas Instruments Incorporated Quasi-vertical gated NPN-PNP ESD protection device
JP2009289904A (ja) 2008-05-28 2009-12-10 Toshiba Corp 半導体装置
US8224891B2 (en) * 2008-06-12 2012-07-17 The Board Of Regents Of The University Of Oklahoma Electronic game-based learning system
US20090315104A1 (en) * 2008-06-20 2009-12-24 Force Mos Technology Co. Ltd. Trench MOSFET with shallow trench structures
US7960786B2 (en) 2008-07-09 2011-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Breakdown voltages of ultra-high voltage devices by forming tunnels
JP2010040973A (ja) 2008-08-08 2010-02-18 Sony Corp 半導体装置およびその製造方法
US8564088B2 (en) 2008-08-19 2013-10-22 Infineon Technologies Austria Ag Semiconductor device having variably laterally doped zone with decreasing concentration formed in an edge region
US7960783B2 (en) 2008-08-25 2011-06-14 Maxpower Semiconductor Inc. Devices containing permanent charge
US8716792B2 (en) 2008-09-30 2014-05-06 Infineon Technologies Austria Ag Semiconductor device with a charge carrier compensation structure and method for the production of a semiconductor device
JP5378045B2 (ja) 2009-04-13 2013-12-25 株式会社日立製作所 半導体装置
US8637386B2 (en) 2009-05-12 2014-01-28 Cree, Inc. Diffused junction termination structures for silicon carbide devices and methods of fabricating silicon carbide devices incorporating same
US7910486B2 (en) 2009-06-12 2011-03-22 Alpha & Omega Semiconductor, Inc. Method for forming nanotube semiconductor devices
JP5439969B2 (ja) 2009-06-18 2014-03-12 富士電機株式会社 半導体装置
US9425306B2 (en) 2009-08-27 2016-08-23 Vishay-Siliconix Super junction trench power MOSFET devices
US9443974B2 (en) 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US9431530B2 (en) 2009-10-20 2016-08-30 Vishay-Siliconix Super-high density trench MOSFET
JP5543758B2 (ja) 2009-11-19 2014-07-09 ルネサスエレクトロニクス株式会社 半導体装置
US8247296B2 (en) * 2009-12-09 2012-08-21 Semiconductor Components Industries, Llc Method of forming an insulated gate field effect transistor device having a shield electrode structure
US8648413B2 (en) 2009-12-28 2014-02-11 Force Mos Technology Co., Ltd. Super-junction trench MOSFET with multiple trenched source-body contacts
JP5985789B2 (ja) 2010-03-15 2016-09-06 富士電機株式会社 超接合半導体装置の製造方法
JP5515922B2 (ja) 2010-03-24 2014-06-11 富士電機株式会社 半導体装置
JP5517688B2 (ja) 2010-03-24 2014-06-11 三菱電機株式会社 半導体装置
TWI426568B (zh) * 2010-03-29 2014-02-11 Sinopower Semiconductor Inc 半導體功率元件與其製作方法
JP2011216587A (ja) 2010-03-31 2011-10-27 Renesas Electronics Corp 半導体装置
JP5901003B2 (ja) 2010-05-12 2016-04-06 ルネサスエレクトロニクス株式会社 パワー系半導体装置
CN102947928B (zh) 2010-06-17 2015-04-01 富士电机株式会社 半导体器件及其制造方法
JP5235960B2 (ja) 2010-09-10 2013-07-10 株式会社東芝 電力用半導体装置及びその製造方法
JP2012074441A (ja) 2010-09-28 2012-04-12 Toshiba Corp 電力用半導体装置
CN101969074B (zh) 2010-10-28 2012-07-04 电子科技大学 一种高压ldmos器件
JP5664142B2 (ja) 2010-11-09 2015-02-04 富士電機株式会社 半導体装置
JP5719167B2 (ja) 2010-12-28 2015-05-13 ルネサスエレクトロニクス株式会社 半導体装置
JP2012204529A (ja) 2011-03-24 2012-10-22 Toshiba Corp 半導体装置及びその製造方法
CN102760662B (zh) 2011-04-29 2014-12-31 茂达电子股份有限公司 半导体功率装置的制作方法
TWI441261B (zh) 2011-05-13 2014-06-11 Anpec Electronics Corp 半導體功率元件的製作方法
US8748973B2 (en) 2011-05-19 2014-06-10 Anpec Electronics Corporation Super junction transistor and fabrication method thereof
TWI415173B (zh) 2011-05-19 2013-11-11 Anpec Electronics Corp 低米勒電容之超級接面功率電晶體製造方法
TW201248854A (en) 2011-05-20 2012-12-01 Beyond Innovation Tech Co Ltd Monolithic metal oxide semiconductor field effect transistors with schottky diode device
KR101904991B1 (ko) 2011-05-25 2018-10-08 페어차일드코리아반도체 주식회사 슈퍼정션 반도체 소자 및 그 제조방법
WO2013008543A1 (ja) 2011-07-14 2013-01-17 富士電機株式会社 高耐圧半導体装置
CN103650141B (zh) 2011-07-22 2016-06-29 富士电机株式会社 超结半导体装置
JP5999748B2 (ja) 2011-08-12 2016-09-28 ルネサスエレクトロニクス株式会社 パワーｍｏｓｆｅｔ、ｉｇｂｔおよびパワーダイオード
JP5530992B2 (ja) * 2011-09-16 2014-06-25 株式会社東芝 電力用半導体装置
JP5504235B2 (ja) 2011-09-29 2014-05-28 株式会社東芝 半導体装置
TWI462295B (zh) 2011-11-15 2014-11-21 Anpec Electronics Corp 溝渠型功率電晶體元件及其製作方法
US9431249B2 (en) 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
EP2602829A1 (en) 2011-12-07 2013-06-12 Nxp B.V. Trench-gate resurf semiconductor device and manufacturing method
TWI463571B (zh) 2011-12-08 2014-12-01 Vanguard Int Semiconduct Corp 半導體裝置的製造方法
TWI487110B (zh) 2012-01-05 2015-06-01 Vanguard Int Semiconduct Corp 半導體裝置及其製造方法
TWI587503B (zh) 2012-01-11 2017-06-11 世界先進積體電路股份有限公司 半導體裝置及其製造方法
US10522675B2 (en) * 2012-01-25 2019-12-31 Infineon Technologies Ag Integrated circuit including field effect transistor structures with gate and field electrodes and methods for manufacturing and operating an integrated circuit
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
CN102569411B (zh) 2012-03-02 2014-12-03 成都芯源系统有限公司 半导体器件及其制作方法
CN102593178B (zh) 2012-03-07 2016-02-17 成都芯源系统有限公司 具有超结结构的半导体器件及其制作方法
JP5701802B2 (ja) 2012-03-23 2015-04-15 株式会社東芝 電力用半導体装置
JP6107156B2 (ja) 2012-05-21 2017-04-05 富士電機株式会社 半導体装置
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
JP5812029B2 (ja) 2012-06-13 2015-11-11 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2013258327A (ja) 2012-06-13 2013-12-26 Toshiba Corp 半導体装置及びその製造方法
CN103035721B (zh) 2012-09-05 2015-06-03 上海华虹宏力半导体制造有限公司 超级结器件及其制造方法
JP2014060361A (ja) 2012-09-19 2014-04-03 Toshiba Corp 半導体装置
JP2014086569A (ja) 2012-10-24 2014-05-12 Renesas Electronics Corp 縦型パワーｍｏｓｆｅｔ
JP6253885B2 (ja) 2013-01-07 2017-12-27 ルネサスエレクトロニクス株式会社 縦型パワーｍｏｓｆｅｔ
JP6161903B2 (ja) 2013-01-21 2017-07-12 ルネサスエレクトロニクス株式会社 パワーｍｏｓｆｅｔの製造方法
JP6135178B2 (ja) 2013-02-25 2017-05-31 富士電機株式会社 超接合半導体装置の製造方法
TW201438232A (zh) 2013-03-26 2014-10-01 Anpec Electronics Corp 半導體功率元件及其製作方法
CN105074921B (zh) 2013-04-03 2017-11-21 三菱电机株式会社 半导体装置
JP6291981B2 (ja) 2013-04-08 2018-03-14 富士電機株式会社 半導体装置の製造方法
CN103413822B (zh) 2013-08-22 2016-05-18 中国电子科技集团公司第二十四研究所 降低浮空埋层半导体器件漏电流的方法
KR101932776B1 (ko) 2013-09-17 2018-12-27 매그나칩 반도체 유한회사 초접합 반도체 소자
CN203659877U (zh) 2013-10-30 2014-06-18 英飞凌科技奥地利有限公司 超结器件和包括所述超结器件的半导体结构
CN203800053U (zh) 2013-10-30 2014-08-27 英飞凌科技奥地利有限公司 半导体器件及包括该半导体器件的集成装置
CN203910808U (zh) 2013-10-30 2014-10-29 英飞凌科技奥地利有限公司 半导体器件
TWI522012B (zh) 2013-11-19 2016-02-11 碩頡科技股份有限公司 整合式光源驅動電路及應用其之光源模組
JP6228850B2 (ja) 2014-01-10 2017-11-08 ルネサスエレクトロニクス株式会社 半導体装置
JP6485034B2 (ja) 2014-06-16 2019-03-20 富士電機株式会社 半導体装置の製造方法
JP6379778B2 (ja) 2014-07-15 2018-08-29 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102014109926A1 (de) 2014-07-15 2016-01-21 Infineon Technologies Austria Ag Halbleitervorrichtung mit einer Vielzahl von Transistorzellen und Herstellungsverfahren
KR101982362B1 (ko) 2014-07-18 2019-08-29 매그나칩 반도체 유한회사 초접합 반도체 소자
JP6375176B2 (ja) 2014-08-13 2018-08-15 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007529115A (ja) * 2003-12-30 2007-10-18 フェアチャイルド・セミコンダクター・コーポレーション パワー半導体デバイスおよびその製造方法
JP2010147065A (ja) * 2008-12-16 2010-07-01 Hitachi Ltd 縦型半導体装置及びその製造方法
WO2011050115A2 (en) * 2009-10-20 2011-04-28 Vishay-Siliconix Split gate field effect transistor
US20110254084A1 (en) * 2010-03-02 2011-10-20 Vishay-Siliconix Structures and methods of fabricating dual gate devices
US20110233667A1 (en) * 2010-03-24 2011-09-29 Alpha And Omega Semiconductor Incorporated Dual gate oxide trench mosfet with channel stop trench and three or four masks process

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10249720B2 (en) 2016-02-26 2019-04-02 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US11127822B2 (en) 2016-02-26 2021-09-21 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device

Also Published As

Publication number Publication date
JP6127069B2 (ja) 2017-05-10
DE112013000925B4 (de) 2015-12-31
KR20160129091A (ko) 2016-11-08
US20150194495A1 (en) 2015-07-09
US9614043B2 (en) 2017-04-04
US20130207227A1 (en) 2013-08-15
DE112013000925T5 (de) 2014-10-23
KR20140123943A (ko) 2014-10-23
WO2013120010A1 (en) 2013-08-15
KR101773317B1 (ko) 2017-08-30
CN104106141A (zh) 2014-10-15
KR101671728B1 (ko) 2016-11-03
US9935193B2 (en) 2018-04-03
CN104106141B (zh) 2017-09-19

Similar Documents

Publication Publication Date Title
JP6127069B2 (ja) Ｍｏｓｆｅｔ終端トレンチ
US9431530B2 (en) Super-high density trench MOSFET
JP6109930B2 (ja) 適応的電荷平衡エッジ終端
KR101728363B1 (ko) 듀얼 게이트 디바이스의 구조 및 제조 방법
US8853029B2 (en) Method of making vertical transistor with graded field plate dielectric
JP4928947B2 (ja) 超接合デバイスの製造方法
US9722041B2 (en) Breakdown voltage blocking device
US20130175608A1 (en) Semiconductor device and fabricating method thereof
US20150035053A1 (en) Device and method for a ldmos design for a finfet integrated circuit
JP2008538659A (ja) 酸化物で内面が覆われた溝を有する超接合素子と酸化物で内面を覆われた溝を有する超接合素子を製造するための方法
US20150349050A1 (en) Semiconductor device and method of manufacturing the same
US10600881B2 (en) Tunneling field-effect transistor and fabrication method thereof
JP2017503353A (ja) 複数電界緩和トレンチを備えた終端構造を有する高電圧用トレンチ型ｍｏｓデバイス
US8823064B2 (en) Asymmetric FET formed through use of variable pitch gate for use as logic device and test structure
US20130323903A1 (en) Process for fabricating an integrated circuit having trench isolations with different depths
US8759942B2 (en) Semiconductor device comprising an isolation trench including semiconductor islands
US20140015040A1 (en) Power semiconductor device and fabrication method thereof
US11830889B2 (en) Semiconductor device and method of forming the same
CN116031287B (zh) 半导体器件及其制备方法
US11101358B2 (en) Semiconductor device and manufacturing method thereof
TW202236395A (zh) 場效應電晶體
JP6326858B2 (ja) 半導体装置およびその製造方法
CN103208426A (zh) 沟槽型功率晶体管及其制作方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20151208

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151210

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20160304

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160407

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160906

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20161205

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20170203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170302

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170303

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170314

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170410

R150 Certificate of patent or registration of utility model

Ref document number: 6127069

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250