KR101728363B1 - 듀얼 게이트 디바이스의 구조 및 제조 방법 - Google Patents

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Abstract

기재에 형성된 깊은 트렌치들 내에 제 1 폴리실리콘(poly-1)이 침적된다. Poly-1의 노출 면을 평탄화시켜 면이 인접면들과 동일한 높이가 되도록 제 1 폴리실리콘 연마 공정을 수행한다. 이후, 깊이가 낮은 트렌치들이 깊은 트렌치들 사이의 기판에 형성되고, 제 2 폴리실리콘(poly-2)이 깊이가 낮은 트렌치들 내에 침적된다. Poly-2의 노출 면을 평탄화시켜 면이 인접면들과 동일한 높이가 되도록 제 1 폴리실리콘 연마 공정을 수행한다. 그 이후 poly-1 및 poly-2에 대한 금속 접점들이 형성된다.

Description

듀얼 게이트 디바이스의 구조 및 제조 방법 {STRUCTURES AND METHODS OF FABRICATING DUAL GATE DEVICES}
본원은 2010년 3월 2일자로 출원된 미국 가출원 제61/309,824호인 “Structures and Methods of Fabricating Dual Gate MIS Devices”의 우선권을 주장하며, 상기 출원은 전부 참조로서 본 명세서에 합체된다.
본 발명은 듀얼 게이트 디바이스의 구조 및 제조 방법과 관련이 있다.
전력 보존을 위하여, 트랜지스터의 전력 손실을 감소시키는 것이 중요하다. 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET) 디바이스에서, 전력 손실은 디바이스의 드레인-소스간 온저항(drain-to-source on-resistance)을 감소시킴으로써 줄일 수 있다.
MOS 디바이스에서 높은 항복 전압(breakdown voltage)을 얻기 위해, 에피택셜(에피) 층 및/또는 비저항(resistivity)을 증가시킬 수 있으나, 이는 온저항에 불리한 영향을 가져온다. 이러한 문제를 해결하기 위해, 디바이스가 오프된 상태에서의 전류의 방향에 수직인 변조 자기장(modulated electric field)이 제시될 수 있다. 드리프트 영역에서의 변조 자기장은 종래의 MOS 디바이스와 비교하였을 때 상대적으로 항복 전압을 증가시키고, 고정된 항복 전압에서 더 큰 도핑 농도를 가능하게 해 준다. 이러한 자기장을 발생시키기 위한 한 방법으로서 드리프트 영역을 따라 “스플릿 게이트”를 포함시키는 방법이 있다. 스플릿 게이트 구조에서는, MOS 구조(예를 들어, 트렌치)가 드리프트 영역을 따라 형성된다. 소스에 연결된, 차폐된 폴리실리콘(poly) 영역은 트렌치 내의 게이트 폴리실리콘에 위치하고, 트렌치 위에는 게이트 구조가 형성된다. 스플릿 게이트 구조는 향상된 스위칭과 항복전압 및 낮은 온저항을 포함하는 다수의 이점들을 제공하지만, 이를 제조하는 것은 어렵다.
따라서, 향상된 제조 방법, 그리고 향상된 제조 방법에 적합하고 스플릿 게이트 디바이스와 관련된 이점들을 제공할 수 있는 디바이스는 유용할 것이다.
본 발명에 따른 하나의 실시예에 따르면, 기판에 형성된 깊은 트렌치들(trenches) 내에 제 1 폴리실리콘(poly-1)이 침적된다. 제 1 폴리실리콘의 노출 면이 인접 면들과 동일한 높이가 되도록 제 1 폴리실리콘의 노출 면을 평탄화시키는 제 1 폴리실리콘 연마 공정이 수행된다. 이후, 깊이가 낮은 트렌치들이 깊은 트렌치들 사이에서 기판에 형성되고, 제 2 폴리실리콘(poly-2)이 깊이가 낮은 트렌치들 내에 침적된다. 제 2폴리실리콘의 노출 면이 인접 면들과 동일한 높이가 되도록 제 2 폴리실리콘의 노출 면을 평탄화시키는 제 2 폴리실리콘 연마 공정이 수행된다.
더욱 구체적으로, 하나의 실시예에서 제 1 산화막(oxide layer)이 깊은 트렌치들 내부와 깊은 트렌치들 사이의 메사들(mesas) 위에 형성되고, 그 이후 제 1 폴리실리콘이 깊은 트렌치들 내에 침적된다. 평평한 표면을 형성하기 위하여 제 1 폴리실리콘의 적어도 일부를 제거하기 위한 제 1 폴리실리콘 연마 공정이 수행되고, 메사 위의 제 1 산화막의 적어도 일부를 제거하기 위한 산화막 연마 공정이 수행된다. 제 1 폴리실리콘 연마 공정 및 산화물 연막 공정 이후, 깊은 트렌치들 사이의 메사에 깊이가 낮은 트렌치들이 형성된다. 깊이가 낮은 트렌치들 내부와 깊은 및 깊이가 낮은 트렌치들 사이의 메사 위에 제 2 산화막이 형성된다. 그 이후, 깊이가 낮은 트렌치들 내에 제 2 폴리실리콘이 침적된다. 제 2 폴리실리콘의 적어도 일부를 제거하기 위한 제 2 폴리실리콘 연마 공정이 수행된다.
그 이후, 제 1 폴리실리콘(poly-1)에 제 1 금속 접점(metal contact) 및 제 2 폴리실리콘(poly-2)에 제 2 금속 접점이 형성될 수 있다. 제 1 금속 접점은 제 1 폴리실리콘 상에 직접 위치하면서 접촉하고, 제 2 금속 접점은 제 2 폴리실리콘 상에 직접 위치하면서 접촉한다. 하나의 실시예에서, 제 1 금속 접점은 제 1 금속층의 일부이고, 제 2 금속 접점은 제 2 금속층의 일부이며, 제 1 및 제 2 금속층들은 동일한 평면에 있으나 서로 물리적으로 이격되어 있다.
따라서, 하나의 실시예에서, 반도체 디바이스, 예를 들어, 듀얼 게이트 구조가 형성된다. 상기 디바이스는 기판에서 교번 방식으로 서로 평행하게 형성된 소스 트렌치들과 게이트 트렌치들을 포함한다. 게이트 트렌치들은 소스 트렌치들에 비해 그 깊이가 낮다. 소스 트렌치들의 일측 단부(end)에서 소스 트렌치들 내의 제 1 폴리실리콘에 소스 접점이 연결된다. 소스 접점은 제 1 폴리실리콘의 표면 상에 직접 위치하면서 접촉한다. 게이트 트렌치들의 일측 단부에 게이트 트렌치들 내의 제 2 폴리실리콘과 게이트 접점이 연결된다 (소스 및 게이트 접점들은 트렌치들의 양측 단부에 형성된다). 게이트 접점은 제 2 폴리실리콘의 표면 상에 직접 위치하면서 접촉한다. 제 1 폴리실리콘 연마 공정 및 제 2 폴리실리콘 연마 공정의 결과, 제 1 폴리실리콘 및 제 2 폴리실리콘의 면은 인접 면들과 그 높이가 동일하게 된다 (예를 들어, 게이트 및 소스 트렌치들에 의해 형성된 메사들과 그 높이가 동일하다). 소스 접점은 제 1 금속층의 일부이고 게이트 접점은 제 2 금속층의 일부이다. 제 1 및 제 2 금속층들은 동일한 평면에 서로 물리적으로 이격되어 있다.
하나의 실시예에서, 제 1 및 제 2 폴리실리콘 연마 공정과 산화막 연마 공정은 화학적 기계적 연마(chemical mechanical polishing: CMP) 공정이다. CMP 공정은 듀얼 게이트 구조와 같은 디바이스의 제조를 용이하게 해 준다. CMP 공정은 소스 및 게이트 트렌치들 내의 폴리실리콘과 각각의 소스 트렌치 위의 산화물의 평탄화를 가능하게 하여, 구조에 대한 향상된 제어와 향상된 공정 마진의 결과를 가져오고, 그에 따라 성능의 향상으로 이어진다. 예를 들어, 평탄화 과정은 포토리소그래피(photolithography) 중의 초점심도(depth of focus)를 향상시킨다. 결과적으로, 재료들을 더욱 정확하고 균일하게 침적시킬 수 있고, 깊이가 더 낮은 트렌치들이 형성될 수 있다. 그 결과, 디바이스들이 더욱 작은 크기로 조정이 가능해진다.
본 발명의 상기 목적 및 기타 목적들과 이점들은 당업자가 후술하는, 다양한 도면에 도시된 발명의 상세한 기술을 읽음으로써 인식하게 될 것이다.
앞서 설명한 바와 같이, 본 발명에 따른 듀얼 게이트 디바이스는 제조가 용이하고, 스플릿 게이트 디바이스와 관련된 많은 이점들을 제공한다.
본 명세서에 합체되어 일부를 이루는 첨부 도면들은, 본 발명의 실시예를 보여주고, 서술과 함께, 발명의 원리들을 설명하는 역할을 한다. 도면과 명세서의 동일한 번호들은 동일한 요소를 표시한다.
도 1은 본 발명에 따른 반도체 디바이스의 하나의 실시예의 평면도다.
도 2, 3, 4, 5 및 6은 본 발명의 실시예에 따른 반도체 디바이스의 요소들을 다양한 축에 따라 도시한 단면도들이다.
도 7A 및 7B는 본 발명의 실시예에 따른 반도체 디바이스를 제조하기 위해 이용되는 과정의 순서도를 도시하고 있다.
도 8, 9, 10, 11, 12, 13, 14, 15, 16 및 17은 본 발명의 실시예에 따른 반도체 디바이스 제조 과정에서 일부 선별된 단계들의 단면도들이다.
후술하는 본 발명의 상세한 기술에서, 본 발명의 올바른 이해를 제공하기 위하여 많은 구체적 세부 사항들이 제시될 것이다. 하지만, 본 발명이 이러한 구체적 세부 사항 없이도 또는 대체재에 의해 수행 가능한 것임을 당업자가 인식하여야 할 것이다. 다른 예시들에서, 잘 알려진 방법, 절차, 요소 및 회로들은 본 발명을 불필요하게 모호하게 하지 않는 한, 구체적으로 제시하지 않았다.
후술하는 발명의 상세한 기술의 일부에서 반도체 디바이스들을 제조하는 공정의 절차들, 논리 블록들(logic blocks), 과정, 기타 기호적 표현들의 개념이 제시될 것이다. 이러한 서술과 표현들은 반도체 디바이스 제조에 있어 당업자가 다른 기술자들에게 자신의 공정의 요지를 가장 효과적으로 전달하기 위해 사용되는 방법이다. 본원에서 절차, 논리 블록, 과정, 기타 동종의 것은 바람직한 결과를 도출하기 위한 일관된 단계 절차 또는 지시를 의도하고자 한다. 단계들은 물리적 양(quantity)의 물리적 조정(manipulation)을 요구하는 것들이다. 하지만, 이 모든 그리고 유사한 개념들은 적절한 물리적 양과 관련되어야 하고 이러한 양에 적용된 단순히 편리한 서술이라는 점을 인지하고 있어야 한다. 본 출원에서, 후술하는 논의에서 명백하게 특별히 달리 언급되지 않는 한, “형성”, “수행”, “제조”, “침적”, “생성”, “에칭” 또는 동종의 개념을 이용하는 논의들은 반도체 디바이스 제조 과정의 활동과 과정들을 언급하고 있음을 이해해야 한다.
도표들은 축척에 따르지 않았으며, 구조의 구성 부분들 및 구조를 형성하는 다양한 층들만이 도표에 의해 도시될 것이다. 나아가, 제조과정 및 단계들은 본 명세서에서 논의된 과정 및 단계들과 더불어 수행될 수 있다; 즉, 본 논의의 과정 단계들 이전의 단계, 사이의 단계 및/또는 후속 단계들이 다수 있을 수 있다. 본 발명에 따른 실시예들은 이러한(아마도 종래적인) 과정 및 단계들을 특별히 방해하지 않으면서 결합되어 시행될 수 있을 것이다. 일반적으로, 본 발명에 따른 실시예들은 부차적인 과정과 단계들에 중대하게 영향을 미치지 않으면서 전통적인 과정의 일부를 교체할 수 있다.
본 명세서에서, 철자 “n”은 n형 도펀트(dopant)를, 철자 “p”는 p형 도펀트를 각각 의미한다. 플러스 기호 “+” 또는 마이너스 기호 “-”은 각각 상대적으로 높거나 낮은 도펀트 농도를 나타내는 데에 이용된다.
한 가지 종류의 디바이스에 관한 내용에서 일부 수치들이 논의된다; 그러나, 본 발명에 따른 실시예들은 그에 제한되지 않는다. 즉, 본 명세서에 제시된 특징들은 n채널 디바이스(n-channel device) 또는 p채널 디바이스(p-channel device) 모두에 이용될 수 있다. 한 가지 종류의 디바이스에 관한 논의는, p형 도펀트 및 재료들을 그에 대응하는 n형 도펀트 및 재료들로, 또는 그 반대로 교체함으로써 다른 디바이스로 쉽게 맵핑될 있다.
도 1은 본 발명에 따른 반도체(100)의 하나의 실시예의 평면도다. 반도체(100)는 일반적으로 듀얼 게이트 구조로 언급될 수 있다. 반도체(100)는 금속-절연체-반도체(MIS) 디바이스로 실행될 수 있다.
도 1에서, 반도체(100)의 복수의 레벨들 또는 층들이 도시되어 있다. 도 1에 도시된 구조는 제 1 트렌치(111) 및 제 2 트렌치(112)로 예시된, 소스 트렌치들로 알려진 다수의 병렬 트렌치들을 포함한다. 게이트 트렌치로 알려진 제 3 트렌치(113)는, 제 1 및 제 2 트렌치들의 사이에서 제 1 및 제 2 트렌치들에 병렬하고 있다. 각 한 쌍의 소스 트렌치들 사이에 게이트 트렌치가 존재하는, 불특정 수의 소스 트렌치들이 있을 수 있다. 아래에서 서술하듯, 트렌치들(111, 112, 113)은 산화물로 둘러쌀 수 있고 그 후, 예를 들어, 폴리실리콘으로 채워질 수 있다.
도 1에 도시되어 있는 바와 같이, 제 1 금속층(121)은 트렌치들의 일측 단부에 형성되며, 제 2 금속층(122)은 트렌치들의 반대측 단부에 형성된다. 제 1 및 제 2 금속층들은 동일한 평면에 있으나 서로 물리적으로 이격되어 있다.
제 1 금속층(121)은 소스 금속층으로 알려져 있다. 소스 금속층(121)은 소스 트렌치들(111 및 112) 내의 폴리실리콘과 131 및 132로 식별되는 위치에서 접촉한다. 소스 금속층(121)과의 접촉은 소스 트렌치들 내의 폴리실리콘 상에서 직접 이루어진다.
제 2 금속층(122)은 게이트 금속층으로 알려져 있다. 게이트 금속층(122)은 게이트 트렌치(11) 내의 폴리실리콘과 133으로 식별되는 위치에서 접촉한다. 게이트 금속층(122)과의 접촉은 게이트 트렌치들 내의 폴리실리콘 상에서 직접 이루어진다. 하나의 실시예에서, 게이트 트렌치들의 넓이는 제 2 금속층(122) 아래에 있는 트렌치들의 단부에서 더 넓다. 즉, 게이트 트렌치들은 게이트 금속층과 접촉하는 지점에서 바깥으로 폭이 넓어진다. 도 1에서 도시되어 있듯이 게이트 트렌치들은 게이트 접점보다 넓다.
도 2는 도 1에 도시된 A-A 절개선에 따른 단면도이다. 도 2에 도시된 구조(100)의 부분은 소스 트렌치들(111, 112), 추가적인 소스 트렌치들(표시하지 않음), 및 게이트 트렌치(113), 추가적인 게이트 트렌치들(표시하지 않음)을 포함한다.
도 2의 실시예에서, 소스 트렌치들과 게이트 트렌치들은 적층판(laminate) 또는 n+ 영역(210) 및 n형-도핑 에피택셜 영역(n-doped epitaxial region: 220)을 포함하는 기판에 형성된다. 소스 트렌치들은 게이트 트렌치들보다 깊이가 깊다; 소스 트렌치들은 에피택셜 영역(220) 및 n+ 영역(210) 속으로 확장하지만, 게이트 트렌치들은 그러하지 않는다.
소스 트렌치들과 게이트 트렌치들은 산화막(230)으로 둘러싸일 수 있다. P형 바디 영역들, 이를 테면 p형 바디 영역(240) 또한 소스 트렌치들과 게이트 트렌치들 사이에서 기판에 형성될 수 있다. 소스 영역들, 이를테면 소스 영역(250) 또한 소스 트렌치들과 게이트 트렌치들 사이에서 기판에 형성될 수 있다. 드레인 영역(도시되지 않음)이 n+영역(210) 아래 층으로 실행될 수 있다.
도 2의 예에서, 소스 영역들은 반복되는 n+ 영역들이다. 그러나, 도 3에 도시된 하나의 실시예에서, n+ 소스 영역들은 p+ 영역들(350)에 의해 분리된다. 도 3에 도시되어 있는 바와 같이, n+ 소스 영역들(250)과 p+ 영역들(350)은 교번한다. 즉, n+ 소스 영역들(250)은 p+ 영역들(350) 사이에 위치하고, p+ 영역들은 n+ 소스 영역들 사이에 위치한다. P+ 영역들(350)은 p형 바디 영역(240)에 대한 전기적 접촉을 제공하는데 이용된다. 그에 따라, 동일한 소스 금속층이 [p+ 영역들(350)을 통해] p+ 바디 영역들(240)과 n+ 소스 영역들(250) 모두에 전기적 접촉이 가능하다.
아래에 더 상세히 설명될 바와 같이, 소스 및 게이트 트렌치들 내의 폴리실리콘(260)의 상면들(도 2), 소스 트렌치들 위 산화막들(230)의 노출 면들은 트렌치들 사이에 있는 메사들과 높이가 동일하다. 이는 많은 이점을 제공하는데, 이 또한 아래에서 설명하기로 한다.
도 2에서 도시된 구조(100)의 끝에서[즉, 금속층(122) 아래의 영역에서; 도 1 참조], 산화물 영역들(270)이 소스 트렌치들 및 소스 트렌치들과 게이트 트렌치들 사이의 메사들 위로 형성되어 있으나, 게이트 트렌치들 위로는 형성되지 않음으로써, 게이트 트렌치들 내의 폴리실리콘(260)이 게이트 금속층(122)에 노출된다. 따라서, 게이트 금속층 (122)은, (133)의 게이트 금속 접점에 예시된 바처럼 게이트 트렌치들 내의 폴리실리콘과 물리적 및 전기적 접촉이 가능해진다.
도 4는 도 1에 도시된 B-B 절개선에 따른 단면도이다. 도 4에 도시된 구조(100)의 부분은 게이트 트렌치(113), 소스 금속층(121), 게이트 금속층(122), 에피택셜 영역(220), 및 n+ 영역(210)을 포함한다. 소스 금속층과 게이트 금속층들은 동일한 평면에 있다.
산화막(410)은 게이트 금속층(122) 아래의 게이트 트렌치들 부분을 제외하고 게이트 트렌치들을 덮음으로써, 게이트 트렌치들 내의 폴리실리콘(260)을 게이트 금속층에 노출시킨다. 그에 따라, 게이트 금속층(122)은 (133)의 게이트 금속 접점에 예시된 바처럼 게이트 트렌치들 내의 폴리실리콘과 물리적 및 전기적 접촉이 가능해진다.
도 5는 도 1에 도시된 C-C 절개선에 따른 단면도이다. 도 5에 도시된 구조(100)의 부분은 소스 트렌치들(111 및 112), 및 추가적인 소스 트렌치들(표시하지 않음), 그리고 게이트 트렌치(113), 및 추가적인 게이트 트렌치들(표시하지 않음)을 포함한다.
아래에서 상세하게 설명하게 될 바와 같이, 소스 및 게이트 트렌치들 내의 폴리실리콘(260)의 상면들, 산화막들(230)의 노출 면들, 및 트렌치들 사이에 있는 메사들의 높이는 동일하다. 이는 많은 이점을 제공하는데, 이 또한 아래에서 설명하기로 한다.
도 5에 도시된 구조(100)의 단부에서[즉, 소스 금속층(121) 아래의 영역에서; 도 1 참조], 산화물 영역들(570)은 게이트 트렌치들 위로 형성되어 있으나 소스 트렌치들 위로 형성되어 있지 않다. 또한, 산화물 영역들(570)은 종단 영역들(termination regions) 내 n+ 소스 영역들 위에 형성되어 있으나, 활성 영역(active region) 내 n+ 소스 영역들 위에 형성되지 않는다. 결과적으로, 소스 트렌치들 내 폴리실리콘(260)과 활성 영역 내 n+소스 영역들[예를 들어, n+ 소스 영역 (250)]은 소스 금속층(121)에 노출된다. 그에 따라 소스 금속층(121)은, 131 및 132의 소스 금속 접점에 예시된 바처럼 소스 트렌치들 내 폴리실리콘 및 n+ 영역들과 물리적 및 전기적 접촉이 가능해진다.
도 6은 도 1에 도시된 D-D 절개선에 따른 단면도이다. 도 6에 도시된 구조(100)의 부분은 소스 트렌치(111), 소스 금속층(121), 게이트 금속층(122), 및 n+ 영역(210)을 포함한다. 소스 및 게이트 금속층들은 동일한 평면에 있다.
산화막(610)이 소스 금속층(121) 아래의 트렌치들 부분을 제외하고 소스 트렌치들을 덮음으로써, 소스 트렌치들 내 폴리실리콘(260)이 소스 금속층에 노출된다. 그에 따라, 소스 금속층(121)은, (131)의 소스 금속 접점에 예시된 바처럼 소스 트렌치들 내 폴리실리콘(260)과 물리적 및 전기적 접촉이 가능해진다.
도 7A 및 7B는 도 1에 부분적으로 예시된 디바이스와 같은 반도체 디바이스들의 제조에 이용되는 하나의 실시예 과정의 순서도(700)를 예시하고 있다. 비록 특정한 단계들이 순서도(700)에 개시되어 있지만, 이들은 예시적인 것이다. 즉, 본 발명에 따른 실시예들은 다양한 기타 단계들을 수행하거나 순서도(700)에 인용된 단계들의 변형들을 수행하는 데에 적절하다. 순서도(700)는, 본 발명의 실시예에 따른 반도체 디바이스의 제조에 있어서 일부 선정된 단계들을 도시하는 단면도인 도 8-17과 결합하여 설명된다. 특정의 잘 알려진 단계들은 이후의 설명에서 제외한다. 예를 들어, 마스크의 형성과 제거와 관련한 공정은 제시되지 않는다.
도 8을 함께 참조하면, 도 7의 블록(702)에서 트렌치들(802)은 n+ 영역(210) 및 에피택셜 영역(220)을 포함하는 기판/적층판에 형성된다. 트렌치들(802)을 형성하기 위하여 에칭 공정이 이용될 수 있다. 트렌치들(802)은 소스 트렌치들로 이용된다.
도 9를 함께 참조하면, 블록(704)에서 트렌치들(802)의 측벽 및 하단부를 따라, 그리고 상기 트렌치들 사이의 메사들(906) 위에 산화막(904)이 침적된다.
도 10을 함께 참조하면, 블록(706)에서 트렌치들(802) 내에 폴리실리콘(1008/poly-1)이 침적된다. 각 트렌치들은 poly-1이 넘칠 만큼 채워도 된다. 하나의 실시예에서, 평평한 면을 형성하기 위하여 poly-1을 연마하는 제 1 폴리실리콘 연마 공정(예를 들어, CMP 공정)이 이용된다. 그 후 poly-1은 인접 산화막(904)에 상대적으로 만입되도록 (예를 들어, 플라즈마로) 백에칭 할 수 있다.
도 11을 함께 참조하면, 블록(708)에서 산화막 연마 공정(예를 들어, CMP 공정)이 균등한(평평하고 매끄러운) 표면(1110)을 형성하기 위해 사용된다. 구체적으로, 메사들 위의 산화막(904)이 제거되어, 산화막의 노출 면들[트렌치들(802)의 측벽을 따라, 산화막(904)의 잔여 부분의 단부들]이 인접한 면들/메사들과 높이가 동일하게 된다. 또한, 트렌치들(802)로부터 돌출하는 poly-1의 어떠한 부분들도 제거되어, poly-1의 노출 면들 또한 인접한 면들/메사들과 높이가 동일하게 된다.
산화막 연마 공정(예를 들어 CMP 공정) 중에, 침적을 통해 추가적인 산화물을 부가하거나 제거를 함으로써 평평하면서 동시에 매끈한 표면(1110)을 얻을 수 있다. 실용적인 범위 내에서 표면(1110)은 결함(예를 들어, dips, pits, scratches)이 없는 것이 유리하다. 후속 단계(블록 712)에서 폴리실리콘(poly-2)이 게이트 트렌치들로 이용되는 트렌치들 내에 침적된다; 만약 표면(1110)이 실질적으로 평평하고 매끈하지 않다면, poly-2는 이러한 결함에 침전되어, 잠재적으로 스트링어(stringer)를 형성할 수 있다.
도 12를 참조하면, 블록(710)에서, 기판에 트렌치들(1202)이 형성된다. 트렌치들(1202)을 형성하는 데에는 에칭 공정이 이용될 수 있다. 트렌치들(1202)은 게이트 트렌치들로 이용되며 소스 트렌치들(802)보다 깊이가 낮다. 도 1에서 도시되어 있는 바와 같이가, 트렌치들(1202)의 한쪽 단부 - 게이트 금속 접점이 형성되는 단부- 에서 트렌치들(1202)의 넓이가 넓어진다.
도 12를 함께 참조하면 블록(712)에서, 트렌치들(1202)의 측벽들 및 하단부들을 따라, 그리고 트렌치들(1202)과 트렌치들(802) 사이의 메사들(1206) 위로 얇은 게이트 산화막(1204)이 생성된다.
도 13을 참조하면 블록(714)에서, 폴리실리콘(1308/poly-2)이 트렌치들(1202) 내에 침적된다. 각 트렌치는 poly-2를 넘치게 채울 수 있는데, 이 경우 제 2 폴리실리콘 연마 공정(예를 들어 CMP 공정)이 평평한 면을 또 한 번 생성시키기 위해 사용된다. 그 후 poly-2는 인접 산화막에 상대적으로 만입되도록 (예를 들어, 플라즈마로) 백에칭 할 수 있다.
도 13를 계속하여 참조하면, 하나의 실시예에서, p형 바디 영역들(240)이 트렌치들(802 및 1202) 사이의 영역에서 형성될 수 있다.
도 14를 함께 참조하면 블록(716)에서, 트렌치들(802 및 1202) 사이의 영역에서 영역들(1450)이 형성된다. 도 3과 결합하여 위에서 설명한 바와 같이, 영역들(1450)은 교번하는 n+ 소스 영역들(250) 및 p+ 영역들(350)을 포함한다. 즉, 도 3에서 도시되어 있는 바와 같이 n+ 소스 영역들(250)과 p+ 소스 영역들(350)은 상호 교번한다.
도 15를 함께 참조하면 블록(718)에서, 소스 금속 영역의 지정된 위치에 산화물(570)이 침적된다. 구체적으로, 산화막이 침적되고, 그 이후 선택적으로 제거됨으로써, 소스 금속 영역에서 산화물(570)이 종단 영역들 내 및 게이트 트렌치들(1202) 위에 남아서, 영역들(1450)[예를 들어, 교번하는 n+ 소스 영역들(250)과 p+ 영역들(350)]이 활성 영역에 노출되고 소스 트렌치들(802)이 종단 및 활성 영역에 노출된다.
결과적으로, 도 5에서 보는 바와 같이, 이후 소스 금속층(121)이 침적된 경우에 소스 트렌치들(111 및 112) 그리고 n+ 소스 영역들(250)에 대한 물리적 및 전기적 접촉이 이루어진다. 또한, 도 16에서 보는 바와 같이, 이후 소스 금속층(121)이 침적된 경우, p+ 영역들(350)에 대한 전기적 및 물리적 접촉 그리고 그에 따른 p형 바디 영역들(240)에 대한 전기적 접촉이 이루어진다. 따라서, 동일한 소스 금속층이 n+ 소스 영역들(250) 및 p형 바디 영역들(240) 모두에 전기적 접촉을 하게 된다.
또한, 도 17을 참조하면, 산화물(270)이 게이트 금속 영역의 지정된 위치에 침적된다. 구체적으로, 산화막이 침적되고, 그 이후 선택적으로 제거됨으로써, 게이트 금속 영역에서 산화물(270)이 소스 트렌치들(802) 및 영역들(1450)[n+ 소스 영역들(250) 및 p+ 소스 영역들(350)]의 위에 남아있어, 게이트 트렌치들(1202)을 노출시키게 된다. 결과적으로, 이후에 게이트 금속층(122)이 침적되는 경우, 도 2에서 도시하듯이 게이트 트렌치들에 대한 물리적 및 전기적 접촉이 이루어진다. (‘W’ 방향을 따라 측정한) 게이트 트렌치의 넓이는 게이트 금속층(122)과 게이트 트렌치의 접점의 넓이보다 적다.
요약하면, 본 발명에 따른 실시예들은, 각각 연결된 독립적인 게이트 및 소스 트렌치들 내에 분리된 폴리실리콘 층들을 가지는 듀얼 게이트 구조들을 포함하는 트렌치-게이트 디바이스(예를 들어, MIS 디바이스들)의 구조들 및 제조 방법들과 관련된다. 듀얼 게이트 구조들은 게이트 트렌치 내 게이트 폴리실리콘(poly-2) 층을 게이트 전극에 연결하는 게이트 접점, 그리고 소스 트렌치 내 폴리실리콘(poly-1) 층을 소스 전극에 연결하는 소스 접점을 통해 실행된다. 소스 접점 그리고 게이트 접점은 동일한 평면에 있다.
CMP 공정은 위 디바이스들의 제조를 용이하게 하기 위하여 이용된다. CMP의 사용은 소스 및 게이트 트렌치들 내의 폴리실리콘 그리고 각 소스 트렌치 상위의 산화물을 평탄화시키는 것을 가능하게 함으로써, 구조에 대한 향상된 제어와 향상된 공정 마진의 결과를 가져오고, 그에 따라 성능의 향상으로 이어진다. 예를 들어, 평탄화 과정은 포토리소그래피(photolithography) 중의 초점심도(depth of focus)를 향상시킨다. 그에 따라, 재료들을 더욱 정확하고 균일하게 침적시킬 수 있고, 깊이가 더 낮은 트렌치들이 형성될 수 있다. 결과적으로, 디바이스들이 더욱 작은 크기로 조정이 가능해진다.
본 발명에 따른 실시예들은 중전압정격(60-150V) 트렌치 전력 MOS 디바이스 및 고전압정격(150-300V) 트렌치 전력 MOS 디바이스들에 이용될 수 있다.
요약하면, 반도체 디바이스들의 실시예들, 그리고 당해 디바이스들을 제조하는 방법의 실시예들이 제시되어 있다. 앞서 언급한 본 발명의 특정 실시예들은 예시와 서술의 목적을 위해 제공되었다. 그것들은 개시된 발명의 특정 형태들이 하나도 빠뜨리지 않은 것임을 또는 개시된 특정한 형태로 본 발명을 제한하는 것을 의도하지 않았으며, 상기 내용을 고려한 수많은 수정과 변형들이 가능하다. 실시예들은, 다른 동업자들이 발명 및 특정한 이용을 고려한 발명의 다양한 변형을 갖춘 다양한 실시예들을 가장 잘 활용할 수 있도록, 발명의 원리와 그것의 실제적 적용을 가장 잘 설명하기 위하여 선택되었고 순서대로 제시되었다. 본 발명의 범위는 본 명세서에 첨부된 청구 범위 및 그 등가물에 의해 정의되는 것을 의도하고자 한다.
본 명세서에 제시된 모든 요소들, 절차들과 단계들은 바람직하게 포함된다. 이러한 요소들, 절차들과 단계들은 당업계에서 공지된 다른 요소들, 절차들과 단계들에 의해 교체되거나 또는 모두 삭제될 수 있음을 이해해야 한다.
대략적으로, 본 명세서는 다음과 같이 개시한다: 기재에 형성된 깊은 트렌치들 내에 제 1 폴리실리콘(poly-1)이 침적된다. Poly-1의 노출 면을 평탄화시켜 면이 인접면들과 동일한 높이가 되도록 제 1 폴리실리콘 연마 공정을 수행한다. 이후, 깊이가 낮은 트렌치들이 깊은 트렌치들 사이의 기판에 형성되고, 제 2 폴리실리콘(poly-2)이 깊이가 낮은 트렌치들 내에 침적된다. Poly-2의 노출 면을 평탄화시켜 면이 인접면들과 동일한 높이가 되도록 제 1 폴리실리콘 연마 공정을 수행한다. 그 이후 poly-1 및 poly-2에 대한 금속 접점들이 형성된다.
개념들(concepts)
본 명세서는 적어도 다음과 같은 개념들을 개시한다.
개념 1:
기판(substrate)에 형성된 제 1 트렌치(trench) 및 제 2 트렌치 내에 제 1 폴리실리콘을 침적(deposit)시키는 과정;
상기 제 1 폴리실리콘의 노출 면을 평탄화하여 상기 면이 인접 면과 동일한 높이가 되도록 제 1 폴리실리콘 연마 공정(polishing process)을 수행하는 과정;
상기 제 1 폴리실리콘 연마 공정을 수행한 후, 상기 제 1 및 제 2 트렌치보다 깊이가 낮은(shallow) 제 3 트렌치를 상기 제 1 트렌치과 제 2 트렌치 사이에서 기판에 형성하는 과정;
상기 제 3 트렌치 내에 제 2 폴리실리콘을 침적시키는 과정;
상기 제 2 폴리실리콘의 노출 면을 평탄화하여 상기 면이 인접 면과 동일한 높이가 되도록 제 2 폴리실리콘 연마 공정을 수행하는 과정; 및
상기 제 1 폴리실리콘에 제 1 금속 접점(metal contact)을 형성하고 상기 제 2 폴리실리콘에 제 2 금속 접점을 형성하는 과정;
을 포함하는 것을 특징으로 하는 듀얼 게이트 반도체 디바이스 (dual gate semiconductor device)의 제조 방법.
개념 2:
개념 1에 있어서,
상기 제 1 폴리실리콘을 침적하기에 앞서, 상기 제 1 및 제 2 트렌치들 내 및 상기 제 1 및 제 2 트렌치들 사이의 상기 기판 상에 산화물(oxide)을 침적시키는 과정; 및
상기 산화물을 평탄화하기 위하여 산화물 연마 공정을 수행하는 과정;
을 더 포함하는 것을 특징으로 하는 제조 방법.
개념 3:
개념 2에 있어서, 상기 제 1 및 제 2 폴리실리콘 연마 공정과 상기 산화물 연마 공정은 화학적 기계적 연마 공정(chemical mechanical polishing processes)을 포함하는 것을 특징으로 하는 제조 방법.
개념 4:
개념 1에 있어서, 상기 제 1 금속 접점은 상기 제 1 폴리실리콘 상에 직접 위치하면서 접촉되어 있으며, 상기 제 2 금속 접점은 상기 제 2 폴리실리콘 상에 직접 위치하면서 접촉되어 있는 것을 특징으로 하는 제조 방법.
개념 5:
개념 1에 있어서, 상기 제 1 금속 접점은 제 1 금속층(metal layer)의 일부이고, 상기 제 2 금속 접점은 제 2 금속층의 일부이며, 상기 제 1 및 제 2 금속층들은 동일한 평면(surface plane)에 있으나 서로 물리적으로 이격되어 있는 것을 특징으로 하는 제조 방법.
개념 6:
개념 1에 있어서, 상기 제 3 트렌치는 상기 제 2 금속 접점보다 넓은 것을 특징으로 하는 제조 방법.
개념 7:
기판에 형성되어 있는 소스 트렌치(source trench);
상기 기판에 형성되어 있고 상기 소스 트레인과 병렬(parallel)인 게이트 트렌치;
상기 소스 트렌치의 제 1 단부(end)에서 소스 트렌치 내의 제 1 폴리실리콘에 연결되어 있고, 상기 제 1 폴리실리콘의 제 1 표면 상에 직접 위치하면서 접촉되어 있는 소스 접점(source contact); 및
상기 제 1 단부에 대향하는 상기 게이트 트렌치의 제 2 단부에서 게이트 트렌치 내의 제 2 폴리실리콘에 연결되어 있고, 상기 제 2 폴리실리콘의 제 2 표면 상에 직접 위치하면서 접촉되어 있는 게이트 접점(gate contact);
을 포함하는 것을 특징으로 하는 반도체 디바이스.
개념 8:
개념 7에 있어서, 상기 소스 접점은 제 1 금속층의 일부이고, 상기 게이트 접점은 제 2 금속층의 일부이며, 상기 제 1 및 제 2 금속층들은 동일한 평면에서 물리적으로 서로 이격되어 있는 것을 특징으로 하는 반도체 디바이스.
개념 9:
개념 7에 있어서, 상기 제 1 및 제 2 표면 모두 상기 게이트 및 소스 트렌치들에 의해 형성된 메사(mesa)의 표면과 동일한 높이인 것을 특징으로 하는 반도체 디바이스.
개념 10:
개념 7에 있어서, 상기 게이트 트렌치는 상기 제 2 단부에서 더 넓은 것을 특징으로 하는 반도체 디바이스.
개념 11:
개념 7에 있어서, 상기 게이트 트렌치는 상기 게이트 접점보다 넓은 것을 특징으로 하는 반도체 디바이스.
개념 12:
기판에 제 1 트렌치 및 제 2 트렌치를 형성하고, 상기 제 1 및 제 2 트렌치들은 제 1 메사(mesa)에 의해 분리시키는 과정;
상기 제 1 및 제 2 트렌치들의 내부와 상기 제 1 메사 위에 제 1 산화막(oxide layer)을 형성한 다음, 상기 제 1 및 제 2 트렌치들 내에 제 1 폴리실리콘을 침적시키는 과정;
평평한 표면을 형성하기 위하여, 상기 제 1 폴리실리콘의 적어도 일부를 제거하기 위한 제 1 폴리실리콘 연마 공정을 수행하고 상기 제 1 산화층의 적어도 일부를 제거하기 위한 산화막 연마 공정을 수행하는 과정;
상기 제 1 연마 공정과 산화막 연마 공정 이후에, 제 1 트렌치 및 제 2 트렌치 사이의 상기 제 1 메사에 제 3 트렌치를 형성하여, 상기 제 1 트렌치와 제 3 트렌치는 제 2 메사에 의해 분리되고, 상기 제 2 트렌치 및 제 3 트렌치는 제 3 메사에 의해 분리되며, 상기 제 3 트렌치는 상기 제 1 트렌치 및 제 2 트렌치보다 깊이가 낮도록 하는 과정;
상기 제 3 트렌치 내부와 상기 제 2 및 제 3 메사 위에 제 2 산화막을 형성한 후, 제 2 폴리실리콘을 상기 제 3 트렌치 내에 침적시키는 과정; 및
상기 제 2 폴리실리콘의 적어도 일부를 제거하기 위한 제 2 폴리실리콘 연마 공정을 수행하는 과정;
을 포함하는 것을 특징으로 하는 듀얼 게이트 반도체 디바이스의 제조 방법.
개념 13:
개념 12에 있어서, 상기 제 1 폴리실리콘에 제 1 금속 접점을 형성하고, 상기 제 2 폴리실리콘에 제 2 금속 접점을 형성하여, 상기 제 1 금속 접점이 상기 제 1 폴리실리콘 상에 직접 위치하면서 접촉하고, 상기 제 2 금속 접점이 상기 제 2 트렌치에서 제 2 폴리실리콘 상에 직접 위치하면서 접촉하도록 하는 과정을 더 포함하는 것을 특징으로 하는 제조 방법.
개념 14:
개념 13에 있어서, 상기 제 1 금속 접점은 제 1 금속층의 일부이고, 상기 제 2 금속 접점은 제 2 금속층의 일부이며, 상기 제 1 및 제 2 금속층들은 동일한 평면에 있으나 서로 물리적으로 이격되어 있는 것을 특징으로 하는 제조 방법.
개념 15:
개념 13에 있어서, 상기 제 1 및 제 2 폴리실리콘 연마 공정 및 상기 산화막 연마 공정은 화학적 기계적 연마 공정을 포함하는 것을 특징으로 하는 제조 방법.

Claims (19)

  1. 반도체 디바이스(semiconductor device)의 제조 방법으로서,
    병렬적으로 기판에 형성되어 있는 제 1 트렌치(trench) 내 및 제 2 트렌치 내에 산화물을 침적(deposit)시키는 단계 - 상기 산화물은 상기 제 1 트렌치 및 제 2 트렌치 사이에 있는 메사(mesa)의 상부 표면 위에도 침적되어, 상기 메사의 상기 상부 표면 위에 위치하는 상부 표면을 갖는 산화막을 형성함 - 와,
    상기 제 1 트렌치 내 및 상기 제 2 트렌치 내에 제 1 폴리실리콘을 침적시키는 단계 - 상기 제 1 및 제 2 트렌치들 내의 상기 제 1 폴리실리콘의 상부 표면들은 노출됨 - 와,
    상기 산화물을 침적시키는 단계 및 상기 제 1 폴리실리콘을 침적시키는 단계 이후에, 제 1 폴리실리콘 연마 공정을 수행하여, 상기 제 1 폴리실리콘 연마 공정 이후에 상기 제 1 폴리실리콘의 상기 상부 표면들이 상기 메사 위의 상기 산화막의 상부 표면과 동일한 높이가 되도록 상기 제 1 폴리실리콘의 상기 상부 표면들을 평탄화하는 단계와,
    상기 제 1 폴리실리콘 연마 공정 이후에, 산화물 연마 공정을 수행하여, 상기 산화물 연마 공정 이후에 상기 제 1 폴리실리콘의 상기 상부 표면들이 상기 메사의 상기 상부 표면과 동일한 높이가 되도록, 상기 메사 위로부터 상기 산화막을 제거하고 상기 제 1 폴리실리콘의 상부 표면들로부터 제 1 폴리실리콘을 제거하는 단계와,
    상기 산화물 연마 공정 이후에, 상기 제 1 트렌치 및 제 2 트렌치의 사이에서 상기 메사 내에 제 3 트렌치를 형성하는 단계 - 상기 제 3 트렌치는 상기 제 1 및 제 2 트렌치들에 병렬적으로 위치하나, 상기 제 1 및 제 2 트렌치들보다 얕음(shallow) - 와,
    상기 제 3 트렌치 내에 제 2 폴리실리콘을 침적시키는 단계 - 상기 제 3 트렌치 내의 제 2 폴리실리콘의 상부 표면은 노출됨 - 와
    상기 제 2 폴리실리콘을 침적시키는 단계 이후에, 제 2 폴리실리콘 연마 공정을 수행하여, 상기 제 2 폴리실리콘의 상부 표면이 상기 메사의 상기 상부 표면과 동일한 높이가 되도록 상기 제 2 폴리실리콘의 상기 상부 표면을 평탄화하는 단계와,
    상기 제 1 폴리실리콘의 표면에 연결(coupled) 및 접촉되어 있는 소스 금속층의 소스 접점(source contact)을 형성하고 - 상기 소스 금속층은, 상기 제 1 폴리 실리콘 및 상기 제 2 폴리실리콘의 상기 상부 표면들 위로 뻗어(extend) 있고, 상기 메사와 동일한 높이임 -, 상기 제 2 폴리실리콘의 표면에 연결 및 접촉되어 있는 게이트 금속층의 게이트 접점(gate contact)을 형성하는 - 상기 기판 상에 형성되어 있는 상기 게이트 금속층은, 상기 제 1 폴리실리콘 및 상기 제 2 폴리실리콘의 상기 상부 표면들 위로 뻗어 있고, 상기 메사와 동일한 높이임 - 단계
    를 포함하는
    반도체 디바이스의 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 폴리실리콘 연마 공정들과 상기 산화물 연마 공정은 화학적 기계적 연마 공정(chemical mechanical polishing processes)을 포함하는
    반도체 디바이스의 제조 방법.
  4. 제 1 항에 있어서,
    상기 소스 접점은 상기 제 1 폴리실리콘의 바로 위에 위치하면서 상기 제 1 폴리실리콘과 접촉되어 있으며, 상기 게이트 접점은 상기 제 2 폴리실리콘의 바로 위에 위치하면서 상기 제 2 폴리실리콘과 접촉되어 있는
    반도체 디바이스의 제조 방법.
  5. 제 1 항에 있어서,
    상기 소스 접점은 제 1 금속층의 일부이고, 상기 게이트 접점은 제 2 금속층의 일부이며, 상기 제 1 및 제 2 금속층들은 동일한 평면(surface plane)에 위치하나 서로 물리적으로 이격(isolated)되어 있는
    반도체 디바이스의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 3 트렌치는 상기 게이트 접점보다 넓은
    반도체 디바이스의 제조 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 반도체 디바이스의 제조 방법으로서,
    기판에 병렬적으로 위치하는 제 1 트렌치 및 제 2 트렌치를 형성하는 단계 - 상기 제 1 및 제 2 트렌치들은 상부 표면을 갖는 제 1 메사에 의해 분리(separate)되어 있음 - 와,
    상기 제 1 및 제 2 트렌치들의 내부와 상기 제 1 메사의 상부 표면 위에 제 1 산화막을 형성 - 상기 제 1 산화막은 상기 제 1 메사의 상기 상부 표면 위에 위치하는 상부 표면을 갖음 - 하고, 그리고 나서, 상기 제 1 및 제 2 트렌치들 내에 제 1 폴리실리콘을 침적 - 상기 제 1 및 제 2 트렌치들 내의 제 1 폴리실리콘의 상부 표면들은 노출됨 - 시키는 단계와,
    상기 제 1 폴리실리콘을 침적시키는 단계 이후에, 제 1 폴리실리콘 연마 공정을 수행하여, 상기 제 1 폴리실리콘의 상기 상부 표면들로부터 상기 제 1 폴리실리콘의 적어도 일부를 제거하는 단계와,
    상기 제 1 폴리실리콘 연마 공정이 수행된 후, 상기 제 1 폴리실리콘의 상기 상부 표면들이 상기 제 1 메사의 위에 위치하는 상기 제 1 산화막의 상부 표면에 대하여 상대적으로 만입(recessed)되도록 상기 제 1 폴리실리콘의 상기 상부 표면들을 백에칭(etching back)하는 단계와,
    상기 백에칭하는 단계 이후에, 산화물 연마 공정을 수행하여, 상기 산화물 연마 공정이 수행된 후에 상기 제 1 폴리실리콘의 상기 상부 표면들이 상기 제 1 메사의 상기 상부 표면과 동일한 높이가 되도록, 상기 제 1 메사 위로 돌출한 상기 제 1 폴리실리콘의 상기 상부 표면들의 일부와 상기 제 1 메사 위로부터 상기 제 1 산화막을 제거하는 단계와,
    상기 제 1 폴리실리콘 연마 공정 및 상기 산화물 연마 공정이 수행된 후에, 제 1 트렌치 및 제 2 트렌치 사이에서 상기 제 1 메사에 제 3 트렌치를 형성하는 단계 - 상기 제 1 및 제 3 트렌치들은 상부 표면을 갖는 제 2 메사에 의해 분리되고, 상기 제 2 및 제 3 트렌치들은 상부 표면을 갖는 제 3 메사에 의해 분리되며, 상기 제 3 트렌치는 상기 제 1 트렌치 및 제 2 트렌치에 병렬적으로 위치하고 상기 제 1 및 제 2 트렌치들보다 얕음 - 와,
    상기 제 3 트렌치 내부와 상기 제 2 및 제 3 메사들 위에 제 2 산화막을 형성하고, 그리고 나서, 제 2 폴리실리콘을 상기 제 3 트렌치 내에 침적시키는 단계 - 상기 제 3 트렌치 내의 제 2 폴리실리콘의 상부 표면은 노출됨 - 와,
    상기 제 2 폴리실리콘을 침적시키는 단계 이후에, 제 2 폴리실리콘 연마 공정을 수행하여, 상기 제 2 폴리실리콘의 상기 상부 표면이 상기 제 2 메사의 상기 상부 표면 및 제 3 메사의 상기 상부 표면과 동일한 높이가 되도록 상기 제 2 폴리실리콘의 상기 상부 표면을 평탄화하는 단계와,
    상기 제 1 폴리실리콘의 표면에 연결 및 접촉되어 있는 소스 금속층의 소스 접점을 형성하고 - 상기 소스 금속층은, 상기 제 1 메사와 동일한 높이인 상기 상부 표면들 위로 뻗도록 상기 기판 상에 형성됨 -, 상기 제 2 폴리실리콘의 표면에 연결 및 접촉되어 있는 게이트 금속층의 게이트 접점을 형성하는 - 상기 게이트 금속층은, 상기 제 2 및 제 3 메사들과 동일한 높이인 상기 제 2 폴리실리콘의 상기 상부 표면 위로 뻗도록 상기 기판 상에 형성됨 - 단계
    를 포함하는
    반도체 디바이스의 제조 방법.
  13. 삭제
  14. 제 12 항에 있어서,
    상기 소스 금속층 및 상기 게이트 금속층은 동일한 평면에 위치하고 있으나 서로 물리적으로 이격되어 있는
    반도체 디바이스의 제조 방법.
  15. 제 12 항에 있어서,
    상기 제 1 및 제 2 폴리실리콘 연마 공정들과 상기 산화물 연마 공정은 화학적 기계적 연마 공정을 포함하는
    반도체 디바이스의 제조 방법.
  16. 삭제
  17. 삭제
  18. 제 1 항에 있어서,
    상기 제 1 및 제 2 트렌치들은 제 1 산화막들로 둘러싸이고, 상기 제 3 트렌치는 제 2 산화막으로 둘러싸이고, 상기 제 1 산화막들 및 상기 제 2 산화막의 표면들은 상기 산화물 연마 공정이 수행된 후의 상기 제 1 폴리실리콘의 노출된 표면들 및 상기 제 2 폴리실리콘 연마 공정이 수행된 후의 상기 제 2 폴리실리콘의 노출된 표면과 동일한 높이인
    반도체 디바이스의 제조 방법.
  19. 제 5 항에 있어서,
    상기 제 1 금속층은 상기 제 1, 제 2 및 제 3 트렌치들의 일측 단부 위에 형성되고, 상기 제 2 금속층은 제 1, 제 2 및 제 3 트렌치들의 타측 단부 위에 형성되는
    반도체 디바이스의 제조 방법.
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