CN107851665B - 具有不均匀沟槽氧化物层的半导体器件 - Google Patents

具有不均匀沟槽氧化物层的半导体器件 Download PDF

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Abstract

一种半导体器件，包括在外延层中形成的沟槽以及内衬于所述沟槽的侧壁的氧化物层。所述氧化物层的厚度是不均匀的，使得所述氧化物层朝向所述沟槽的顶部的厚度比其朝向所述沟槽的底部的厚度薄。所述外延层可以具有不均匀的掺杂浓度，其中所述掺杂浓度根据所述氧化物层的所述厚度而变化。

Description

具有不均匀沟槽氧化物层的半导体器件
背景技术
击穿电压提供半导体器件(例如，金属氧化物半导体场效应晶体管(MOSFET)器件)在反向电压条件下承受击穿的能力的指示。为了实现节能的功率转换系统，功率MOSFET(例如，设计用于处理中等电压到高电压电平的MOSFET)应具有低传导损耗。通过降低漏极和源极之间的导通电阻RDS(导通)，可以降低传导损耗。但是，降低RDS(导通)会对击穿电压产生不利影响。
MOSFET中的漂移区是通过外延(epi)技术生长的相对高电阻率层，并被设计为实现电特性(诸如击穿电压和导通电阻)的特定值。对于中等电压(例如100V)到高电压(例如600V)器件，导通电阻的主要部分来自漂移区电阻。例如，对于200V器件，分析显示，总导通电阻的88％是由漂移区电阻造成的，而只有6％是由沟道电阻造成的，5％是由封装电阻造成的，且1％是由衬底电阻造成的。因此，减小漂移区电阻可以对减小总导通电阻做出重大贡献。
然而，尽管外延层的漂移区中的电阻率的降低可以对RDS(导通)产生有利影响，但是通常这种降低意味着预计击穿电压将受到如上所述的不利影响。
因此，提供漂移区中的电阻率降低并因此降低导通电阻，但是不会对击穿电压产生不利影响的半导体器件(例如，MOSFET)将是有价值的。
发明内容
总的来说，根据本发明的实施例涉及半导体器件，例如但不限于功率MOSFET(包括但不限于双沟槽MOSFET)，其具有内衬于连接到源极的沟槽的不均匀氧化物层。这样的器件将具有漂移区中的较低的电阻率和较低的导通电阻，但将具有与常规MOSFET(但除了相当的MOSFET以外)相同或几乎相同的击穿电压。
更具体地，在实施例中，半导体器件包括与衬底层相邻设置的外延层和在外延层中形成的沟槽。氧化物层内衬于每一个沟槽的侧壁。沟槽填充有材料，例如连接到源极的多晶硅。氧化物层沿着每个沟槽的侧壁具有不均匀的厚度。例如，氧化物层在距沟槽的底部第一距离处的厚度小于氧化物层在底部处的厚度，并且氧化物层在距离底部第二距离(大于第一距离)处的厚度小于氧化物层在第一距离处的厚度。通常，在根据本发明的实施例中，氧化物层在沟槽的顶部或其附近最薄，并且朝向沟槽的底部较厚。
在实施例中，外延层具有不均匀的掺杂浓度。在这样的实施例中，掺杂浓度根据氧化物层的厚度而变化。更具体地，在实施例中，掺杂浓度在氧化物层越薄时越高，而在氧化物层越厚时越低。因此，在上述示例中，第一距离处的掺杂浓度小于第二距离处的掺杂浓度。
根据本发明实施例中的沟槽中不均匀的氧化物层厚度通过根据氧化物层的厚度调整(tailor)外延层中的掺杂浓度来提供改善外延层中的漂移区中的电荷平衡的机会，从而导致在相同的击穿电压下降低的(改善的)导通电阻。
本领域技术人员在阅读了在各个附图中示出的以下详细描述之后，将认识到根据本发明的实施例的这些及其他目的和优点。
附图说明
并入本说明书中并形成本说明书的一部分的附图示出了本发明的实施例，并且与说明书一起用于解释本发明的原理。在整个附图和说明书中，相似的编号指示相似的元件。附图可能不是按比例绘制的。
图1A示出了根据本发明的实施例中的半导体器件的一部分的示例。
图1B示出了根据本发明的实施例中的半导体器件的一部分的示例。
图2示出了根据本发明的实施例中的半导体器件的一部分的示例。
图3示出了根据本发明的实施例中的半导体器件的一部分的示例。
图4示出了根据本发明的实施例中的半导体器件的一部分的示例。
图5是根据本发明的实施例中的用于制造半导体器件的操作的示例的流程图。
图6、图7、图8、图9、图10、图11、图12和图13示出了根据本发明的实施例中的制造过程的各个阶段的半导体器件的一部分。
具体实施方式
在以下对本发明的详细描述中，阐述了许多具体细节以便提供对本发明的透彻理解。然而，本领域技术人员将会认识到，本发明可以不具有这些具体细节或具有其等同物而被实践。在其他情况下，众所周知的方法、程序、部件和电路未被详细描述，以免不必要地模糊本发明的各方面。
以下详细描述的一些部分是按照用于制造半导体器件的操作的程序、逻辑块、处理和其他符号表示来呈现的。这些描述和表示是半导体器件制造领域的技术人员用来最有效地将其工作的实质传达给本领域其他技术人员的手段。在本申请中，程序、逻辑块、过程等被认为是导致期望结果的步骤或指令的自洽(self-consistent)序列。步骤是需要对物理量进行物理操纵的步骤。然而应记住，所有这些和类似术语将与适当的物理量相关联，并且仅为应用于这些量的便捷标签。除非特别声明，否则从下面的讨论中明显看出，应理解，在整个本申请中，利用诸如“形成”、“执行”、“产生”、“沉积”、“蚀刻”、“添加”、“移除”等术语的讨论是指半导体器件制造的动作和过程(例如，图5的过程500)。
应理解，附图不一定按比例绘制，并且仅示出了所描绘的器件和结构的部分以及形成那些结构的各种层。为了简化讨论和说明，针对一个或两个器件或结构来描述该过程，但是实际上可以形成多于一个或两个器件或结构。
术语“沟道”在本文中以可接受的方式使用。也就是说，电流在MOSFET内的沟道中移动，从源极连接到漏极连接。沟道可以由n型或p型半导体材料制成；因此，MOSFET被指定为n沟道或p沟道器件。本公开是在n沟道器件的情景中呈现；然而，根据本发明的实施例不限于此。也就是说，本文描述的特征可以被用在p沟道器件中。本公开可以通过在讨论中将n型掺杂剂和材料替换为对应的p型掺杂剂和材料而容易地映射到p沟道器件，且反之亦然。
如本文所使用，字母“n”是指n型掺杂剂，且字母“p”是指p型掺杂剂。加号“+”或减号“-”分别用于表示相对高或相对低的掺杂浓度。例如，“n+”将指示比“n”更高的n型掺杂浓度，“n”将指示比“n-”更高的n型掺杂浓度。
通常，在本领域中使用术语“沟槽”来指在例如外延(epi)层中形成的空沟槽，并且还经常用来指被一种或更多种材料部分地或完全地填充的沟槽。术语“沟槽结构”在本文中有时可用于区分填充或部分填充的沟槽与空的或未填充的沟槽。在其他时候，从围绕讨论的上下文来看，这些术语的使用方式是显而易见的。
图1A是根据本发明的实施例中的半导体器件100的一部分的截面图的示例。在图1A的示例中，器件100包括形成在衬底层5上方并与衬底层5相邻的外延层15(例如，n型外延层)。器件100还包括形成于第一沟槽30(其形成于外延层15中)中的第一沟槽结构31，且还包括形成于第二沟槽32(其形成于外延层中)中的第二沟槽结构33。
在根据本发明的实施例中，沟槽30内衬有氧化物层21，并且沟槽32内衬有氧化物层22。氧化物层21和22可以被称为屏蔽氧化物。氧化物层21内衬于沟槽30的底部和侧壁，而氧化物层22内衬于沟槽32的底部和侧壁。
在图1A的实施例中，氧化物层21和22内的空间分别填充有材料以形成沟槽结构31和33。在实施例中，所述材料是多晶硅材料。在实施例中，沟槽结构31和33中的材料连接到源极81。因此，沟槽结构31和33可以被称为源极沟槽。
需要注意的是，在根据本发明的实施例中，氧化物层21和22沿着沟槽30和32的侧壁具有不均匀的厚度。例如，在图1A的实施例中，氧化物层21在距沟槽结构31的底部第一距离d1处的厚度x1小于氧化物层在底部处的厚度，并且氧化物层在距底部第二距离d2(第二距离大于第一距离)处的厚度x2小于氧化物层在第一距离处的厚度。可类似地描述氧化物层22的厚度。
在图1A的实施例中，氧化物层21和22作为距沟槽30和32的底部的距离的函数而变薄。换句话说，在图1A的实施例中，氧化物层21的厚度在距离d1与距离d2之间或从d2到沟槽30的顶部是不恒定的或不均匀的。可类似地描述氧化物层22的厚度。
在实施例中，氧化物层21的厚度在距离d1和d2之间线性地减小。也就是说，氧化物层21的厚度基本上可以使用从d1到d2绘制的直线来表示。如图1A的示例中所示，氧化物层21的厚度可以超过距离d2继续线性减小。可类似地描述氧化物层22的厚度。
然而，氧化物层的厚度不一定必须随着距沟槽底部的距离增加而线性地减小。氧化物层可以具有不同的轮廓(横截面)。通常，氧化物层在沟槽的顶部处或其附近最薄，并且朝向沟槽的底部较厚。
在图1A的示例中，在沟槽结构31和33之间(与其相邻)形成结构或器件。在实施例中，所述结构/器件包括填充有材料(例如氧化物和多晶硅)的沟槽51、体区61和62(例如，p型体区)以及源区71和72(例如，n型源区)。在实施例中，沟槽51中的材料通过介电区41而与源极81屏蔽(绝缘)。尽管在图1A和下面的其他附图(例如，图1B、图2和图3)中示出了沟槽结构31和33之间的特定类型的结构/器件，但是根据本发明的实施例不限于此。例如，所述结构/器件可以是一种类型的肖特基(Schottky)器件或绝缘栅双极型晶体管(IGBT)，而不是图中所示类型的结构/器件。
在根据本发明的实施例中，可以调整(tailor)外延层15的设计以补充氧化物层21和22的不均匀厚度。更具体地，外延层15可以具有不均匀的掺杂浓度，其中掺杂浓度根据氧化物层的厚度而变化。因此，根据本发明的实施例中的沟槽中不均匀的氧化物层厚度提供了调节掺杂浓度和改善漂移区(外延层中在沟槽结构31和33之间且在体区61和62下方的区域)中的电荷平衡的机会，以降低漂移区中的电阻率，并由此降低(并改善)总的导通电阻。重要地，在根据本发明的实施例中，可以降低导通电阻而不影响击穿电压。
图1B是根据本发明的实施例中的半导体器件150的一部分的截面图的示例，其中掺杂浓度根据氧化物层的厚度而变化。在图1B的示例中，外延层15包括三个子层或区域10、11和12。在实施例中，子层10、11和12中的每一个延伸跨越相邻的沟槽结构31和33之间的整个距离。
在图1B的示例中，区域10对应于(邻近或相邻于)沟槽结构31和33的底部部分，区域11对应于距离d1，且区域12对应于距离d2。如上文和下文所使用的术语“对应于”意指区域10与沟槽结构31和33的底部重叠，区域11与氧化物层21和22的厚度大于厚度x2的部分重叠，并且区域12与氧化物层21和22的厚度小于厚度x1的部分重叠。
在图1B的示例中，区域10中的掺杂浓度(例如，n-)小于区域11中的掺杂浓度(例如，n)，并且区域11中的掺杂浓度小于区域12中的掺杂浓度(例如，n+)。然而，根据本发明的实施例不限于此。也就是说，掺杂浓度不一定必须如上所述随着深度而降低。通常，掺杂浓度在氧化物层越薄处越高，且在氧化物层越厚处越低。因此，取决于氧化物层21和22的对应厚度，外延层15的不同区域中的相对掺杂浓度可以小于、等于或大于另一个。尽管在图1B和下面的其他附图(例如，图2和图3)中描述了三个掺杂浓度级/区域，但是本发明不限于此；可以存在多于或少于三个掺杂浓度级/区域。
根据常规器件对比器件150的分析，常规器件的击穿电压为220V，且导通电阻为12.5微欧姆(mΩ)，而器件150的击穿电压为220V，且导通电阻为9.7mΩ。因此，相对于常规器件，根据本发明的实施例可以在相同的击穿电压下将导通电阻改善22％。
图2是根据本发明的实施例中的半导体器件200的一部分的截面图的示例。在图2的示例中，氧化物层23和24是阶梯状的。更具体地，例如，氧化物层23从沟槽结构31的底部上方的点A到第一距离d1具有均匀的第一厚度x1，从距离d1到第二距离d2具有均匀的第二厚度x2，从距离d2到第三距离d3具有均匀的第三厚度x3，并且从距离d3到沟槽结构31的顶部表面具有均匀的第四厚度x4，其中x1大于x2，x2大于x3，x3大于x4。可以存在多于或少于图2中所示数目的阶梯。距离d1、d2、d3和d4可以相等或可以不相等。可类似地描述氧化物层24的厚度。
与图1B的示例相似，如图2所示，器件200可以在外延层中具有不均匀的掺杂浓度。
图1A、图1B和图2的器件的特征可以被组合。具体地，参考图2，氧化物层23和24的均匀厚度部分中的一个、一些或全部可以替代地随着距沟槽结构31的底部的距离增加而减小(例如线性地减小)。例如，氧化物层23跨越距离d1的长度的部分的厚度可以随着距底部的距离增加而减小；例如，所述部分中的厚度可以在距离d1上从x1线性地减小到x2。类似地，氧化物层23的其他部分中的每一个的厚度可以是均匀的，或者可以随着距底部的距离增加而减小(例如线性地减小)。可类似地描述氧化物层24的厚度。
而且，一部分的变化率(例如，斜率)可以不同于另一部分的变化率。例如，氧化物层23的厚度可以在距离d2上减小，并且也可以在距离d3上线性地减小，但是厚度在d2上减小的速率可以不同于厚度在d3上减小的速率。
图3是根据本发明的实施例中的半导体器件300的一部分的截面图的示例。在图3的示例中，仅存在单个阶梯。更具体地，例如，氧化物层25从沟槽结构31的底部上方的点A到第一距离d1具有均匀的第一厚度x1，并且从d1到第二距离d2具有均匀的第二厚度x2，其中x1大于x2。可类似地描述氧化物层26的厚度。
与上面的示例相似，器件300可以在外延层中具有不均匀的掺杂浓度，如图3所示。而且，上面描述的特征可以与器件300的特征组合。具体地，氧化物层25和26的均匀厚度部分中的一者或两者可替代地随着距沟槽结构31的底部的距离增加而减小(例如，线性地减小)。例如，氧化物层25沿着距离d1的长度的部分的厚度可以随着距底部的距离增加而减小；例如，所述部分中的厚度可以在距离d1上从x1线性地减小到x2。可类似地描述氧化物层26的厚度。
因此，一般来说并且参考图4，氧化物层内衬于沟槽30的底部以及第一和第二侧壁。本质上，氧化物层至少包括：第一部分42，其从一个侧壁到另一个侧壁地跨越沟槽30的底部；第二部分43，其从第一部分的边界沿着侧壁延伸至一定高度；以及第三部分44，其从第二部分的边界沿着侧壁延伸。氧化物层在第二部分43中具有第一厚度(例如，x1)，并且在第三部分44中具有第二厚度(例如，x2)，其中第二厚度小于第一厚度。第一厚度x1不必沿着第二部分43的整个长度延伸；也就是说，第二部分43的厚度不一定是均匀的，但是可以随着距沟槽30底部的距离增加而减小。可以类似地描述第二厚度x2。
此外，在实施例中，外延层包括与氧化物层的第一部分42相邻的第一区域10、与氧化物层的第二部分43相邻的第二区域11以及与氧化物层的第三部分44相邻的第三区域12。在实施例中，第一区域10具有第一掺杂浓度，第二区域11具有第二掺杂浓度，而第三区域12具有第三掺杂浓度。在一个这样的实施例中，第三掺杂浓度(例如，n+)大于第二掺杂浓度(例如，n)，并且第二掺杂浓度大于第一掺杂浓度(例如，n-)。
图5是根据本发明的实施例中的用于制造器件的方法的流程图500。描述为分离的方框的操作可以被组合并且在相同的处理步骤中执行(也就是说，在相同的时间间隔中，在前面的处理步骤之后并且在下一个处理步骤之前)。而且，所述操作可以与它们在下面描述的顺序不同的顺序执行。此外，制造过程和步骤可以与本文讨论的过程和步骤一起执行；也就是说，在本文所示出和所描述的步骤之前、之间和/或之后可以存在多个处理步骤。重要地，根据本发明的实施例可以结合这些其他(可能是常规的)过程和步骤来实现，而不会显著地干扰它们。一般来说，根据本发明的实施例可以替换常规过程的部分而不会显著地影响外围过程和步骤。而且，图5是在单个沟槽和沟槽结构的背景下讨论的；然而，多个沟槽和沟槽结构可以并行制造。
在图5的方框502中，并参考图6，在形成于衬底5之上的外延层15中蚀刻沟槽30。在实施例中，沟槽30通过氧化物硬掩模或一些其他掩蔽材料(如氮化硅或光刻胶)来蚀刻。然后，移除掩蔽材料。
在图5的方框504中，参考图7，氧化物层75在沟槽30的底部上且沿着沟槽30的侧壁并且也在外延层15的上表面上方沉积或生长。氧化物层75的厚度由所需的击穿电压额定值来确定。例如，对于额定值为200V的器件，氧化物层75的厚度为约0.7微米(μm)。在实施例中，如图7所示的示例中，氧化物层75沿着沟槽30的侧壁具有均匀的厚度。在另一个实施例中，氧化物层75具有不均匀的厚度；也就是说，氧化物层的厚度朝向沟槽30的底部更厚，且随着距沟槽底部的距离增加而变薄。在后一实施例中，氧化物层75的厚度随着距沟槽30底部的距离增加而线性地减小。
在图5的方框506中，参考图8，用材料85(诸如经掺杂的多晶硅)将沟槽30填充到指定的深度。在实施例中，材料85被沉积超过指定的深度，并且然后被回刻蚀到指定的深度。可以沉积多晶硅代替沉积经掺杂的多晶硅，并且然后通过众所周知的方法使用POCl3(三氯氧磷)或磷注入和推进(drive-in)进行掺杂。
在图5的框508中，参考图9，氧化物层75被回刻蚀到指定的深度(例如，从沟槽30的底部测量的距离d1)。本质上，材料85掩蔽氧化物层75的下部部分91，使得氧化物层的下部部分不被回刻蚀。在实施例中，仅在上部部分92中移除了一些氧化物层75。因此，氧化物层75的上部部分92的厚度x2小于氧化物层的下部部分91的厚度x1。
在图5的方框510中，参考图10，重复方框506和/或508的操作以实现氧化物层75的期望的轮廓。
更具体地，沟槽30的剩余空间中的部分或全部填充上面方框506中沉积的相同材料85。如果类似于上面方框506的操作，仅填充一些剩余空间，则与方框508的操作类似，可以再次回刻蚀氧化物层75的暴露部分以进一步减薄氧化物层的该部分。
通常，在沟槽30被材料85完全填充之前，可以根据需要多次重复方框506和508的操作，以实现氧化物层75的期望的轮廓(横截面)。例如，可以将方框506和508的操作执行三次以实现图2的示例中的轮廓。如果将仅形成氧化物层75的厚度的单个阶梯(例如，如图3的示例中)，则在方框508中将氧化物层回刻蚀一次之后填充沟槽30的剩余空间。
一旦沟槽30被完全填充，则可以使用例如CMP(化学机械平坦化或抛光)来移除多余材料，使得沟槽30中的材料(填充材料85和氧化物层75)的顶部表面与相邻表面齐平。
在图5的方框512中，参考图11，在实施例中，在一个或更多个处理步骤中将掺杂剂添加到外延层15，以使外延层的一些区域中的掺杂浓度相对于外延层的其他区域增加，如上所述。例如，在实施例中，可以将额外的掺杂剂驱入外延层15的对应于区域11和12的区域中，以使其掺杂浓度相对于区域10增加。然后，可以再次将额外的掺杂剂驱入区域12中，以使其掺杂浓度相对于区域11增加。
然而，根据本发明的实施例不限于图11的示例。通常，如本文先前所述，将掺杂剂添加到外延层15以在外延层中产生不均匀的掺杂浓度，其中浓度根据氧化物层75的厚度而变化。更具体地，掺杂浓度在外延层15的与氧化物层75的较薄部分相邻的区域中可较高，并且掺杂浓度在外延层的与氧化物层的较厚部分相邻的区域中可较低。
而且，外延层15中的各种掺杂浓度可以在执行流程图500中包括的其他操作之前、之后或同时的任何点引入。例如，可以在蚀刻沟槽30之前掺杂外延层15；也就是说，可以在已经被掺杂的外延层中蚀刻沟槽。
在图5的方框514中，参考图12，在与沟槽30相邻的区域120中形成器件或结构。在实施例中，形成比沟槽30浅的第二沟槽51(例如，栅极沟槽)，在第二沟槽内生长氧化物层(未示出)，在第二沟槽内添加材料(例如，多晶硅)，使用例如CMP移除多余材料，形成体区61和62，并且形成源区71和72。
在图5的方框516中，参考图13，形成源区71和72的开口，在包括沟槽51的沟槽结构之上形成介电区41，并且沉积金属层以形成与源极沟槽中的材料85以及体区61和62以及源区71和72接触的源极81。
如此描述了半导体器件和制造半导体器件的方法的实施例。在这些实施例中，半导体器件(例如但不限于功率MOSFET(包括但不限于双沟槽MOSFET))具有不均匀的氧化物层，所述不均匀的氧化物层内衬于连接到源极的沟槽。相对于常规器件，这样的器件将在漂移区中具有较低的电阻率且具有较低的导通电阻，但将具有相同或大致相同的击穿电压。
本文描述的特征可以用于较低电压器件(例如，在100-250V的范围内)以及较高电压器件(例如在400-600V的范围内)中。
已经出于说明和描述的目的呈现了对本发明的特定实施例的前述描述。它们不旨在是穷举性的或者将本发明限制为所公开的精确形式，并且根据上述教示可以进行许多修改和变化。所述实施例被选择和描述，是为了更好地解释本发明的原理及其实际应用，以由此使本领域技术人员能够最好地利用本发明和具有适于所预期的具体用途的各种修改的各种实施例。意图是本发明的范围由所附权利要求书及其等效物限定。

Claims (12)

1.一种半导体器件，包括：
衬底层；
与所述衬底层相邻的外延层；
第一沟槽结构，所述第一沟槽结构形成在所述外延层中并具有底部和侧壁，其中所述第一沟槽结构还包括与源极接触的填充材料；以及
氧化物层，所述氧化物层内衬于所述侧壁，所述氧化物层在所述侧壁上具有不均匀的厚度，其中所述第一沟槽结构的所述侧壁上的所述氧化物层在距所述底部第一距离处的厚度小于所述氧化物层在所述第一沟槽结构的所述底部处的厚度，并且其中所述第一沟槽结构的所述侧壁上的所述氧化物层在距所述底部大于所述第一距离的第二距离处的厚度小于所述第一沟槽结构的所述侧壁上的所述氧化物层在所述第一距离处的所述厚度，
其中所述外延层具有不均匀的掺杂浓度，其中所述不均匀的掺杂浓度根据与其相邻的所述氧化物层的所述厚度而变化，其中所述外延层在对应于所述第一距离的深度处的区域具有第一掺杂浓度，并且所述外延层在对应于所述第二距离的深度处的区域具有第二掺杂浓度，其中所述第一掺杂浓度小于所述第二掺杂浓度。
2.根据权利要求1所述的半导体器件，其中所述氧化物层的所述厚度沿着所述第一距离和所述第二距离之间的所述侧壁长度线性地减小。
3.根据权利要求1所述的半导体器件，其中所述氧化物层从所述第一沟槽结构的所述底部上方到所述第一距离具有均匀的第一厚度，并且从所述第一距离到所述第二距离具有均匀的第二厚度，所述第二厚度小于所述第一厚度。
4.根据权利要求1所述的半导体器件，还包括与所述第一沟槽结构相邻形成的结构，所述结构包括：填充有材料的第二沟槽、体区和源区。
5.一种半导体器件，包括：
衬底层；
与所述衬底层相邻的外延层；
第一沟槽结构，所述第一沟槽结构形成在所述外延层中，所述第一沟槽结构具有底部、第一侧壁和第二侧壁，其中所述第一沟槽结构还包括与源极接触的填充材料；以及
氧化物层，所述氧化物层内衬于所述底部以及所述第一侧壁和所述第二侧壁，所述氧化物层包括：第一部分，其从所述第一侧壁到所述第二侧壁跨越所述第一沟槽结构的所述底部；第二部分，其在所述第一部分之上的所述第一侧壁上延伸；以及第三部分，其在所述第二部分之上的所述第一侧壁上延伸，其中所述第一侧壁上的所述氧化物层在所述第二部分中具有第一厚度并且在所述第三部分中具有第二厚度，所述第二厚度小于所述第一厚度，
其中所述外延层包括与所述氧化物层的所述第一部分相邻的第一区域、与所述氧化物层的所述第二部分相邻的第二区域以及与所述氧化物层的所述第三部分相邻的第三区域，其中所述第一区域具有第一掺杂浓度，所述第二区域具有第二掺杂浓度，以及所述第三区域具有第三掺杂浓度，其中所述第三掺杂浓度大于所述第二掺杂浓度，以及所述第二掺杂浓度大于所述第一掺杂浓度。
6.根据权利要求5所述的半导体器件，其中所述第一厚度随着距所述底部的距离增加而线性地减小，并且其中所述第二厚度随着距所述底部的距离增加而线性地减小。
7.根据权利要求5所述的半导体器件，其中所述第一厚度在所述氧化物层的所述第二部分中是均匀的，并且其中所述第二厚度在所述氧化物层的所述第三部分中是均匀的，所述第二厚度小于所述第一厚度。
8.根据权利要求5所述的半导体器件，还包括与所述第一沟槽结构相邻形成的结构，所述结构包括：填充有材料的第二沟槽、体区和源区。
9.一种形成半导体器件的方法，所述方法包括：
在外延层中形成第一沟槽，所述第一沟槽具有底部和侧壁；
在所述第一沟槽的所述底部和所述侧壁上沉积氧化物层；
在所述第一沟槽内沉积材料以覆盖所述底部上的所述氧化物层并且覆盖所述第一沟槽的所述侧壁上的所述氧化物层的第一部分并使所述第一沟槽的所述侧壁上的所述氧化物层的第二部分暴露；
移除所述第二部分中的部分所述氧化物层，其中在所述移除之后，所述第一沟槽的所述侧壁上的所述氧化物层的所述第二部分的厚度小于所述第一沟槽的所述侧壁上的所述氧化物层的所述第一部分的厚度；
在所述第一沟槽中沉积所述材料以覆盖所述氧化物层的所述第二部分；
形成与所述第一沟槽中的所述材料接触的源极；
将掺杂剂添加到所述外延层在对应于所述氧化物层的所述第一部分的深度处的第一区域，以在所述第一区域中产生第一掺杂浓度；以及
将所述掺杂剂添加到所述外延层在对应于所述氧化物层的所述第二部分的深度处的第二区域，以在所述第二区域中产生第二掺杂浓度，
其中所述第一掺杂浓度小于所述第二掺杂浓度。
10.根据权利要求9所述的方法，其中所述氧化物层的所述厚度穿过所述氧化物层的所述第一部分线性地减小并且穿过所述氧化物层的所述第二部分线性地减小。
11.根据权利要求9所述的方法，其中所述氧化物层的所述第一部分具有均匀的第一厚度，并且其中所述氧化物层的所述第二部分具有均匀的第二厚度，所述第二厚度小于所述第一厚度。
12.根据权利要求9所述的方法，还包括形成与所述第一沟槽相邻的结构，所述结构包括：填充有材料的第二沟槽、体区和源区。
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