CN102859699B - 制造双栅极装置的结构和方法 - Google Patents

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Abstract

将第一多晶硅（多晶硅-1）沉积到已经在基板中形成的深沟槽中。执行第一多晶硅抛光处理以平坦化多晶硅-1的暴露的表面使得该表面与相邻表面齐平。然后，在深沟槽之间的基板中形成浅沟槽，并将第二多晶硅（多晶硅-2）沉积到这些浅沟槽中。执行第二多晶硅抛光处理以平坦化多晶硅-2的暴露的表面使得该表面与相邻表面齐平。然后，形成与多晶硅-1以及多晶硅-2的金属触点。

Description

制造双栅极装置的结构和方法
相关申请
本申请要求提交于2010年3月2日的第61/309,824序列号，发明名称为“StructuresandMethodsofFabricatingDualGateMISDevices”的美国临时专利申请的优先权，在此结合其全文作为参考。
背景技术
为节约电力，降低晶体管中的电力损耗（powerloss）十分重要。在金属氧化物半导体场效应晶体管（MOSFET）装置中，可通过减小装置的漏极到源极导通电阻来降低电力损耗。
为了在MOS装置中实现高击穿电压，可增大外延（epi）层和/或电阻率，但这可能对导通电阻造成不利影响。为了减轻该问题，可引入与该装置关断时的电流的方向垂直的已调电场。在漂移区中的已调电场提高了击穿电压，并且相对于更传统的MOS装置对于给定击穿电压允许有更高的掺杂浓度。生成这样的电场的一种方法是沿漂移区的侧面包括“分开的栅极（splitgate）”。在分栅式结构中，MOS结构（例如，沟槽）沿漂移区的侧面生成。与源极相连的屏蔽多晶硅（poly）区被置于沟槽内的栅极多晶硅下方，并且该栅极结构建造在沟槽顶部上。分栅式结构提供了许多优点，包括更好的开关电压（switchingvoltage）和击穿电压，以及更低的导通电阻，但是这种结构很难制造。
发明内容
因此，一种改进的制造方法，以及一种其本身借助于这种方法并具有诸如那些与分栅式装置相关联的优点的装置将是很有价值的。
在依据本发明的一个实施例中，第一多晶硅（多晶硅-1）被沉积到已经在基板中形成的深沟槽中。执行第一多晶硅抛光处理以平坦化多晶硅-1的暴露的表面，使得这些表面与相邻表面齐平。然后，在深沟槽之间的基板中形成浅沟槽，并且将第二多晶硅（多晶硅-2）沉积到浅沟槽中。执行第二多晶硅抛光处理以平坦化多晶硅-2的暴露的表面，使得该表面与相邻表面齐平。
更具体地，在一个实施例中，在深沟槽内以及在深沟槽之间的台面（mesa）之上形成第一氧化层，然后，将多晶硅-1沉积到这些深沟槽中。执行第一多晶硅抛光处理以除去至少一部分多晶硅-1，还执行氧化物抛光处理以从台面上除去至少一部分第一氧化层，以形成平滑的表面。在第一多晶硅抛光和氧化物抛光处理之后，在深沟槽之间的台面中形成浅沟槽。在浅沟槽之内以及在深沟槽和浅沟槽之间的台面之上形成第二氧化层。然后，将多晶硅-2沉积到这些浅沟槽中。执行第二多晶硅抛光处理以除去至少一部分多晶硅-2。
然后可形成与多晶硅-1接触的第一金属触点以及与多晶硅-2接触的第二金属触点。第一金属触点直接位于多晶硅-1之上并与多晶硅-1接触，并且，第二金属触点直接位于多晶硅-2之上并与多晶硅-2接触。在一个实施例中，第一金属触点是第一金属层的一部分，并且第二金属触点是第二金属层的一部分，其中第一和第二金属层处于同一表面的平面中，但是物理上彼此分开。
据此，在一个实施例中，形成了例如双栅极结构的半导体装置。这样的装置包括在基板中以交替的方式彼此平行形成的源极沟槽和栅极沟槽。这些栅极沟槽比源极沟槽浅。源极触点在源极沟槽的一端处被耦合至源极沟槽中的多晶硅-1。源极触点直接位于多晶硅-1的表面之上并与多晶硅-1的表面接触。栅极触点在栅极沟槽的一端处被耦合至栅极沟槽中的多晶硅-2（源极和栅极触点形成于沟槽的相反端）。栅极触点直接位于多晶硅-2的表面之上并与多晶硅-2的表面接触。作为第一和第二多晶硅抛光处理的结果，多晶硅-1和多晶硅-2的表面与相邻表面齐平（例如，与由栅极和源极沟槽形成的台面齐平）。源极触点是第一金属层的一部分，且栅极触点是第二金属层的一部分。该第一和第二金属层彼此物理分离，并处于同一表面的平面中。
在一个实施例中，第一和第二多晶硅抛光处理和氧化物抛光处理为化学机械抛光（CMP）处理。使用CMP有利于诸如双栅极结构的装置的制造，使用CMP允许对源极和栅极沟槽之内的多晶硅和每个源极沟槽顶部的氧化物进行平坦化，这导致了对结构的更好的控制以及改进的处理容限，从而改善了性能。例如，平坦化改进了在光刻过程中的聚焦深度。结果，金属可被更加精确和均匀地被沉积，并且能够形成更浅的沟槽。因此，装置特征可以被调整到更小的尺寸。
在阅读以下在不同附图中说明的详细说明之后，本领域技术人员将认识到本发明的这些以及其它目的和优点。
附图说明
附图说明了本发明的实施例，并且与说明书一起，起到揭示本发明的原理的作用，附图被结合在本说明书中并构成本说明书的一部分。贯穿这些附图和说明，相似的编号指示相似的元件。
图1是依据本发明的半导体装置的一个实施例的俯视图；
图2、图3、图4、图5和图6是沿不同轴的截面图，其示出了依据本发明的实施例的半导体装置的元件；
图7A和图7B说明了被用于制造依据本发明的实施例的半导体装置的处理的流程图；
图8、图9、图10、图11、图12、图13、图14、图15、图16和图17是示出在依据本发明实施例的半导体装置的制造中选定步骤的截面图。
具体实施方式
在以下对本发明的详细说明中，为了提供对本发明透彻的理解而阐述了多个特定细节。但是，本领域技术人员将认识到，没有这些特定细节或具有其等同物也可实现本发明。在其它情况下，为了不使得本发明的各方面不必要地模糊，没有详细描述众所周知的方法、过程、组件和电路。
下面的详细说明的一些部分将以用于制作半导体装置的操作的过程、逻辑框、处理和其它符号表达的方式来表达。这些说明和表达是半导体装置制作领域的技术人员使用的手段，用于将他们的工作的实质最有效地传达给其它本领域技术人员。在本申请中，过程、逻辑框、处理或类似物，被认为是产生所期望的结果的步骤或指令的前后一致序列。这些步骤是需要对物理量进行物理操纵的步骤。但是，应该记得，所有这些的和类似的术语与适当的物理量关联，并且仅仅是应用于这些量的便利标记。除非根据以下讨论显而易见地特地做出其它陈述，否则可体会到，贯穿本申请，利用诸如“形成”、“执行”、“产生”、“沉积”、“生长”、“蚀刻”或类似术语的讨论是指半导体装置制作的行为和处理。
附图并未按比例描绘，并且仅是结构的一部分，以及形成那些结构的不同的层，可在附图中被示出。而且，制作过程和步骤可与在此所讨论的过程和步骤一起执行；也就是说，在此示出和描述的步骤之前、之间和/或之后，可能还存在许多处理步骤。重要的是，依据本发明的实施例可结合其它（可能是常规的）处理和步骤被实现，而不会产生明显干扰。大体上说，依据本发明的实施例，可替代常规处理的部分，而不明显影响外围的处理和步骤。
在本文中使用时，字母“n”是指n型掺杂剂，而字母“p”是指p型掺杂剂。加号“+”或减号“-”分别被用于表示相对高或相对低的掺杂剂浓度。
尽管一些附图是在一种类型的装置的上下文中讨论的，但依据本发明的实施例并没有受到这样的限制。即，在此所描述的特征能够在n型沟道装置也能够在p型沟道装置中使用。对一种类型的装置的讨论可以通过以相应的n型掺杂剂和材料取代p型掺杂剂和材料而映射到另一种类型的装置，并且反之亦然。
图1是依据本发明的半导体装置100的一个实施例的俯视图。这种半导体装置100可一般涉及双栅极结构。该半导体装置100可被实现成金属绝缘体半导体（MIS）装置。
在图1中说明了半导体装置100的多个级别或多个层。图1所说明的结构包括许多平行的沟槽，这些沟槽以被称为源极沟槽的第一沟槽111和第二沟槽112为例。第三沟槽113被称为栅极沟槽，位于第一和第二沟槽之间并与其平行。可以有任意个源极沟槽，并且在每一对源极沟槽之间具有栅极沟槽。正如下面所说明的，沟槽111、112和113可用氧化物加衬底，然后填充例如多晶硅。
在沟槽的一端之上形成第一金属层121，并且在这些沟槽的另一端之上形成第二金属层122，如图1所示。第一和第二金属层位于同一表面平面中，但是彼此物理分开。
第一金属层121被称为源极金属层。该源极金属层121在被标记为131和132的位置处与在源极沟槽111和112中的多晶硅接触。与源极金属层121之间的触点直接位于源极沟槽中的多晶硅之上。
第二金属层122被称为栅极金属层。该栅极金属层122在被标记为133的位置处与栅极沟槽113中的多晶硅接触。与栅极金属层122之间的触点直接位于栅极沟槽中的多晶硅之上。在一个实施例中，栅极沟槽的宽度在位于第二金属层122下方的沟槽端部处更宽。也就是说，栅极沟槽在它们与栅极金属层接触的地方向外展开。栅极沟槽比栅极触点更宽，如图1所示。
图2是沿图1中示出的切割线A-A观察的截面图。在图2中示出的结构100的一部分包括源极沟槽111和112，以及附加的源极沟槽（无标记），和栅极沟槽113，以及附加的栅极沟槽（无标记）。
在图2的实施例中，在包括n+区210和n-掺杂外延区220的层压板或基板中形成源极和栅极沟槽。源极沟槽比栅极沟槽更深；源极沟槽延伸通过外延区220并延伸到n+区210中，而栅极沟槽并不是这样的。
可用氧化层230为源极和栅极沟槽加衬层。在源极和栅极沟槽之间的基板中也以可形成p-体区（诸如p-体区240）。在源极和栅极沟槽之间的基板中还可以形成源极区（诸如源极区250）。漏极区（未示出）可实现为在n+区210之下的一层。
在图2的示例中，源极区是连续的n+区。但是，在一个实施例中，如图3所示，n+源极区被p+区350分开。N+源极区250和p+区350如图3所示那样彼此交替。也就是说，n+源极区250位于p+区350之间，而p+区位于n+源极区之间。p+区350被用于提供与p-体区240的电接触。据此，同一源极金属层可与p+体区240（经由p+区350）和n+源极区250二者均电接触。
正如在下面将更详细地讨论的。在源极和栅极沟槽中的多晶硅260（图2）的顶部表面，和氧化物层230在源极沟槽顶部处的暴露表面，与沟槽之间的台面齐平。这提供了许多益处，这将在下面进行讨论。
在图2所示的结构100的端部（也就是，在栅极金属层122下面的区域中；见图1），在源极沟槽上方和源极沟槽与栅极沟槽之间的台面的上方形成氧化物区270，但是在栅极沟槽上方并未形成氧化物区，使栅极沟槽中的多晶硅260暴露于栅极金属层122。因此，栅极金属层122可形成与栅极沟槽中的多晶硅的物理和电的接触，如以133处的栅极金属触点为例。
图4是沿图1所示的切割线B-B观察的截面图。图4所示的结构100的部分包括栅极沟槽113、源极金属层121、栅极金属层122、外延区220，和n+区210。源极和栅极金属层位于同一表面平面中。
氧化物层410覆盖了除在栅极金属层122下面的栅极沟槽部分以外的栅极沟槽，使栅极沟槽中的多晶硅260暴露于栅极金属层。因此，该栅极金属层122可形成与栅极沟槽中的多晶260的物理和电的接触，如以133处的栅极金属触点为例。
图5是沿图1所示的切割线C-C观察的截面图。图5所示的结构100的部分包括源极沟槽111和112，以及附加的源极沟槽（未标记），和栅极沟槽113以及附加的栅极沟槽（未标记）。
正如在下面将更详细地讨论的，在源极和栅极沟槽中的多晶硅260的顶部表面，和氧化物层230的暴露的表面，与在这些沟槽之间的台面齐平。这提供了许多益处，同样将在下面讨论。
在图5示出的结构100的端部（也就是，在源极金属层121下面的区中；见图1），在栅极沟槽之上形成氧化物区570，而在源极沟槽之上没有形成氧化物区。并且，在终止区中的n+源极区之上形成氧化物区570，但是在有源区中的n+源极区之上没有形成氧化物区。结果，在源极沟槽中的多晶硅260，以及在活动区中的n+源极区（例如，n+源极区250）被暴露于源极金属层121。据此，源极金属层121可形成与源极沟槽中的多晶硅以及与n+源极区的物理和电的接触，如以131和132处的源极金属触点为例。
图6是沿图1中示出的切割线D-D观察的截面图。图6中示出的结构100的部分包括源极沟槽111、源极金属层121、栅极金属层122和n+区210。源极和栅极金属层位于同一表面平面中。
氧化物层610覆盖了除在源极金属层121下面的沟槽部分的源极沟槽，使源极沟槽中的多晶硅暴露于源极金属层。据此，源极金属层121可形成与源极沟槽中的多晶硅260的物理和电的接触，如以131处的源极金属触点为例。
图7A和图7B说明了在制造诸如图1部分示出的装置这样的半导体装置中使用的处理的一个实施例的流程图700。虽然在该流程图700中揭示了特定的步骤，但是这样的步骤是示范性的。也就是说，依据本发明的实施例可适合于执行各种其它的步骤或是流程图700中陈述的步骤的变形。流程图700是结合图8至图17进行讨论的，图8至图17是示出了依据本发明实施例的半导体装置制造中的选定步骤的截面图。一些众所周知的步骤没有包括在下面的讨论中。例如，没有描述与掩模的形成和移除相关联的操作。
在图7的框702中，同时参考图8，沟槽802在包括n+区210和外延区220的基板/层压板中形成。可使用蚀刻处理来形成沟槽802。沟槽802被用作源极沟槽。
在框704中，同时参考图9，沿沟槽802的侧壁和底部，并且同时在那些沟槽之间的台面906上方，沉积氧化物层904。
在框706中，同时参考图10，将多晶硅1008（多晶硅-1）沉积到沟槽802中。每一个沟槽可由多晶硅-1填满。在一个实施例中，第一多晶硅抛光处理（例如，CMP）被用于抛光多晶硅-1，以形成平坦表面。然后可对多晶硅-1进行回蚀（例如，在等离子中），使得其相对于相邻的氧化物层904是凹陷的。
在框708中，同时参考图11，使用氧化物抛光处理（例如，CMP）以形成平滑（平坦且光滑）的表面1110。具体地，除去台面上方的氧化物层904，使得氧化物层的暴露表面（沿沟槽802的侧壁的剩余氧化物层904的端部）与相邻的表面/台面齐平。并且，除去从沟槽802凸起的所有多晶硅-1部分，使得多晶硅-1的暴露表面也与相邻的表面/台面齐平。
在氧化物抛光（例如，CMP）的过程中，附加氧化物可通过沉积来添加，并且在氧化物CMP处理过程中被除去，以获得平坦且光滑的表面1110。这对于使表面1110无缺损（例如，凹陷、凹坑，以及划痕）到可实现的程度是有益的。在稍后的处理阶段（框712）中，多晶硅（多晶硅-2）沉积到被用作栅极沟槽的沟槽中；如果表面1110不如可实现的那样平坦和光滑，则多晶硅-2可能会被俘获到缺损中，潜在地形成条（stringer）。
在框710中，同时参考图12，在基板中形成沟槽1202。可使用蚀刻处理来形成沟槽1202。沟槽1202被用作栅极构成，并且比源极沟槽（沟槽802）更浅。在沟槽1202的一端处—在形成栅极金属触点处的沟槽端部处—沟槽1202变宽，如图1所示。
在框712中，同时参考图12，沿沟槽1202的侧壁和底部，以及在沟槽1202和沟槽802之间的台面1206上方，生长薄栅极氧化物层1204。
在框714中，参考图13，将多晶硅1308（多晶硅-2）沉积到沟槽1202中。每一个沟槽可由多晶硅-2填满，在这种情况下，第二多晶硅抛光处理（例如，CMP）被用于再次生成平坦表面。然后可回蚀多晶硅-2（例如，在等离子中），使得其相对于相邻的氧化物层是凹陷的。
仍然参考图13，在一个实施例中，可在沟槽802和1202之间的区中形成p-体区240。
在框716中，同时参考图14，在沟槽802和1202之间的区中形成区1450。如在上面结合图3所描述的，区1450包括交替的n+源极区250和p+区350。也就是说n+源极区250和p+区350彼此交替，如图3所示。
在框718中，同时参考图15，在源极金属区的选定位置处沉积氧化物570。具体而言，沉积氧化物层，然后选择性地除去，使得在源极金属区中，在终止区和栅极沟槽1202之上余留有氧化物570，导致在有源区中暴露的区1450（例如，交替的n+源极区250和p+区350），以及，在终止区和有源区中暴露的源极沟槽802。
因此，在随后沉积源极金属层121时，形成与源极沟槽111和112以及与n+源极区250的物理和电接触，如图5所示。并且，在随后沉积源极金属层121时，形成与p+区350的电和物理接触，并因此形成与p-体区240的电接触，如图16所示。因此，相同的源极金属层形成与n+源极区250和p-体区240二者的电接触。
同样地，参考图17，在栅极金属区中的选定位置中沉积氧化物270。具体而言，氧化物层被沉积，然后，被选择性地除去，使得，在栅极金属区中，在源极沟槽802上以及在区1450（n+源极区250和p+区350）上余留有氧化物270，使栅极沟槽1202被暴露出。结果，在随后沉积栅极金属层122时，形成与栅极沟槽的物理和电的接触，如图2所示。栅极沟槽的宽度（在‘W’方向上测得的）比栅极沟槽与栅极金属层122的触点的宽度更小。
综上所述，依据本发明的实施例是关于结合有双栅极结构的沟槽型栅极装置（例如，MIS装置）的结构和制造方法的，这种双栅极结构在分别耦接的独立的栅极沟槽和源极沟槽内具有分离的多晶硅层。这种双栅极结构被实现成具有将栅极沟槽中的栅极多晶硅（多晶硅-2）层连接到栅极电极的栅极触点，以及，将源极沟槽中的源极多晶硅（多晶硅-1）层连接到源极电极的源极触点。该源极触点和栅极触点在同一表面平面上。
使用CMP有利于这样的装置的制造。CMP的使用允许对源极和栅极沟槽内的多晶硅以及在每个源极沟槽顶部处的氧化物进行平坦化，这导致对该结构控制更好并改善了处理容限，从而改善了性能。例如，平坦化改善了在光刻过程中的聚焦深度。结果，能够更加精确和均匀地沉积材料，并且能够形成更浅的沟槽。因此，装置的特征能够被调整到更小的尺寸。
依据本发明的实施例可用于中压额定值（60-150伏）沟槽型功率MOS装置，以及，高压额定值（150-300伏）沟槽型功率MOS装置。
综上所述，描述了半导体装置的实施例，以及制造这样的装置的方法的实施例。前述对本发明的特定实施例的描述是为了说明和描述的目的提出的。它们并非意图成为排他性的或旨在将本发明限制在所揭示的精确形式，而是，按照以上所教导的内容，可能存在许多修正和变形。这些实施例是为了最佳解释本发明的原理及其实际应用而选出并进行说明的，以就此使本领域其他技术人员能够最佳地利用本发明和具有适合于打算使用的特定应用的不同改变的各种实施例。本发明的范围意图通过随附的权利要求书以及它们的等价物来限定。
在此说明的所有元件、部件和步骤是被优选地包括在内的。应该理解，任意的这些元件、部件和步骤都可被其它元件、部件和步骤所替代，或者一起被删除，这对于本领域技术人员是显而易见的。
广义来说，本文揭示了将第一多晶硅（多晶硅-1）沉积到已经在基板中形成的深沟槽中。执行第一多晶硅抛光处理，以平坦化多晶硅-1的暴露的表面，使得这些表面与相邻的表面齐平。然后，在深沟槽之间在基板中形成浅沟槽，并将第二多晶硅（多晶硅-2）沉积到这些浅沟槽中。执行第二多晶硅抛光处理，以平坦化多晶硅-2的暴露的表面，使得该表面与相邻的表面齐平。然后形成与多晶硅-1和多晶硅-2的金属触点。
概念
本文至少揭示了以下概念：
概念1.一种制造双栅极半导体装置的方法，所述方法包括：
将第一多晶硅沉积到在基板中形成的第一沟槽和第二沟槽中；
执行第一多晶硅抛光处理，以平坦化所述第一多晶硅的暴露的表面使得该表面与相邻表面齐平；
在所述第一多晶硅抛光处理之后，在所述第一和第二沟槽之间的所述基板中形成第三沟槽，其中所述第三沟槽比所述第一和第二沟槽浅；
将第二多晶硅沉积到所述第三沟槽中；
执行第二多晶硅抛光处理，以平坦化所述第二多晶硅的暴露的表面使得该表面与相邻表面齐平；以及
形成所述第一多晶硅的第一金属触点，以及所述第二多晶硅的第二金属触点。
概念2.如概念1所述的方法，进一步包括：
在沉积所述第一多晶硅之前，将氧化物沉积到所述第一和第二沟槽中以及所述第一和第二沟槽之间的所述基板上；以及
执行氧化物抛光处理，以平坦化所述氧化物。
概念3.如概念2所述的方法，其中，所述第一和第二多晶硅抛光处理和所述氧化物抛光处理包括化学机械抛光处理。
概念4.如概念1所述的方法，其中，所述第一金属触点直接在所述第一多晶硅上并与其接触，并且所述第二金属触点直接在所述第二多晶硅之上并与其接触。
概念5.如概念1所述的方法，其中，所述第一金属触点是第一金属层的一部分，并且所述第二金属触点是第二金属层的一部分，其中，所述第一和第二金属层在同一表面平面中，但是物理上彼此分开。
概念6.如概念1所述的方法，其中，所述第三沟槽比所述第二金属触点宽。
概念7.一种半导体装置，其包括：
在基板中形成的源极沟槽；
在所述基板中形成的栅极沟槽，其中，所述栅极沟槽与所述源极沟槽平行；
在所述源极沟槽的第一端与所述源极沟槽中的第一多晶硅相耦合的源极触点，其中，所述源极触点直接在所述第一多晶硅的第一表面上并与其相接触；和
在所述栅极沟槽的第二端与所述栅极沟槽中的第二多晶硅相耦合的栅极触点，所述第二端与所述第一端相对，其中，所述栅极触点直接在所述第二多晶硅的第二表面上并与其相接触。
概念8.如概念7所述的半导体装置，其中，所述源极触点是第一金属层的一部分，并且所述栅极触点是第二金属层的一部分，其中，所述第一和第二金属层物理上彼此分开，并处于同一表面平面上。
概念9.如概念7所述的半导体装置，其中，所述第一和第二表面均与由所述栅极和源极沟槽形成的台面的表面齐平。
概念10.如概念7所述的半导体装置，其中，所述栅极沟槽在所述第二端更宽。
概念11.如概念7所述的半导体装置，其中，所述栅极沟槽比所述栅极触点宽。
概念12.一种制造双栅极半导体装置的方法，所述方法包括：
在基板中形成第一沟槽和第二沟槽，所述第一和第二沟槽由第一台面分隔开；
在所述第一和第二沟槽之内以及所述第一台面之上形成第一氧化物层，然后将第一多晶硅沉积到所述第一和第二沟槽中；
执行第一多晶硅抛光处理以除去至少一部分所述第一多晶硅，以及执行氧化物抛光处理以从所述第一台面上除去至少一部分所述第一氧化物层，以形成平滑的表面；
在所述第一抛光处理和所述氧化物抛光处理之后，在所述第一和第二沟槽之间的所述第一台面中形成第三沟槽，所述第一和第三沟槽由第二台面分隔开，并且所述第二和第三沟槽由第三台面分隔开，其中，所述第三沟槽比所述第一和第二沟槽浅；
在所述第三沟槽之内以及在所述第二和第三台面之上形成第二氧化物层，然后将第二多晶硅沉积到所述第三沟槽中；以及
执行第二多晶硅抛光处理，以除去至少一部分所述第二多晶硅。
概念13.如概念12所述的方法，进一步包括，形成所述第一多晶硅的第一金属触点以及所述第二多晶硅的第二金属触点，其中，所述第一金属触点直接在所述第一多晶硅之上并与其相接触，并且所述第二金属触点直接在所述第二沟槽中的所述第二多晶硅之上并与其相接触。
概念14.如概念13所述的方法，其中，所述第一金属触点是第一金属层的一部分，并且所述第二金属触点是第二金属层的一部分，其中，所述第一和第二金属层在同一表面平面中，但是物理上彼此分开。
概念15.如概念13所述的方法，其中，所述第一和第二多晶硅抛光处理和所述氧化物抛光处理包括化学机械抛光处理。

Claims (12)

1.一种制造半导体装置的方法，所述方法包括：
将氧化物沉积到在基板中平行地形成的第一沟槽和第二沟槽中，所述氧化物还沉积在所述第一沟槽与所述第二沟槽之间的台面的上表面上方，以形成具有的上表面在所述台面的所述上表面上方的氧化物层；
将第一多晶硅沉积到所述第一沟槽和所述第二沟槽中，其中在所述第一和第二沟槽中的所述第一多晶硅的上表面被暴露；
执行第一多晶硅抛光处理，以平坦化所述第一多晶硅的所述上表面，使得在所述第一多晶硅抛光处理之后所述第一多晶硅的所述上表面与所述台面上方的所述氧化物层的所述上表面齐平；
在所述第一多晶硅抛光处理之后，执行氧化物抛光处理，以从所述台面上方除去所述氧化物层，还从所述第一多晶硅的所述上表面除去第一多晶硅，使得在所述氧化物抛光处理之后所述第一多晶硅的所述上表面与所述台面的所述上表面齐平；
在所述氧化物抛光处理之后，在所述第一和第二沟槽之间的所述台面中形成第三沟槽，其中所述第三沟槽平行于所述第一和第二沟槽并且比所述第一和第二沟槽浅；
将第二多晶硅沉积到所述第三沟槽中，其中在所述第三沟槽中的所述第二多晶硅的上表面被暴露；
执行第二多晶硅抛光处理，以平坦化所述第二多晶硅的所述上表面使得所述第二多晶硅的所述上表面与所述台面的所述上表面齐平；以及
形成源极金属层的源极触点，该源极触点耦合到所述第一多晶硅的表面且与该表面相接触，其中在所述基板上形成的所述源极金属层在与所述台面齐平的所述上表面上方延伸，以及形成栅极金属层的栅极触点，该栅极触点耦合到所述第二多晶硅的表面且与该表面相接触，其中在所述基板上形成的所述栅极金属层在与所述台面齐平的所述上表面上方延伸。
2.如权利要求1所述的方法，其中，所述第一和第二多晶硅抛光处理和所述氧化物抛光处理包括化学机械抛光处理。
3.如权利要求1所述的方法，其中，所述源极触点直接在所述第一多晶硅上并与其接触，并且所述栅极触点直接在所述第二多晶硅之上并与其接触。
4.如权利要求1所述的方法，其中，所述源极触点是第一金属层的一部分，并且所述栅极触点是第二金属层的一部分，其中，所述第一和第二金属层在同一表面平面中，但是物理上彼此分开。
5.如权利要求1所述的方法，其中，所述第三沟槽比所述栅极触点宽。
6.一种半导体装置，其包括：
在基板中形成的源极沟槽；
在所述基板中形成的栅极沟槽，其中，所述栅极沟槽与所述源极沟槽平行，并且其中所述源极沟槽和所述栅极沟槽由具有上表面的台面分隔开；
源极金属层的源极触点，该源极触点在所述源极沟槽的第一端与所述源极沟槽中的第一多晶硅的表面相耦合且相接触，其中在所述基板上形成的所述源极金属层在所述源极沟槽、所述台面和所述栅极沟槽上方延伸；和
栅极金属层的栅极触点，该栅极触点在所述栅极沟槽的第二端与所述栅极沟槽中的第二多晶硅的表面相耦合且相接触，其中在所述基板上形成的所述栅极金属层在所述源极沟槽、所述台面和所述栅极沟槽上方延伸，并且其中在所述源极沟槽中的所述第一多晶硅的所述表面和在所述栅极沟槽中的所述第二多晶硅的所述表面与所述台面的所述上表面齐平。
7.如权利要求6所述的半导体装置，其中，所述源极触点是第一金属层的一部分，并且所述栅极触点是第二金属层的一部分，其中，所述第一和第二金属层物理上彼此分开，并处于同一表面平面上。
8.如权利要求6所述的半导体装置，其中，所述栅极沟槽在所述第二端更宽。
9.如权利要求6所述的半导体装置，其中，所述栅极沟槽比所述栅极触点宽。
10.一种制造半导体装置的方法，所述方法包括：
在基板中平行地形成第一沟槽和第二沟槽，所述第一和第二沟槽由具有上表面的第一台面分隔开；
在所述第一和第二沟槽之内以及所述第一台面的所述上表面之上形成第一氧化物层，所述第一氧化物层的上表面在所述台面的所述上表面的上方，然后将第一多晶硅沉积到所述第一和第二沟槽中，其中在所述第一和第二沟槽中的所述第一多晶硅的上表面被暴露；
执行第一多晶硅抛光处理以从所述第一多晶硅的所述上表面除去至少一部分所述第一多晶硅；
在所述第一多晶硅抛光处理被执行之后，回蚀所述第一多晶硅的所述上表面使得其相对于所述第一氧化物层的所述上表面是凹陷的；
在对所述第一多晶硅的所述上表面进行所述回蚀之后，执行氧化物抛光处理以从所述第一台面上除去所述第一氧化物层以及所述第一多晶硅的所述上表面的凸起到所述第一台面以上的部分，使得在所述氧化物抛光处理被执行之后，所述第一多晶硅的所述上表面与所述第一台面的所述上表面齐平；
在所述第一多晶硅抛光处理之后并且在所述氧化物抛光处理被执行之后，在所述第一和第二沟槽之间的所述第一台面中形成第三沟槽，所述第一和第三沟槽由具有上表面的第二台面分隔开，并且所述第二和第三沟槽由具有上表面的第三台面分隔开，其中，所述第三沟槽平行于所述第一和第二沟槽并且比所述第一和第二沟槽浅；
在所述第三沟槽之内以及在所述第二和第三台面之上形成第二氧化物层，然后将第二多晶硅沉积到所述第三沟槽中，其中在所述第三沟槽中的所述第二多晶硅的上表面被暴露；
执行第二多晶硅抛光处理，以平坦化所述第二多晶硅的所述上表面，使得所述第二多晶硅的所述上表面与所述第二台面的所述上表面和所述第三台面的所述上表面齐平，以及；
形成源极金属层的源极触点，以及形成栅极金属层的栅极触点，该源极触点耦合到所述第一多晶硅的表面且与该表面相接触，其中所述源极金属层形成在所述基板上以在与所述第一台面齐平的所述上表面上方延伸，该栅极触点耦合到所述第二多晶硅的表面且与该表面相接触，其中所述栅极金属层形成在所述基板上以在与所述第二和第三台面齐平的所述第二多晶硅的所述上表面上方延伸。
11.如权利要求10所述的方法，其中，所述源极金属层和所述栅极金属层在同一表面平面中，但是物理上彼此分开。
12.如权利要求10所述的方法，其中，所述第一和第二多晶硅抛光处理和所述氧化物抛光处理包括化学机械抛光处理。
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