JP4626131B2

JP4626131B2 - 絶縁ゲート型半導体装置

Info

Publication number: JP4626131B2
Application number: JP2003195535A
Authority: JP
Inventors: 直樹熊谷
Original assignee: Fuji Electric Systems Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2003-07-11
Filing date: 2003-07-11
Publication date: 2011-02-02
Anticipated expiration: 2023-07-11
Also published as: JP2005032941A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体スイッチングデバイス等に用いられるＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などの絶縁ゲート型半導体装置に関する。
【０００２】
【従来の技術】
図９は、従来のトレンチゲート構造を有するＩＧＢＴの構成を示す断面図である。図９に示すように、ｐ層５が、ドリフト層となるｎ^-層４の表面に形成されている。ｐ層５は、その表面からｎ^-層４に達する複数のトレンチ８，９により、ｐベース領域６と浮遊ｐ領域７に分割されている。
【０００３】
ｐベース領域６は、ｐ層５のうち、隣り合う第１のトレンチ８の間に挟まれた領域である。ｎ⁺エミッタ領域１０は、ｐベース領域６において第１のトレンチ８の側面に設けられている。エミッタ電極１１は、ｎ⁺エミッタ領域１０およびｐベース領域６に電気的に接続している。実際のチャネル形成に寄与するポリシリコンよりなるゲート領域１２は、第１のトレンチ８内にゲート絶縁膜１３を介して設けられており、ゲート電極１４に電気的に接続されている。
【０００４】
浮遊ｐ領域７は、ｐ層５のうち、隣り合う第２のトレンチ９の間に挟まれた領域、または第１のトレンチ８の、ｎ⁺エミッタ領域１０のない側の側面と第２のトレンチ９との間に挟まれた領域である。浮遊ｐ領域７は、ｎ^-層４とはｐｎ接合により絶縁されており、かつゲート絶縁膜１３によりゲート領域１２から絶縁されている。つまり、浮遊ｐ領域７は、いわゆるフローティング状態となっている。
【０００５】
実際のチャネル形成に寄与しないポリシリコンよりなるダミーゲート領域１５は、第２のトレンチ９内に絶縁膜１６を介して設けられており、電極１７に電気的に接続されている。この電極１７は、ゲート電極１４に電気的に接続されている。一方、ｎバッファ層３およびｐコレクタ層２は、ｎ^-層４の裏面側に設けられている。コレクタ電極１は、コレクタ層２に電気的に接続している。
【０００６】
図９に示す構成のＩＧＢＴにおいて、エミッタ電極１１に対して正の電圧がコレクタ電極１に印加されている状態で、エミッタ電極１１に対してゲート絶縁膜１３近傍のｐベース領域６に反転層が生成されるような正の電圧がゲート電極１４に印加されると、電子がｎ⁺エミッタ領域１０から反転層を介してｎ^-層４に注入される。ｎ⁺エミッタ領域１０に注入された電子はｎバッファ層３に到達し、ｐコレクタ層２からの正孔の注入を引き起こす。このような、いわゆる伝導度変調によって、オン電圧が低くなる。
【０００７】
ｎバッファ層３を介してｎ^-層４に注入された正孔は、フローティング状態の浮遊ｐ領域７を通ることができず、ｐベース領域６を通ってエミッタ電極１１に流出する。そのため、ｎ^-層４においてｐベース領域６の近傍の正孔密度が上昇し、これに伴って電子の注入が増加する。このような、いわゆるＩＥ（インジェクション・エンハンスメント）効果により、さらにオン電圧が低くなる。このような浮遊ｐ領域を備えたＩＧＢＴは、ＩＥＧＴ（インジェクション・エンハンスト・インシュレイテッド・ゲート・バイポーラトランジスタ）と呼ばれることがある（たとえば、特許文献１参照。）。
【０００８】
しかし、上述したＩＥＧＴでは、チャネル形成に寄与しないダミーゲートが多く存在するため、ゲート−コレクタ間容量が大きくなり、スイッチング損失が大きいという欠点や、ゲート駆動エネルギーが大きいという欠点や、ゲート欠陥に起因する不良率が高いなどの欠点がある。図１０に示すように、ダミーゲート領域１５にエミッタ電位が印加される構成（たとえば、特許文献２、特許文献３参照。）にすれば、ゲート−コレクタ間容量が小さくなるので、スイッチング損失やゲート駆動エネルギーが小さくなる。
【０００９】
しかし、図１０に示す構成のＩＧＢＴでも、ダミーゲート数が多いという点では図９に示す構成のＩＧＢＴと同じであるため、ゲート欠陥に起因する欠点を解消することはできない。ゲート欠陥を減らすには、図１１に示すように、ダミーゲートを持たない構造とするのが有効である（たとえば、特許文献１参照。）。
【００１０】
図１２は、図１１示す構成のＩＧＢＴの容量を模式的に示す要部断面図である。図１２において、Ｃｇｅはゲート−エミッタ間容量であり、Ｃｇｃはゲート−コレクタ間容量である。また、Ｃｇｆはゲート−浮遊ｐ領域間容量であり、Ｃｃｆはコレクタ−浮遊ｐ領域間容量である。これらの各容量には、各半導体領域に広がる空乏層容量も考慮されている。
【００１１】
図１２に示すように、ゲート−浮遊ｐ領域間容量Ｃｇｆとコレクタ−浮遊ｐ領域間容量Ｃｃｆを直列接続した容量が、ゲート−コレクタ間容量Ｃｇｃに並列に加わる。したがって、実効的なゲート−コレクタ間容量Ｃはつぎの（１）式で表される。
【００１２】
Ｃ＝Ｃｇｃ＋Ｃｇｆ・Ｃｃｆ／（Ｃｇｆ＋Ｃｃｆ）・・・（１）
【００１３】
一般的に、良好な耐圧を得るためにトレンチ８がｐ層５内から突出する量は、ｐ層５の深さに比較して小さい。また、トレンチ８の幅も小さいので、ゲート−コレクタ間容量Ｃｇｃはゲート−浮遊ｐ領域間容量Ｃｇｆよりも小さい。これに対してＩＥ効果を高めるために浮遊ｐ領域７の幅は大きいので、コレクタ−浮遊ｐ領域間容量Ｃｃｆは非常に大きくなる。
【００１４】
したがって、ダミーゲートを持たない構成では、実効的なゲート−コレクタ間容量Ｃが非常に大きくなってしまう。そのため、ゲート−コレクタ間帰還容量によりスイッチング損失が増大したり、インバータ等の応用回路においてＩＧＢＴに並列接続されたＦＷＤ（還流用ダイオード）の逆回復時に、ゲート−コレクタ間帰還容量を介したフィードバックにより発振現象が発生するなどの不具合がある。
【００１５】
そこで、図１３に示すように、浮遊ｐ領域７に電極１８を介してエミッタ電位を印加する構成のＩＧＢＴが公知である。このようにすると、図１２に示すゲート−浮遊ｐ領域間容量Ｃｇｆおよびコレクタ−浮遊ｐ領域間容量Ｃｃｆは、それぞれゲート−エミッタ間容量およびコレクタ−エミッタ間容量に変換される。それによって、実効的なゲート−コレクタ間容量は、図１２に示すＣｇｃのみとなり、低い値に抑えられる。
【００１６】
図１１に示す構成のＩＧＢＴ（ＩＥ効果あり）と、図１３に示す構成のＩＧＢＴ（ＩＥ効果なし）とで、出力特性を比較した結果を図１４に模式的に示す。図１４において、実線は図１１に示すＩＧＢＴの出力特性であり、破線は図１３に示すＩＧＢＴの出力特性である。
【００１７】
【特許文献１】
特開２００１−３３２７２８号公報
【特許文献２】
特開平１１−３３０４６６号公報
【特許文献３】
特開２００１−３０８３２７号公報
【００１８】
【発明が解決しようとする課題】
しかしながら、図１３に示す構成のＩＧＢＴのように、浮遊ｐ領域７をエミッタ電極１１に接続すると、ｐコレクタ層２から正孔が引き抜かれるため、図１４にも示すように上述したＩＥ効果が得られなくなってしまう。そのため、オン電圧が増加するという問題点がある。
【００１９】
本発明は、上記問題点に鑑みてなされたものであって、ＩＥ効果による低オン電圧化を妨げることなく、ゲート−コレクタ間容量を低減させることができる絶縁ゲート型半導体装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記目的を達成するため、本発明は、第１導電型の第１の半導体領域と、前記第１の半導体領域の表面部分に選択的に形成された第２導電型の第２の半導体領域と、前記第２の半導体領域の表面部分に選択的に形成された第１導電型の第３の半導体領域と、前記第１の半導体領域の裏面に形成された第２導電型の第４の半導体領域と、前記第２の半導体領域を貫通して前記第１の半導体領域に達する複数のトレンチと、前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極と、前記第２の半導体領域の一部および前記第３の半導体領域に共通に接触したエミッタ電極と、前記ゲート電極と前記エミッタ電極を絶縁するための層間絶縁膜と、前記第４の半導体領域に接触したコレクタ電極と、を具備し、前記第２の半導体領域の、前記トレンチにより仕切られた複数の領域が、前記第３の半導体領域を前記トレンチの側壁に備え前記エミッタ電極と接触するベース領域と、前記第３の半導体領域を備えず電気的に浮遊した浮遊領域と、からなり、前記浮遊領域の表面上のみに、前記ゲート絶縁膜と同じ厚さで、かつ前記層間絶縁膜よりも薄い絶縁膜を介してエミッタ電位の領域が設けられていることを特徴とする。
【００２１】
この発明によれば、トレンチ側面にエミッタ領域が設けられていない側の半導体領域とエミッタ電極との間に比較的大きなキャパシタが形成されるので、ゲート−コレクタ間容量の大部分がコレクタ−エミッタ間容量およびゲート−エミッタ間容量に変換される。また、トレンチ側面にエミッタ領域が設けられていない側の半導体領域は、直流的にはフローティング状態となっているので、ＩＥ効果による低オン電圧化は有効である。したがって、ＩＥ効果による低オン電圧化を妨げることなく、実効的なゲート−コレクタ間容量を低減させることができる。
【００２２】
また、上記目的を達成するため、本発明は、前記浮遊領域のトレンチの間隔が前記ベース領域のトレンチの間隔よりも広いこととする。または、前記エミッタ電位の領域が前記浮遊領域の表面から該浮遊領域内に形成したトレンチに、前記ゲート絶縁膜と同じ厚さで、かつ前記層間絶縁膜よりも薄い絶縁膜を介して形成された領域であることとする。
【００２３】
この発明によれば、トレンチの間隔が広い部分の半導体領域とエミッタ電極との間に比較的大きなキャパシタが形成されるので、ゲート−コレクタ間容量の大部分がコレクタ−エミッタ間容量およびゲート−エミッタ間容量に変換される。また、トレンチの間隔が広い部分の半導体領域は、直流的にはフローティング状態となっているので、ＩＥ効果による低オン電圧化は有効である。したがって、ＩＥ効果による低オン電圧化を妨げることなく、実効的なゲート−コレクタ間容量を低減させることができる。
【００２４】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。なお、すべての図面において同様の構成には同一の符号を付し、重複する説明を省略して、異なる構成についてのみ説明する。
【００２５】
実施の形態１．
図１は、本発明の実施の形態１にかかる絶縁ゲート型半導体装置の構成を示す断面図である。図１に示すように、実施の形態１のＩＧＢＴでは、ｐ層５は、その表面からｎ^-層４に達する複数のトレンチ８により、ｐベース領域６と浮遊ｐ領域７に分割されている。なお、図１において、一点鎖線で仕切られた領域は、１セル領域を表す（他の図においても同じ）。
【００２６】
ｐベース領域６は、ｐ層５のうち、隣り合うトレンチ８の、ｎ⁺エミッタ領域１０が設けられた側の側面の間に挟まれた領域である。浮遊ｐ領域７は、ｐ層５のうち、隣り合うトレンチ８の、ｎ⁺エミッタ領域１０が存在しない側の側面の間に挟まれた領域である。通常、トレンチ８の間隔が狭い部分がｐベース領域６となり、トレンチ８の間隔が広い部分が浮遊ｐ領域７となる。
【００２７】
浮遊ｐ領域７の表面の一部または全部は、酸化膜等の絶縁膜３１により被われている。この絶縁膜３１の上には、たとえばポリシリコンよりなる領域３２が設けられている。このポリシリコン領域３２は、電極３３を介してエミッタ電極１１に電気的に接続されており、常にエミッタ電位となる。以下、この領域３２をエミッタ電位領域と呼ぶ。エミッタ電位領域３２、浮遊ｐ領域７および絶縁膜３１は、エミッタ電位領域３２と浮遊ｐ領域７との間に絶縁膜３１を挟むキャパシタを構成している。
【００２８】
ここで、キャパシタを構成する絶縁膜３１の厚さは、ゲート絶縁膜１３の厚さと同じかそれよりも厚い。その理由は、ゲート絶縁膜より薄い場合は必要な酸化膜の信頼性を確保できない可能性が高いためである。また、絶縁膜３１は、ゲート電極１４を覆う図示しない層間絶縁膜よりも薄くなっている。その理由は、層間絶縁膜と同じ場合は浮遊ｐ領域７−ポリシリコン領域３２間の容量と図示しない層間絶縁膜上のエミッタ電極−浮遊ｐ領域７間の容量差がほとんどなく、本構造の特徴が表れないからである。なお、絶縁膜３１の厚さはゲート絶縁膜と同じにすることにより特別な工程を追加することなく本構造を形成できるため都合がよい。
【００２９】
図２は、図１に示す構成のＩＧＢＴの容量を模式的に示す要部断面図である。図２において、Ｃｇｅ、Ｃｇｃ、ＣｇｆおよびＣｃｆは、それぞれゲート−エミッタ間容量、ゲート−コレクタ間容量、ゲート−浮遊ｐ領域間容量およびコレクタ−浮遊ｐ領域間容量である。また、Ｃｆｅは浮遊ｐ領域−エミッタ間容量である。これらの各容量には、各半導体領域に広がる空乏層容量も考慮されている。
【００３０】
図２に示すように、ゲート−浮遊ｐ領域間容量Ｃｇｆとコレクタ−浮遊ｐ領域間容量Ｃｃｆとの接続ノードとエミッタ電極１１との間に浮遊ｐ領域−エミッタ間容量Ｃｆｅを接続した等価回路となる。したがって、実効的なゲート−コレクタ間容量Ｃはつぎの（２）式で表される。
【００３１】
Ｃ＝Ｃｇｃ＋Ｃｇｆ・Ｃｃｆ／（Ｃｇｆ＋Ｃｃｆ＋Ｃｆｅ）・・・（２）
【００３２】
ここで、浮遊ｐ領域−エミッタ間容量Ｃｆｅは、ゲート−浮遊ｐ領域間容量Ｃｇｆとコレクタ−浮遊ｐ領域間容量Ｃｃｆとの和（Ｃｇｆ＋Ｃｃｆ）に比較して大きい値となっている。そのため、［Ｃｇｆ・Ｃｃｆ／（Ｃｇｆ＋Ｃｃｆ＋Ｃｆｅ）］はゼロに近い値となり、実効的なゲート−コレクタ間容量ＣはＣｇｃ程度となるので、実効的なゲート−コレクタ間容量が大幅に削減される。
【００３３】
一方、浮遊ｐ領域７は直流的にはフローティング状態であるので、ＩＥ効果による低オン電圧化に対しては何ら悪影響がない。したがって、図１に示す構成のＩＧＢＴのオン電圧については、図１１に示す従来構成のＩＧＢＴと同等の低い値となる。また、ダミーゲートがないため、良品率の向上が期待される。万一、浮遊ｐ領域７とエミッタ電位領域３２とが短絡しても、その短絡箇所の抵抗値が十分大きければ特性的な影響は殆んどない。短絡箇所の抵抗が低い場合には、図１１に示す従来構成と等価な構成となるので、オン電圧が従来の素子と同じになるだけである。
【００３４】
つぎに、実施の形態１の素子の製造プロセスについて図３〜図５を参照しながら簡潔に説明する。図３〜図５は、製造途中の素子表面部分の断面構成（１セル分）を工程順に示す図である。
【００３５】
まず、周知の方法によりｎ^-層４の上にｐ層５を形成する（図３（ａ））。ついで、周知のフォトプロセスおよびトレンチエッチングをおこなって、複数のトレンチ８をｐ層５の表面からｎ^-層４に達するように形成する。これによって、ｐ層５は、ｐベース領域６と浮遊ｐ領域７とに分割される（図３（ｂ））。
【００３６】
ついで、トレンチ８の側面および底面、並びにｐ層５の表面に酸化膜を形成する。この酸化膜は、トレンチ８内ではゲート絶縁膜１３となり、一方、浮遊ｐ領域７の表面上ではキャパシタを構成する絶縁膜３１となる（図３（ｃ））。ついで、ポリシリコン膜４１を積層し、トレンチ８をポリシリコンで埋める。そして、レジスト４２を塗布し、パターニングしてエミッタ電位領域３２の形成領域上にのみレジスト４２を残す（図４（ｄ））。
【００３７】
残留したレジスト４２をマスクとして、ポリシリコン膜４１をエッチングし、トレンチゲート構造のゲート領域１２を形成するとともに、エミッタ電位領域３２を形成する。そして、レジスト４２を除去する（図４（ｅ））。再びレジスト４３を塗布し、パターニングしてエミッタ領域１０の形成領域を開口させる。そして、たとえばイオン注入法により、ｐベース領域６の、エミッタ領域１０の形成領域にｎ型半導体を形成する不純物を導入する。（図４（ｆ））。
【００３８】
レジスト４３を除去した後、熱処理をおこなってｎ⁺エミッタ領域１０を形成する（図５（ｇ））。ついで、層間絶縁膜４４を積層し、この層間絶縁膜４４の、ｐベース領域６およびｎ⁺エミッタ領域１０とのコンタクト領域、並びにエミッタ電位領域３２とのコンタクト領域をエッチングにより除去する（図５（ｈ））。ついで、メタル４５を積層し、エミッタ電極１１および電極３３を形成する（図５（ｉ））。
【００３９】
なお、図５（ｉ）では、ゲート領域１２とゲート電極１４とのコンタクト部については示されていない。また、素子の裏面側構造の作製については従来通りであるので、説明および図示を省略する。ところで、上述した製造プロセスにおいて、ゲート絶縁膜１３と浮遊ｐ領域７上の絶縁膜３１を別々に形成するようにしてもよい。その場合には、たとえば絶縁膜３１をゲート絶縁膜１３よりも厚く形成することによって、浮遊ｐ領域−エミッタ間容量Ｃｆｅを調整することができる。さらに、ゲート領域１２とエミッタ電位領域３２を別々に形成するようにしてもよい。
【００４０】
上述した実施の形態１によれば、ゲート−コレクタ間容量の大部分がコレクタ−エミッタ間容量およびゲート−エミッタ間容量に変換されるので、実効的なゲート−コレクタ間容量を低減させることができる。したがって、ゲート−コレクタ間帰還容量を介して、コレクタ電位がゲートにフィードバックされるのを低減させることができるので、ターンオン時の発振現象を防止することができる。また、ＩＥ効果により低オン電圧化が図れる。
【００４１】
実施の形態２．
図６は、本発明の実施の形態２にかかる絶縁ゲート型半導体装置の構成を示す断面図である。図６に示すように、実施の形態２は、浮遊ｐ領域７上に、絶縁膜３１、エミッタ電位領域３２および電極３３をそれぞれ各ゲート領域１２ごとに、各ゲート領域１２の近くに設けたものである。すなわち、実施の形態２では、実施の形態１の絶縁膜３１、エミッタ電位領域３２および電極３３がゲート領域１２ごとに分割された構成となっている。その他の構成は実施の形態１と同じである。
【００４２】
実施の形態２によれば、実施の形態１と同様に、実効的なゲート−コレクタ間容量の低減効果、およびＩＥ効果によるオン電圧の低減効果が得られる。また、実施の形態１と比べて、浮遊ｐ領域７の抵抗によるコレクタ−エミッタ間容量の増大を抑制することができるので、ターンオン時の損失の増大を抑制することができる。
【００４３】
実施の形態３．
図７は、本発明の実施の形態３にかかる絶縁ゲート型半導体装置の構成を示す断面図である。実施の形態３は、浮遊ｐ領域７に、浮遊ｐ領域７よりも浅い第２のトレンチ１９を形成し、その第２のトレンチ１９の内面に絶縁膜２６を設け、さらにその絶縁膜２６の内側をポリシリコンで埋めてエミッタ電位領域２５とすることにより、浮遊ｐ領域−エミッタ間容量Ｃｆｅとなるトレンチ構造のキャパシタを設けたものである。エミッタ電位領域２５は電極２７を介してエミッタ電極１１に電気的に接続される。その他の構成は実施の形態１と同じである。
【００４４】
実施の形態３によれば、実施の形態１と同様に、実効的なゲート−コレクタ間容量の低減効果、およびＩＥ効果によるオン電圧の低減効果が得られる。また、浮遊ｐ領域７が比較的狭い領域であっても、大きなキャパシタンスを得ることができる。また、望ましくは、第２のトレンチ１９をゲート領域１２の近くに形成するのがよい。そうすれば、実施の形態２と同様に、ターンオン時の損失の増大を抑制することができる。
【００４５】
実施の形態４．
図８は、本発明の実施の形態４にかかる絶縁ゲート型半導体装置の構成を示す断面図である。実施の形態４は、実施の形態３において、第２のトレンチ１９をトレンチ８と同じ深さとし、浮遊ｐ領域７の深さを第２のトレンチ１９よりも深くしたものである。その他の構成は実施の形態３または実施の形態１と同じである。
【００４６】
実施の形態４では、ｐベース領域６と浮遊ｐ領域７とでは深さが異なっており、浮遊ｐ領域７の方が深い。この様な深さの違うｐ領域６，７を形成するには、ゲート領域１２となるトレンチ８の表面近傍にｐ型不純物が導入されないように、トレンチ８およびその近傍領域をレジストで被覆してｐ型不純物のイオン注入をおこなえばよい。なお、本工程を、周辺耐圧構造に必要なｐ領域を形成する工程と共通化すれば、製造工程が増加することはない。
【００４７】
実施の形態４によれば、実施の形態１と同様に、実効的なゲート−コレクタ間容量の低減効果、およびＩＥ効果によるオン電圧の低減効果が得られる。また、異なる深さのトレンチを形成する必要がないので、実施の形態３と比べて、プロセスを簡略化することができる。さらに、ｐベース領域６および浮遊ｐ領域７から伸びる空乏層が平面接合の場合と近くなるので、耐圧を高くすることができる。
【００４８】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。また、本発明は、上述した各実施の形態と逆の導電型でも同様に成り立つ。
【００４９】
【発明の効果】
本発明によれば、ゲート−コレクタ間容量の大部分がコレクタ−エミッタ間容量およびゲート−エミッタ間容量に変換され、またＩＥ効果による低オン電圧化は有効なままであるので、ＩＥ効果による低オン電圧化を妨げることなく、実効的なゲート−コレクタ間容量を低減させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる絶縁ゲート型半導体装置の構成を示す断面図である。
【図２】図１示す構成の絶縁ゲート型半導体装置の容量を模式的に示す要部断面図である。
【図３】図１示す構成の絶縁ゲート型半導体装置の製造工程の一部を順に示す断面図である。
【図４】図１示す構成の絶縁ゲート型半導体装置の製造工程の一部を順に示す断面図である。
【図５】図１示す構成の絶縁ゲート型半導体装置の製造工程の一部を順に示す断面図である。
【図６】本発明の実施の形態２にかかる絶縁ゲート型半導体装置の構成を示す断面図である。
【図７】本発明の実施の形態３にかかる絶縁ゲート型半導体装置の構成を示す断面図である。
【図８】本発明の実施の形態４にかかる絶縁ゲート型半導体装置の構成を示す断面図である。
【図９】従来のトレンチゲート型ＩＧＢＴの構成を示す断面図である。
【図１０】従来のトレンチゲート型ＩＧＢＴの構成を示す断面図である。
【図１１】従来のトレンチゲート型ＩＧＢＴの構成を示す断面図である。
【図１２】図１１示す構成のＩＧＢＴの容量を模式的に示す要部断面図である。
【図１３】従来のトレンチゲート型ＩＧＢＴの構成を示す断面図である。
【図１４】ＩＥ効果のあるＩＧＢＴと、ＩＥ効果のないＩＧＢＴとで出力特性を比較した結果を模式的に示す特性図である。
【符号の説明】
７トレンチのエミッタ領域のない側面側またはトレンチの間隔が広い部分の半導体領域（浮遊ｐ領域）
８トレンチ
１０ｎ⁺エミッタ領域
１３ゲート絶縁膜
１９第２のトレンチ
２５，３２エミッタ電位領域
２６，３１絶縁膜

Claims

第１導電型の第１の半導体領域と、前記第１の半導体領域の表面部分に選択的に形成された第２導電型の第２の半導体領域と、前記第２の半導体領域の表面部分に選択的に形成された第１導電型の第３の半導体領域と、前記第１の半導体領域の裏面に形成された第２導電型の第４の半導体領域と、前記第２の半導体領域を貫通して前記第１の半導体領域に達する複数のトレンチと、前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極と、前記第２の半導体領域の一部および前記第３の半導体領域に共通に接触したエミッタ電極と、前記ゲート電極と前記エミッタ電極を絶縁するための層間絶縁膜と、前記第４の半導体領域に接触したコレクタ電極と、を具備し、
前記第２の半導体領域の、前記トレンチにより仕切られた複数の領域が、前記第３の半導体領域を前記トレンチの側壁に備え前記エミッタ電極と接触するベース領域と、前記第３の半導体領域を備えず電気的に浮遊した浮遊領域と、からなり、
前記浮遊領域の表面上のみに、前記ゲート絶縁膜と同じ厚さで、かつ前記層間絶縁膜よりも薄い絶縁膜を介してエミッタ電位の領域が設けられていることを特徴とする絶縁ゲート型半導体装置。
前記浮遊領域のトレンチの間隔が前記ベース領域のトレンチの間隔よりも広いことを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
前記エミッタ電位の領域が前記浮遊領域の表面から該浮遊領域内に形成したトレンチに、前記ゲート絶縁膜と同じ厚さで、かつ前記層間絶縁膜よりも薄い絶縁膜を介して形成された領域であることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。