CN108538912B - 沟槽台阶栅igbt芯片 - Google Patents

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Abstract

本发明提出了一种沟槽台阶栅IGBT芯片，包括衬底和位于衬底表面内的第一沟槽栅，所述第一沟槽栅结构为实栅，所述第一沟槽栅的栅极氧化层由不同的栅氧厚度组成，位于上方的栅极氧化层的栅氧厚度小于位于下方的栅极氧化层的栅氧厚度。本发明的沟槽台阶栅IGBT芯片有效沟道工作区采用比较薄的栅极氧化层，而在沟槽底部采用比较厚的栅极氧化层，从而提升了芯片密度、降低了通耗和增强了栅极对开关的控制能力，增加了沟道底部的耐压能力和降低输出电容，从而降低开关损耗；同时增加P阱剂量以维持Vth在同一水平并增强了器件的反闩锁能力，从而实现在提升芯片电流密度的同时还优化了芯片的电学性能和可靠性。

Description

沟槽台阶栅IGBT芯片
技术领域
本发明涉及半导体器件领域、尤其涉及一种具有台阶形貌栅氧化层的沟槽栅IGBT芯片。
背景技术
自1980年前后IGBT器件问世以来，由于其既具有双极晶体管通态压降低、电流密度大，又具有MOSFET管输入阻抗高、响应速度快等特点，被广泛应用于轨道交通，智能电网，工业变频，新能源开发等领域。
随着沟槽技术在IGBT器件结构中的成熟应用，研发人员用沟槽栅结构取代平面栅结构,如图1现有技术中沟槽栅IGBT芯片结构的剖面示意图所示，沟槽栅IGBT通过刻蚀工艺形成沟槽栅，成功实现将电流沟道由表面横向转为体内纵向，有效消除平面栅体内的JFET效应，并极大提高元胞密度，从而大幅度提升芯片电流密度，在中低压应用领域逐渐取代了平面栅技术。
为进一步提升芯片功率密度，各大IGBT芯片生产商纷纷推出精细沟槽设计，通过先进光刻技术和工艺制程，降低槽宽，缩小槽间距，从而增加MOS沟道密度，提升芯片电流密度，降低通耗，优化关断损耗和通耗的折中关系，在低压芯片(比方说750V)上取得了很大成功。可是对于中高压器件来说，沟道密度过高会导致芯片单位面积功率密度过大而导致热损耗过大而影响其应用。另外，目前芯片由于要兼顾到槽底部的耐压能力，采用的栅极氧化层也都比较厚。所以对中高压芯片，需要采用新的设计理念，在不使用精细沟槽的条件下，实现对芯片电流密度的提升，以满足下一代应用系统对功率、性能、效率、可靠性等的需求。
发明内容
为了解决上述技术问题，本发明提供了一种既可以提升芯片电流密度又优化了芯片的电学性能和可靠性的具有台阶形貌栅极氧化层的沟槽栅IGBT芯片。
本发明的沟槽台阶栅IGBT芯片，包括N型衬底和位于衬底表面内的第一沟槽栅，所述第一沟槽栅结构为实栅，所述第一沟槽栅的栅极氧化层为台阶形貌，第一沟槽栅的栅极氧化层由不同的栅氧厚度组成，位于上方的栅极氧化层的栅氧厚度小于位于下方的栅极氧化层的栅氧厚度。
优选地，所述较薄栅极氧化层的厚度为
Figure BDA0001652009880000021
较厚栅极氧化层的厚度为
Figure BDA0001652009880000022
在一个实施方式中，所述衬底表面上方由上到下依次为掺杂类型相反的P阱区和N阱区。
在一个实施方式中，所述P阱区的深度不超过薄栅极氧化层的长度。
在一个实施方式中，所述N阱区的深度不超过沟槽的底部。
优选地，所述P阱区参杂浓度峰值在1.0e17～6.0e17cm-3，N阱区参杂浓度峰值在1.0e16～1.0e17cm-3。
在一个实施方式中，所述芯片还可以包括一个或多个的第二沟槽栅，所述第二沟槽栅为虚栅。
在一个实施方式中，所述虚栅的栅极氧化层和实栅一致，即虚栅的栅极氧化层也由不同的栅氧厚度组成，位于上方的栅极氧化层的栅氧厚度小于位于下方的栅极氧化层的栅氧厚度。
在一个实施方式中，所述虚栅的栅极氧化层为常规氧化层。
在一个实施方式中，所述第一沟槽栅和第二沟槽栅内部由多晶硅填充，所述第一沟槽栅和第二沟槽栅的表面设置有二氧化硅隔离层，二氧化硅隔离层上方为发射极金属层。
在一个实施方式中，所述第一沟槽栅的两侧分别设置有0.3～1.0μm深的台阶，所述台阶底部设置有高剂量的P+发射极，P+发射极浓度>1e19cm-3。
在一个实施方式中，所述第一沟槽栅在近二氧化硅隔离层表面与台阶之间设置有高参杂的N+源极，所述N+源极的掺杂浓度>1e19cm-3。
在一个实施方式中，P+发射极和N+源极通过金属铝连至芯片发射极金属层，第一沟槽栅的多晶硅通过母线连至芯片栅极，第二沟槽栅的多晶硅悬空或连至P+发射极。
在一个实施方式中，芯片体结构可以采用穿通型(Punch Through)、非穿通型(Non-Punch Through)或软穿通型(Soft Punch Through)结构。
在一个实施方式中，本发明的沟槽台阶栅IGBT芯片也适合其他半导体材料器件，如碳化硅IGBT等。
与现有技术相比，本发明的沟槽台阶栅IGBT芯片，具有以下优点：
1.本发明的沟槽台阶栅IGBT芯片栅极的栅极氧化层具有台阶形貌，台阶栅上段是MOS沟道工作区，采用比较薄的栅极氧化层，提升了芯片密度、降低了通耗和增强了栅极对开关的控制能力；
2.增加了P阱区剂量以保持和现有的芯片Vth在同一水平，而高的P阱区可以降低空穴通道的阻力，从而增强器件的反闩锁能力；
3.在沟槽底部采用比较厚的栅极氧化层，增加了沟道底部的耐压能力并降低了输出电容(Cgc)，从而降低了开关损耗，在提升了芯片电流密度的同时还优化了芯片的电学性能和可靠性。
上述技术特征可以各种适合的方式组合或由等效的技术特征来替代，只要能达到本发明的目的。
附图说明
在下文中将基于仅为非限定性的实施例并参考附图来对本发明进行更详细的描述。其中：
图1是现有技术中沟槽栅IGBT芯片结构的剖面示意图；
图2是本发明实施例一提供的沟槽台阶栅IGBT芯片的一个的元胞结构剖面示意图；
图3是本发明实施例二提供的沟槽台阶栅IGBT芯片的一个的元胞结构剖面示意图；
图4是本发明实施例三提供的沟槽台阶栅IGBT芯片的一个的元胞结构剖面示意图；
图5是本发明实施例四提供的沟槽台阶栅IGBT芯片的一个的元胞结构剖面示意图；
图6是是本发明实施例五提供的沟槽台阶栅IGBT芯片的一个的元胞结构剖面示意图。
在图中，相同的构件由相同的附图标记标示。附图并未按照实际的比例绘制。
图中，附图标记为：
1、N型衬底；2、N阱区；3、P阱区；4、二氧化硅隔离层；5、P+发射极；6、芯片发射极金属层；7、N+源极；8、虚栅的栅极氧化层；9、虚栅；10、实栅；11、多晶硅；12、实栅的栅极氧化层。
具体实施方式
以下将结合说明书附图和具体实施例对本发明做进一步详细说明。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
实施例一
图2为本发明实施例一提供的沟槽台阶栅IGBT芯片的一个的元胞结构剖面示意图，如图2所示，本发明的沟槽台阶栅IGBT芯片，包括N型衬底1和位于衬底表面内的第一沟槽栅和第二沟槽栅，第一沟槽栅结构为实栅，第二沟槽栅为虚栅，实栅10与虚栅9间隔设置，实栅的垂直栅极氧化层12为台阶形貌，即实栅的栅极氧化层12由不同的栅氧厚度组成，位于上方的栅极氧化层的栅氧厚度小于位于下方的栅极氧化层的栅氧厚度，虚栅9的栅极氧化层8为常规栅极氧化层形貌。
实栅的栅极氧化层分别由两种不同的栅氧厚度组成，上面栅极氧化层的栅氧厚度比传统的薄，下面的栅极氧化层的栅氧厚度比传统的厚，台阶栅上段是MOS沟道工作区，采用比较薄的栅极氧化层，可以提升芯片密度、降低通耗和增强栅极对开关的控制能力；而沟槽底部采用比较厚的栅极氧化层，增加了沟道底部的耐压能力并降低了输出电容，从而降低了开关损耗，在提升芯片电流密度的同时还优化了芯片的电学性能和可靠性。
优选地，较薄栅极氧化层的厚度为
Figure BDA0001652009880000041
较厚栅极氧化层的厚度为
Figure BDA0001652009880000042
进一步的，N型衬底1表面上方由上到下依次为掺杂类型相反的P阱区3和N阱区2，P阱区3的深度不超过较薄栅极氧化层的长度，N阱区2的深度不超过沟槽的底部。
优选地，P阱区3的参杂浓度峰值在1.0e17～6.0e17cm-3，N阱区2的参杂浓度峰值在1.0e16～1.0e17cm-3。P阱剂量的增加可以保持芯片Vth和现有的在同一水平，而高的P阱降低了空穴通道的阻力，从而增强了器件的反闩锁能力。
进一步的，实栅10和虚栅9的内部由多晶硅11填充，实栅10和虚栅9的表面设置有二氧化硅隔离层4，二氧化硅隔离层4上方为发射极金属层6。优选的，发射极金属层6为金属铝层。
进一步的，实栅10的两侧分别设置有台阶，优选地，台阶深度为0.3～1.0μm，在台阶底部设置有高剂量的P+发射极5，P+发射极浓度>1e19cm-3。
在实栅10的二氧化硅隔离层表面与台阶之间设置有高参杂的N+源极7，N+源极7的掺杂浓度>1e19cm-3。P+发射极5和N+源极7通过金属铝连至芯片发射极金属层6，实栅10的多晶硅通过母线连至芯片栅极，虚栅9的多晶硅悬空或连至P+发射极。
本实施例中台阶栅IGBT芯片正面按照上述方式设置，背面设计可采用现有技术中的设计方式，在此不再赘述。
本实施例中的上述沟槽台阶栅IGBT芯片结构仅为该器件一个元胞的基本结构，所谓元胞是指在整个沟槽栅IGBT芯片上的最小重复单元，即本发明提供的沟槽台阶栅IGBT芯片是由多个上述结构的元胞构成的。
实施例二
图3是本发明实施例二提供的沟槽台阶栅IGBT芯片的一个的元胞结构剖面示意图，如图3所示，本发明的沟槽台阶栅IGBT芯片，可以在实施例一的基础上进行改进，包括N型衬底1和位于衬底表面内的第一沟槽栅和第二沟槽栅，第一沟槽栅结构为实栅，第二沟槽栅为虚栅9，实栅10与虚栅9间隔设置，实栅10和虚栅9的栅极氧化层均为台阶形貌，实栅的栅极氧化层12由不同的栅氧厚度组成，位于上方的栅极氧化层的栅氧厚度小于位于下方的栅极氧化层的栅氧厚度，虚栅的栅极氧化层8与实栅的栅极氧化层12一致，也由不同的栅氧厚度组成，位于上方的栅极氧化层的栅氧厚度小于位于下方的栅极氧化层的栅氧厚度。
实栅的栅极氧化层分别由两种不同的栅氧厚度组成，上面的比传统的薄，下面的传统的厚，台阶栅的上段是MOS沟道工作区，采用比较薄的栅极氧化层，可以提升芯片密度、降低通耗和增强栅极对开关的控制能力；沟槽底部比较厚的栅极氧化层，增加了沟道底部的耐压能力并降低了输出电容，从而降低开关损耗。
优选地，较薄栅极氧化层的厚度为
Figure BDA0001652009880000051
较厚栅极氧化层的厚度为
Figure BDA0001652009880000052
进一步的，N型衬底1表面上方由上到下依次为掺杂类型相反的P阱区3和N阱区2，P阱区3的深度不超过较薄栅极氧化层的长度，N阱区2的深度不超过沟槽的底部。
优选地，P阱区3的参杂浓度峰值在1.0e17～6.0e17cm-3，N阱区2的参杂浓度峰值在1.0e16～1.0e17cm-3。P阱剂量的增加可以保持芯片Vth和现有的在同一水平，而高的P阱降低空穴通道的阻力，从而增强器件的反闩锁能力。
进一步的，实栅10和虚栅9的内部由多晶硅11填充，实栅10和虚栅9的表面设置有二氧化硅隔离层4，二氧化硅隔离层4上方为发射极金属层6。优选的，发射极金属层6为金属铝层。
进一步的，实栅10的两侧分别设置有台阶，优选地，台阶深度为0.3～1.0μm，在台阶底部设置有高剂量的P+发射极5，P+发射极浓度>1e19cm-3。
进一步的，实栅10在二氧化硅隔离层表面与台阶之间设置有高参杂的N+源极7，N+源极7的掺杂浓度>1e19cm-3。P+发射极5和N+源极7通过金属铝连至芯片发射极金属层6，实栅10的多晶硅通过母线连至芯片栅极，虚栅9的多晶硅悬空或连至P+发射极。
本实施例中台阶栅IGBT芯片正面按照上述方式设置，背面设计可采用现有技术中的设计方式，在此不再赘述。
本实施例中的上述沟槽台阶栅IGBT芯片结构仅为该器件一个元胞的基本结构，所谓元胞是指在整个沟槽栅IGBT芯片上的最小重复单元，即本发明提供的沟槽台阶栅IGBT芯片是由多个上述结构的元胞构成的。
实施例三
图4是本发明实施例一提供的沟槽台阶栅IGBT芯片的一个的元胞结构剖面示意图，如图4所示，本实施例三的沟槽台阶栅IGBT芯片，可以在实施例一或实施例二的基础上进行改进，本发明的沟槽台阶栅IGBT芯片，包括N型衬底1和位于衬底表面内的实栅10，没有虚栅结构，每个实栅10的栅极氧化层均为台阶形貌，实栅的栅极氧化层12由不同的栅氧厚度组成，位于上方的栅极氧化层的栅氧厚度小于位于下方的栅极氧化层的栅氧厚度。
实栅的栅极氧化层分别由两种不同的栅氧厚度组成，上面的比传统的薄，下面的传统的厚，台阶栅上段是MOS沟道工作区，采用比较薄的栅极氧化层，可以提升芯片密度、降低通耗和增强栅极对开关的控制能力；沟槽底部采用比较厚的栅极氧化层，增加了沟道底部的耐压能力并降低了输出电容，从而降低开关损耗，在提升芯片电流密度的同时还优化了芯片的电学性能和可靠性。
优选地，较薄栅极氧化层的厚度为
Figure BDA0001652009880000071
较厚栅极氧化层的厚度为
Figure BDA0001652009880000072
进一步的，N型衬底1表面上方由上到下依次为掺杂类型相反的P阱区3和N阱区2，P阱区3的深度不超过较薄栅极氧化层的长度，N阱区2的深度不超过沟槽的底部。
优选地，P阱区3的参杂浓度峰值在1.0e17～6.0e17cm-3，N阱区2的参杂浓度峰值在1.0e16～1.0e17cm-3。P阱剂量的增加可以保持芯片Vth和现有的在同一水平，而高的P阱降低了空穴通道的阻力，从而增强了器件的反闩锁能力。
进一步的，实栅10的内部由多晶硅11填充，实栅10的表面设置有二氧化硅隔离层4，二氧化硅隔离层4上方为发射极金属层6。优选的，发射极金属层6为金属铝层。
进一步的，实栅10的两侧分别设置有台阶，优选地，台阶深度为0.3～1.0μm，在台阶底部设置有高剂量的P+发射极5，P+发射极浓度>1e19cm-3。
在实栅10在二氧化硅隔离层表面与台阶之间设置有高参杂的N+源极7，N+源极7的掺杂浓度>1e19cm-3。P+发射极5和N+源极7通过金属铝连至芯片发射极金属层6，实栅10的多晶硅通过母线连至芯片栅极。
本实施例中台阶栅IGBT芯片正面按照上述方式设置，背面设计可采用现有技术中的设计方式，在此不再赘述。
本实施例中的上述沟槽台阶栅IGBT芯片结构仅为该器件一个元胞的基本结构，所谓元胞是指在整个沟槽栅IGBT芯片上的最小重复单元，即本发明提供的沟槽台阶栅IGBT芯片是由多个上述结构的元胞构成的。
实施例四
图5本发明实施例一提供的沟槽台阶栅IGBT芯片的一个的元胞结构剖面示意图，如图5所示，本实施例的沟槽台阶栅IGBT芯片，可以在上述实施例的基础上进行改进，本发明的沟槽台阶栅IGBT芯片，包括N型衬底1和位于衬底表面内的实栅10和虚栅9，每个实栅10周围可以设置有多个虚栅9，每个实栅10的栅极氧化层均为台阶形貌，实栅的栅极氧化层12由不同的栅氧厚度组成，位于上方的栅极氧化层的栅氧厚度小于位于下方的栅极氧化层的栅氧厚度。虚栅的栅极氧化层8为常规栅极氧化层形貌。
实栅的栅极氧化层分别由两种不同的栅氧厚度组成，上面的比传统的薄，下面的传统的厚，台阶栅上段是MOS沟道工作区，采用比较薄的栅极氧化层，可以提升芯片密度、降低通耗和增强栅极对开关的控制能力；沟槽底部比较厚的栅极氧化层，增加了沟道底部的耐压能力并降低了输出电容，从而降低开关损耗。
优选地，较薄栅极氧化层的厚度为
Figure BDA0001652009880000081
较厚栅极氧化层的厚度为
Figure BDA0001652009880000082
进一步的，N型衬底1表面上方由上到下依次为掺杂类型相反的P阱区3和N阱区2，P阱区3的深度不超过较薄栅极氧化层的长度，N阱区2的深度不超过沟槽的底部。
优选地，P阱区3参杂浓度峰值在1.0e17～6.0e17cm-3，N阱区2参杂浓度峰值在1.0e16～1.0e17cm-3。P阱剂量的增加可以保持芯片Vth和现有的在同一水平，而高的P阱降低了空穴通道的阻力，从而增强了器件的反闩锁能力。
进一步的，实栅10的内部由多晶硅11填充，实栅10的表面设置有二氧化硅隔离层4，二氧化硅隔离层4上方为发射极金属层6。优选的，发射极金属层6为金属铝层。
进一步的，实栅10的两侧分别设置有台阶，优选地，台阶深度为0.3～1.0μm，在台阶底部设置有高剂量的P+发射极5，P+发射极浓度>1e19cm-3。
在实栅10在二氧化硅隔离层表面与台阶之间设置有高参杂的N+源极7，N+源极7的掺杂浓度>1e19cm-3。P+发射极5和N+源极7通过金属铝连至芯片发射极金属层6，实栅10的多晶硅通过母线连至芯片栅极，虚栅9的多晶硅悬空或连至P+发射极。
本实施例中台阶栅IGBT芯片正面按照上述方式设置，背面设计可采用现有技术中的设计方式，在此不再赘述。
本实施例中的上述沟槽台阶栅IGBT芯片结构仅为该器件一个元胞的基本结构，所谓元胞是指在整个沟槽栅IGBT芯片上的最小重复单元，即本发明提供的沟槽台阶栅IGBT芯片是由多个上述结构的元胞构成的。
实施例五
图6是本发明实施例一提供的沟槽台阶栅IGBT芯片的一个的元胞结构剖面示意图，如图6所示，本实施例的沟槽台阶栅IGBT芯片，在上述实施例的基础上进行改进，本发明的沟槽台阶栅IGBT芯片，包括N型衬底1和位于衬底表面内的实栅10和虚栅9，每个实栅10周围可以设置有多个虚栅9，实栅10和虚栅9的栅极氧化层均为台阶形貌，实栅的栅极氧化层12由不同的栅氧厚度组成，位于上方的栅极氧化层的栅氧厚度小于位于下方的栅极氧化层的栅氧厚度，虚栅的栅极氧化层8也由不同的栅氧厚度组成，位于上方的栅极氧化层的栅氧厚度小于位于下方的栅极氧化层的栅氧厚度。
实栅的栅极氧化层分别由两种不同的栅氧厚度组成，上面的比传统的薄，下面的传统的厚，台阶栅上段是MOS沟道工作区，采用比较薄的栅极氧化层，可以提升芯片密度、降低通耗和增强栅极对开关的控制能力；沟槽底部采用比较厚的栅极氧化层，增加了沟道底部的耐压能力并降低了输出电容，从而降低了开关损耗，在提升芯片电流密度的同时还优化了芯片的电学性能和可靠性。
优选地，较薄栅极氧化层的厚度为
Figure BDA0001652009880000091
较厚栅极氧化层的厚度为
Figure BDA0001652009880000092
进一步的，N型衬底1表面上方由上到下依次为掺杂类型相反的P阱区3和N阱区2，P阱区3的深度不超过较薄栅极氧化层的长度，N阱区2的深度不超过沟槽的底部。
优选地，P阱区3参杂浓度峰值在1.0e17～6.0e17cm-3，N阱区2参杂浓度峰值在1.0e16～1.0e17cm-3。P阱剂量的增加可以保持芯片Vth和现有的在同一水平，而高的P阱降低空穴通道的阻力，从而增强器件的反闩锁能力。
进一步的，实栅10的内部由多晶硅11填充，实栅10的表面设置有二氧化硅隔离层4，二氧化硅隔离层4上方为发射极金属层6。优选的，发射极金属层6为金属铝层。
进一步的，实栅10的两侧分别设置有台阶，优选地，台阶深度为0.3～1.0μm，在台阶底部设置有高剂量的P+发射极5，P+发射极浓度>1e19cm-3。
在实栅10在二氧化硅隔离层表面与台阶之间设置有高参杂的N+源极7，N+源极7的掺杂浓度>1e19cm-3。P+发射极5和N+源极7通过金属铝连至芯片发射极金属层6，实栅10的多晶硅通过母线连至芯片栅极，虚栅9的多晶硅悬空或连至P+发射极。
本实施例中台阶栅IGBT芯片正面按照上述方式设置，背面设计可采用现有技术中的设计方式，在此不再赘述。
本实施例中的上述沟槽台阶栅IGBT芯片结构仅为该器件一个元胞的基本结构，所谓元胞是指在整个沟槽栅IGBT芯片上的最小重复单元，即本发明提供的沟槽台阶栅IGBT芯片是由多个上述结构的元胞构成的。
另外，在其余实施例中，芯片体结构还可以采用穿通型(Punch Through)、非穿通型(Non-Punch Through)或软穿通型(Soft Punch Through)结构。该沟槽台阶栅IGBT芯片也适合包括碳化硅IGBT在内的其他半导体材料器件。
需要指出的是，本发明中的“上”方向和“下”方向，以发射极金属层所在方向为“上”方向，以衬底所在方向为“下”方向。
虽然已经参考优选实施例对本发明进行了描述，但在不脱离本发明的范围的情况下，可以对其进行各种改进并且可以用等效物替换其中的部件。尤其是，只要不存在冲突，各个实施例中所提到的各项技术特征均可以任意方式组合起来。本发明并不局限于文中公开的特定实施例，而是包括落入权利要求的范围内的所有技术方案。

Claims (8)

1.一种沟槽台阶栅IGBT芯片，包括衬底和位于衬底表面内的第一沟槽栅，其特征在于，所述第一沟槽栅结构为实栅，所述第一沟槽栅的栅极氧化层为台阶形貌，第一沟槽栅的栅极氧化层由不同的栅氧厚度组成，位于上方的栅极氧化层的栅氧厚度小于位于下方的栅极氧化层的栅氧厚度；所述上方的栅极氧化层周围形成有高浓度P阱区，所述P阱区的深度不超过所述上方的栅极氧化层的长度；在所述衬底表面与所述P阱区之间形成有N阱区，所述N阱区的深度不超过所述第一沟槽栅的底部；所述第一沟槽栅的两侧分别设置有台阶，所述台阶底部设置有高剂量的P+发射极；所述第一沟槽栅的表面设置有二氧化硅隔离层，所述第一沟槽栅在二氧化硅隔离层表面与所述台阶之间设置有高掺杂的N+源极；所述P阱区掺杂浓度峰值在1.0e17～6.0e17cm-3，所述N阱区掺杂浓度峰值在1.0e16～1.0e17cm-3。
2.根据权利要求1所述的沟槽台阶栅IGBT芯片，其特征在于，所述上方的栅极氧化层的厚度为
Figure FDA0002754318930000011
所述下方的栅极氧化层的厚度为
Figure FDA0002754318930000012
Figure FDA0002754318930000013
3.根据权利要求1或2所述的沟槽台阶栅IGBT芯片，其特征在于，所述芯片还包括一个或多个第二沟槽栅，所述第二沟槽栅为虚栅或实栅。
4.根据权利要求3所述的沟槽台阶栅IGBT芯片，其特征在于，所述第二沟槽栅的栅极氧化层为常规氧化层，或所述第二沟槽栅的栅极氧化层由不同的栅氧厚度组成，位于上方的栅极氧化层的栅氧厚度小于位于下方的栅极氧化层的栅氧厚度。
5.根据权利要求3所述的沟槽台阶栅IGBT芯片，其特征在于，所述第一沟槽栅和第二沟槽栅的内部由多晶硅填充，第二沟槽栅的表面设置有二氧化硅隔离层，二氧化硅隔离层上方为发射极金属层。
6.根据权利要求4所述的沟槽台阶栅IGBT芯片，其特征在于，所述台阶的深度为0.3～1.0μm，P+发射极浓度>1e19cm-3。
7.根据权利要求6所述的沟槽台阶栅IGBT芯片，其特征在于，所述N+源极的掺杂浓度>1e19cm-3。
8.根据权利要求7所述的沟槽台阶栅IGBT芯片，其特征在于，所述P+发射极和N+源极通过金属铝连至芯片发射极金属层，第一沟槽栅的多晶硅通过母线连至芯片栅极，第二沟槽栅的多晶硅悬空或连至P+发射极。
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