CN114784087A - 一种浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管 - Google Patents

一种浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管 Download PDF

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CN114784087A CN202210315138.5A CN202210315138A CN114784087A CN 114784087 A CN114784087 A CN 114784087A CN 202210315138 A CN202210315138 A CN 202210315138A CN 114784087 A CN114784087 A CN 114784087A
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王玉莹
徐向涛
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Chongqing University
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Abstract

本发明公开一种浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管，包括集电极接触层(1)、重掺杂第二导电类型集电极区(10)、重掺杂第一导电类型集电极区(11)、集电极沟槽重掺杂第二导电类型栅极区(12)、第一导电类型浮空缓冲层(21)、轻掺杂第一导电类型漂移层(22)、第二导电类型基区(30)、重掺杂第二导电类型发射区(31)、重掺杂第一导电类型发射区(32)、重掺杂第一导电类型栅极区(33)、集电极沟槽绝缘介质层(35)、发射极接触层(2)、栅极接触层(3)；本发明器件结构击穿电压得到提高、实现工艺得到简化、关断损耗进一步降低。

Description

一种浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管
技术领域
本发明涉及功率半导体电力电子器件技术领域，具体是一种浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管。
背景技术
逆导型绝缘栅双极型晶体管(Reverse Conducting Insulated Gate BipolarTransistor，RC-IGBT)是将IGBT和反向并联二极管集成在一个芯片的器件。逆导型绝缘栅双极型晶体管(RC-IGBT)能够提高集成度、减小寄生电感、降低封装成本。然而，普通RC-IGBT会发生电流随电压折回(Snapback)变化的现象，这会对器件的功耗以及可靠性带来不利的影响。现有P型多晶硅沟槽集电极RC-IGBT结构，如图1和图2所示，虽然能有效抑制Snapback现象和降低关断损耗，但其依然存在击穿电压降低、实现工艺复杂、关断损耗依然较大等问题。针对存在的上述问题，本发明在现有P型多晶硅沟槽集电极RC-IGBT结构的基础上提出新结构RC-IGBT器件，其击穿电压得到提高、实现工艺得到简化、关断损耗进一步降低。
发明内容
本发明的目的是提供一种浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管，包括集电极接触层、重掺杂第二导电类型集电极区、重掺杂第一导电类型集电极区、集电极沟槽重掺杂第二导电类型栅极区、第一导电类型浮空缓冲层、轻掺杂第一导电类型漂移层、第二导电类型基区、重掺杂第二导电类型发射区、重掺杂第一导电类型发射区、重掺杂第一导电类型栅极区、集电极沟槽绝缘介质层、发射极接触层、栅极接触层。
所述集电极沟槽重掺杂第二导电类型栅极区和集电极沟槽绝缘介质层构成集电极第二导电类型沟槽结构。所述集电极第二导电类型沟槽结构由多个重复单元构成。所述集电极第二导电类型沟槽结构位于集电极接触层部分区域之上。
所述重掺杂第二导电类型集电极区和重掺杂第一导电类型集电极区覆盖于集电极金属层部分区域之上。所述重掺杂第二导电类型集电极区和重掺杂第一导电类型集电极区分别位于集电极第二导电类型沟槽结构两个重复单元之间。
所述第一导电类型浮空缓冲层位于集电极沟槽绝缘介质层之上，并浮于轻掺杂第一导电类型漂移层之中。
所述第二导电类型基区位于轻掺杂第一导电类型漂移层部分区域之上。
所述重掺杂第二导电类型发射区位于轻掺杂第二导电类型基区部分区域之上。
所述重掺杂第二导电类型基区位于轻掺杂第二导电类型基区部分区域之上。
所述发射极接触层位于重掺杂第二导电类型发射区之上。所述发射极接触层还位于重掺杂第二导电类型基区部分区域之上。
优选的，所述轻掺杂第一导电类型漂移层位于重掺杂第二导电类型集电极区、集电极沟槽绝缘介质层和重掺杂第一导电类型集电极区之上。
优选的，还包括第一导电类型缓冲层。
所述第一导电类型缓冲层覆盖于所述重掺杂第二导电类型集电极区之上。
所述轻掺杂第一导电类型漂移层位于第一导电类型缓冲层、集电极沟槽绝缘介质层和重掺杂第一导电类型集电极区之上。
优选的，还包括第一导电类型缓冲层。
所述第一导电类型缓冲层覆盖于所述重掺杂第二导电类型集电极区和重掺杂第一导电类型集电极区之上。
所述轻掺杂第一导电类型漂移层位于第一导电类型缓冲层和集电极沟槽绝缘介质层之上。
优选的，所述集电极接触层、重掺杂第二导电类型集电极区、重掺杂第一导电类型集电极区、集电极沟槽重掺杂第二导电类型栅极区、集电极沟槽绝缘介质层、第一导电类型浮空缓冲层和部分轻掺杂第一导电类型漂移层构成浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管的集电极结构。
优选的，所述集电极接触层、重掺杂第二导电类型集电极区、重掺杂第一导电类型集电极区、集电极沟槽重掺杂第二导电类型栅极区、集电极沟槽绝缘介质层、第一导电类型缓冲层、第一导电类型浮空缓冲层和部分轻掺杂第一导电类型漂移层构成浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管的集电极结构。
优选的，所述栅极接触层位于重掺杂第一导电类型栅极区部分区域之上。
所述重掺杂第一导电类型栅极区位于栅极绝缘介质层内部。
优选的，还包括栅极绝缘介质层。
所述栅极接触层、重掺杂第一导电类型栅极区和栅极绝缘介质层构成浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管的栅极结构。
所述栅极结构位于轻掺杂第一导电类型漂移层部分区域之上。所述栅极结构由多个重复单元构成。
所述第二导电类型基区位于栅极结构两个重复单元之间。
优选的，还包括发射极绝缘介质层。
发射极绝缘介质层位于发射极接触层和栅电极接触层之间，起到电气隔离作用。
优选的，所述第二导电类型基区、重掺杂第二导电类型发射区、重掺杂第一导电类型发射区、重掺杂第一导电类型栅极区、栅极绝缘介质层、发射极绝缘介质层、发射极接触层和栅极接触层构成浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管的正面MOS结构。
本发明的技术效果是毋庸置疑的，本发明RC-IGBT器件击穿电压得到提高、实现工艺得到简化、关断损耗进一步降低，改善了器件整体性能。
附图说明
图1为现有P型多晶硅沟槽集电极RC-IGBT器件1剖面结构示意图；
图2为现有P型多晶硅沟槽集电极RC-IGBT器件2剖面结构示意图；
图3为本发明实施例3的器件剖面结构示意图；
图4为本发明实施例4的器件剖面结构示意图；
图5为本发明实施例5的器件剖面结构示意图；
图6为击穿特性对比图；
图7为关断电压电流波形对比图；
图中包含：集电极接触层1、重掺杂第二导电类型集电极区10、重掺杂第一导电类型集电极区11、集电极沟槽重掺杂第二导电类型栅极区12、第一导电类型缓冲层20、第一导电类型浮空缓冲层21、轻掺杂第一导电类型漂移层22、第二导电类型集电极浮空区23、第一导电类型集电极浮空区24、第二导电类型基区30、重掺杂第二导电类型发射区31、重掺杂第一导电类型发射区32、重掺杂第一导电类型栅极区33、栅极绝缘介质层34、集电极沟槽绝缘介质层35、发射极绝缘介质层36、发射极接触层2、栅极接触层3。
具体实施方式
下面结合实施例对本发明作进一步说明，但不应该理解为本发明上述主题范围仅限于下述实施例。在不脱离本发明上述技术思想的情况下，根据本领域普通技术知识和惯用手段，做出各种替换和变更，均应包括在本发明的保护范围内。
实施例1：
一种浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管，包括集电极接触层1、重掺杂第二导电类型集电极区10、重掺杂第一导电类型集电极区11、集电极沟槽重掺杂第二导电类型栅极区12、第一导电类型浮空缓冲层21、轻掺杂第一导电类型漂移层22、第二导电类型基区30、重掺杂第二导电类型发射区31、重掺杂第一导电类型发射区32、重掺杂第一导电类型栅极区33、集电极沟槽绝缘介质层35、发射极接触层2、栅极接触层3。
所述集电极沟槽重掺杂第二导电类型栅极区12和集电极沟槽绝缘介质层35构成集电极第二导电类型沟槽结构。所述集电极第二导电类型沟槽结构由多个重复单元构成。所述集电极第二导电类型沟槽结构位于集电极接触层1部分区域之上。
所述重掺杂第二导电类型集电极区10和重掺杂第一导电类型集电极区11覆盖于集电极金属层1部分区域之上。所述重掺杂第二导电类型集电极区10和重掺杂第一导电类型集电极区11分别位于集电极第二导电类型沟槽结构两个重复单元之间。
所述第一导电类型浮空缓冲层21位于集电极沟槽绝缘介质层35之上，并浮于轻掺杂第一导电类型漂移层22之中。
所述第二导电类型基区30位于轻掺杂第一导电类型漂移层22部分区域之上。
所述重掺杂第二导电类型发射区31位于轻掺杂第二导电类型基区30部分区域之上。
所述重掺杂第二导电类型基区32位于轻掺杂第二导电类型基区30部分区域之上。
所述发射极接触层2位于重掺杂第二导电类型发射区31之上。所述发射极接触层2还位于重掺杂第二导电类型基区32部分区域之上。
所述轻掺杂第一导电类型漂移层22位于重掺杂第二导电类型集电极区10、集电极沟槽绝缘介质层35和重掺杂第一导电类型集电极区11之上。
晶体管还包括第一导电类型缓冲层20。
所述第一导电类型缓冲层20覆盖于所述重掺杂第二导电类型集电极区10之上。
所述轻掺杂第一导电类型漂移层22位于第一导电类型缓冲层20、集电极沟槽绝缘介质层35和重掺杂第一导电类型集电极区11之上。
所述集电极接触层1、重掺杂第二导电类型集电极区10、重掺杂第一导电类型集电极区11、集电极沟槽重掺杂第二导电类型栅极区12、集电极沟槽绝缘介质层35、第一导电类型浮空缓冲层21和部分轻掺杂第一导电类型漂移层22构成浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管的集电极结构。
所述集电极接触层1、重掺杂第二导电类型集电极区10、重掺杂第一导电类型集电极区11、集电极沟槽重掺杂第二导电类型栅极区12、集电极沟槽绝缘介质层35、第一导电类型缓冲层20、第一导电类型浮空缓冲层21和部分轻掺杂第一导电类型漂移层22构成浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管的集电极结构。
所述栅极接触层3位于重掺杂第一导电类型栅极区33部分区域之上。
所述重掺杂第一导电类型栅极区33位于栅极绝缘介质层34内部。
晶体管还包括栅极绝缘介质层34。
所述栅极接触层3、重掺杂第一导电类型栅极区33和栅极绝缘介质层34构成浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管的栅极结构。
所述栅极结构位于轻掺杂第一导电类型漂移层22部分区域之上。所述栅极结构由多个重复单元构成。
所述第二导电类型基区30位于栅极结构两个重复单元之间。
晶体管还包括发射极绝缘介质层36。
发射极绝缘介质层36位于发射极接触层2和栅电极接触层3之间，起到电气隔离作用。
所述第二导电类型基区30、重掺杂第二导电类型发射区31、重掺杂第一导电类型发射区32、重掺杂第一导电类型栅极区33、栅极绝缘介质层34、发射极绝缘介质层36、发射极接触层2和栅极接触层3构成浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管的正面MOS结构。
实施例2：
一种浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管，包括集电极接触层1、重掺杂第二导电类型集电极区10、重掺杂第一导电类型集电极区11、集电极沟槽重掺杂第二导电类型栅极区12、第一导电类型浮空缓冲层21、轻掺杂第一导电类型漂移层22、第二导电类型基区30、重掺杂第二导电类型发射区31、重掺杂第一导电类型发射区32、重掺杂第一导电类型栅极区33、集电极沟槽绝缘介质层35、发射极接触层2、栅极接触层3。
所述集电极沟槽重掺杂第二导电类型栅极区12和集电极沟槽绝缘介质层35构成集电极第二导电类型沟槽结构。所述集电极第二导电类型沟槽结构由多个重复单元构成。所述集电极第二导电类型沟槽结构位于集电极接触层1部分区域之上。
所述重掺杂第二导电类型集电极区10和重掺杂第一导电类型集电极区11覆盖于集电极金属层1部分区域之上。所述重掺杂第二导电类型集电极区10和重掺杂第一导电类型集电极区11分别位于集电极第二导电类型沟槽结构两个重复单元之间。
所述第一导电类型浮空缓冲层21位于集电极沟槽绝缘介质层35之上，并浮于轻掺杂第一导电类型漂移层22之中。
所述第二导电类型基区30位于轻掺杂第一导电类型漂移层22部分区域之上。
所述重掺杂第二导电类型发射区31位于轻掺杂第二导电类型基区30部分区域之上。
所述重掺杂第二导电类型基区32位于轻掺杂第二导电类型基区30部分区域之上。
所述发射极接触层2位于重掺杂第二导电类型发射区31之上。所述发射极接触层2还位于重掺杂第二导电类型基区32部分区域之上。
所述轻掺杂第一导电类型漂移层22位于重掺杂第二导电类型集电极区10、集电极沟槽绝缘介质层35和重掺杂第一导电类型集电极区11之上。
晶体管还包括第一导电类型缓冲层20。
所述第一导电类型缓冲层20覆盖于所述重掺杂第二导电类型集电极区10和重掺杂第一导电类型集电极区11之上。
所述轻掺杂第一导电类型漂移层22位于第一导电类型缓冲层20和集电极沟槽绝缘介质层35之上。
所述集电极接触层1、重掺杂第二导电类型集电极区10、重掺杂第一导电类型集电极区11、集电极沟槽重掺杂第二导电类型栅极区12、集电极沟槽绝缘介质层35、第一导电类型浮空缓冲层21和部分轻掺杂第一导电类型漂移层22构成浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管的集电极结构。
所述集电极接触层1、重掺杂第二导电类型集电极区10、重掺杂第一导电类型集电极区11、集电极沟槽重掺杂第二导电类型栅极区12、集电极沟槽绝缘介质层35、第一导电类型缓冲层20、第一导电类型浮空缓冲层21和部分轻掺杂第一导电类型漂移层22构成浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管的集电极结构。
所述栅极接触层3位于重掺杂第一导电类型栅极区33部分区域之上。
所述重掺杂第一导电类型栅极区33位于栅极绝缘介质层34内部。
晶体管还包括栅极绝缘介质层34。
所述栅极接触层3、重掺杂第一导电类型栅极区33和栅极绝缘介质层34构成浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管的栅极结构。
所述栅极结构位于轻掺杂第一导电类型漂移层22部分区域之上。所述栅极结构由多个重复单元构成。
所述第二导电类型基区30位于栅极结构两个重复单元之间。
晶体管还包括发射极绝缘介质层36。
发射极绝缘介质层36位于发射极接触层2和栅电极接触层3之间，起到电气隔离作用。
所述第二导电类型基区30、重掺杂第二导电类型发射区31、重掺杂第一导电类型发射区32、重掺杂第一导电类型栅极区33、栅极绝缘介质层34、发射极绝缘介质层36、发射极接触层2和栅极接触层3构成浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管的正面MOS结构。
实施例3：
如图3所示，一种浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管，包括集电极接触层1、重掺杂第二导电类型集电极区10、重掺杂第一导电类型集电极区11、集电极沟槽重掺杂第二导电类型栅极区12、第一导电类型浮空缓冲层21、轻掺杂第一导电类型漂移层22、第二导电类型基区30、重掺杂第二导电类型发射区31、重掺杂第一导电类型发射区32、重掺杂第一导电类型栅极区33、栅极绝缘介质层34、集电极沟槽绝缘介质层35、发射极绝缘介质层36、发射极接触层2、栅极接触层3；
所述集电极沟槽重掺杂第二导电类型栅极区12和集电极沟槽绝缘介质层35构成集电极第二导电类型沟槽结构；所述集电极第二导电类型沟槽结构由多个重复单元构成；所述集电极第二导电类型沟槽结构位于集电极接触层1部分区域之上；
所述重掺杂第二导电类型集电极区10和重掺杂第一导电类型集电极区11覆盖于集电极金属层1部分区域之上；所述重掺杂第二导电类型集电极区10和重掺杂第一导电类型集电极区11分别位于所述集电极第二导电类型沟槽结构两个重复单元之间；
所述轻掺杂第一导电类型漂移层22位于重掺杂第二导电类型集电极区10、集电极沟槽绝缘介质层35和重掺杂第一导电类型集电极区11之上；
所述第一导电类型浮空缓冲层21位于集电极沟槽绝缘介质层35之上，并浮于轻掺杂第一导电类型漂移层22之中；
所述集电极接触层1、重掺杂第二导电类型集电极区10、重掺杂第一导电类型集电极区11、集电极沟槽重掺杂第二导电类型栅极区12、集电极沟槽绝缘介质层35、第一导电类型浮空缓冲层21和部分轻掺杂第一导电类型漂移层22构成所述一种浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管的集电极结构；
所述栅极接触层3位于重掺杂第一导电类型栅极区33部分区域之上；所述重掺杂第一导电类型栅极区33位于栅极绝缘介质层34内部；所述栅极接触层3、重掺杂第一导电类型栅极区33和栅极绝缘介质层34构成所述一种浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管的栅极结构；所述栅极结构位于轻掺杂第一导电类型漂移层22部分区域之上；所述栅极结构由多个重复单元构成；
所述第二导电类型基区30位于轻掺杂第一导电类型漂移层22部分区域之上；所述第二导电类型基区30位于栅极结构两个重复单元之间；
所述重掺杂第二导电类型发射区31位于轻掺杂第二导电类型基区30部分区域之上；
所述重掺杂第二导电类型基区32位于轻掺杂第二导电类型基区30部分区域之上；
所述发射极接触层2位于重掺杂第二导电类型发射区31之上；所述发射极接触层2还位于重掺杂第二导电类型基区32部分区域之上；
所述发射极绝缘介质层36位于发射极接触层2和栅电极接触层3之间，起到电气隔离作用；
所述第二导电类型基区30、重掺杂第二导电类型发射区31、重掺杂第一导电类型发射区32、重掺杂第一导电类型栅极区33、栅极绝缘介质层34、发射极绝缘介质层36、发射极接触层2和栅极接触层3构成所述一种浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管的正面MOS结构。
实施例4：
如图4所示，一种浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管，包括集电极接触层1、集电极P+区10、集电极N+区11、集电极沟槽P+多晶硅区12、N型缓冲层20、浮空缓冲N层21、N型漂移层22、P型基区30、发射极P+区31、发射极N+区32、N+多晶硅栅极区33、栅极氧化层34、集电极沟槽氧化层35、发射极氧化层36、发射极接触层2、栅极接触层3。
所述N型缓冲层20覆盖于集电极P+区10和集电极N+区11之上。
实施例5：
如图5所示，一种浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管，包括集电极接触层1、集电极P+区10、集电极N+区11、集电极沟槽P+多晶硅区12、N型缓冲层20、浮空缓冲N层21、N型漂移层22、P型基区30、发射极P+区31、发射极N+区32、N+多晶硅栅极区33、栅极氧化层34、集电极沟槽氧化层35、发射极氧化层36、发射极接触层2、栅极接触层3。
所述N型缓冲层20覆盖于集电极P+区10之上。
实施例6：
如图5所示，一种浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管，包括集电极接触层1、集电极P+区10、集电极N+区11、集电极沟槽P+多晶硅区12、N型缓冲层20、浮空缓冲N层21、N型漂移层22、P型基区30、发射极P+区31、发射极N+区32、N+多晶硅栅极区33、栅极氧化层34、集电极沟槽氧化层35、发射极氧化层36、发射极接触层2、栅极接触层3。
所述N型缓冲层20覆盖于集电极P+区10之上。
器件主体材料采用Si材料；栅极氧化层34厚度取0.1μm；N型漂移层22的掺杂浓度取5×1013；浮空缓冲N层21的厚度和掺杂浓度分别取1.0μm和1×1016cm-3；集电极N+区11的厚度和掺杂浓度分别取0.5μm和5×1019cm-3；集电极P+区10的厚度和掺杂浓度分别取0.5μm和4×1017cm-3。
图6给出了实施例4器件与图1现有P型多晶硅沟槽集电极RC-IGBT器件1的击穿特性对比图；
图7给出了实施例4器件与图1现有P型多晶硅沟槽集电极RC-IGBT器件1的关断电压电流波形对比图。
相比于图1和图2的现有P型多晶硅沟槽集电极RC-IGBT结构，结合图6击穿特性对比图和图7关断电压电流波形对比图，本发明器件结构击穿电压得到提高、实现工艺得到简化、关断损耗进一步降低。

Claims (10)

1.一种浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管，其特征在于：包括集电极接触层(1)、重掺杂第二导电类型集电极区(10)、重掺杂第一导电类型集电极区(11)、集电极沟槽重掺杂第二导电类型栅极区(12)、第一导电类型浮空缓冲层(21)、轻掺杂第一导电类型漂移层(22)、第二导电类型基区(30)、重掺杂第二导电类型发射区(31)、重掺杂第一导电类型发射区(32)、重掺杂第一导电类型栅极区(33)、集电极沟槽绝缘介质层(35)、发射极接触层(2)、栅极接触层(3)。
所述集电极沟槽重掺杂第二导电类型栅极区(12)和集电极沟槽绝缘介质层(35)构成集电极第二导电类型沟槽结构；所述集电极第二导电类型沟槽结构由多个重复单元构成；所述集电极第二导电类型沟槽结构位于集电极接触层(1)部分区域之上；
所述重掺杂第二导电类型集电极区(10)和重掺杂第一导电类型集电极区(11)覆盖于集电极金属层(1)部分区域之上；所述重掺杂第二导电类型集电极区(10)和重掺杂第一导电类型集电极区(11)分别位于集电极第二导电类型沟槽结构两个重复单元之间；
所述第一导电类型浮空缓冲层(21)位于集电极沟槽绝缘介质层(35)之上，并浮于轻掺杂第一导电类型漂移层(22)之中；
所述第二导电类型基区(30)位于轻掺杂第一导电类型漂移层(22)部分区域之上；
所述重掺杂第二导电类型发射区(31)位于轻掺杂第二导电类型基区(30)部分区域之上；
所述重掺杂第二导电类型基区(32)位于轻掺杂第二导电类型基区(30)部分区域之上；
所述发射极接触层(2)位于重掺杂第二导电类型发射区(31)之上；所述发射极接触层(2)还位于重掺杂第二导电类型基区(32)部分区域之上。
2.根据权利要求1所述的一种浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管，其特征在于：所述轻掺杂第一导电类型漂移层(22)位于重掺杂第二导电类型集电极区(10)、集电极沟槽绝缘介质层(35)和重掺杂第一导电类型集电极区(11)之上。
3.根据权利要求1所述的一种浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管，其特征在于：还包括第一导电类型缓冲层(20)；
所述第一导电类型缓冲层(20)覆盖于所述重掺杂第二导电类型集电极区(10)之上；
所述轻掺杂第一导电类型漂移层(22)位于第一导电类型缓冲层(20)、集电极沟槽绝缘介质层(35)和重掺杂第一导电类型集电极区(11)之上。
4.根据权利要求1所述的一种浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管，其特征在于：还包括第一导电类型缓冲层(20)；
所述第一导电类型缓冲层(20)覆盖于所述重掺杂第二导电类型集电极区(10)和重掺杂第一导电类型集电极区(11)之上；
所述轻掺杂第一导电类型漂移层(22)位于第一导电类型缓冲层(20)和集电极沟槽绝缘介质层(35)之上。
5.根据权利要求1、2、3任一项所述的一种浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管，其特征在于：所述集电极接触层(1)、重掺杂第二导电类型集电极区(10)、重掺杂第一导电类型集电极区(11)、集电极沟槽重掺杂第二导电类型栅极区(12)、集电极沟槽绝缘介质层(35)、第一导电类型浮空缓冲层(21)和部分轻掺杂第一导电类型漂移层(22)构成浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管的集电极结构。
6.根据权利要求1、2、4任一项所述的一种浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管，其特征在于：所述集电极接触层(1)、重掺杂第二导电类型集电极区(10)、重掺杂第一导电类型集电极区(11)、集电极沟槽重掺杂第二导电类型栅极区(12)、集电极沟槽绝缘介质层(35)、第一导电类型缓冲层(20)、第一导电类型浮空缓冲层(21)和部分轻掺杂第一导电类型漂移层(22)构成浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管的集电极结构。
7.根据权利要求1所述的一种浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管，其特征在于：所述栅极接触层(3)位于重掺杂第一导电类型栅极区(33)部分区域之上；
所述重掺杂第一导电类型栅极区(33)位于栅极绝缘介质层(34)内部。
8.根据权利要求1所述的一种浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管，其特征在于：还包括栅极绝缘介质层(34)；
所述栅极接触层(3)、重掺杂第一导电类型栅极区(33)和栅极绝缘介质层(34)构成浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管的栅极结构；
所述栅极结构位于轻掺杂第一导电类型漂移层(22)部分区域之上；所述栅极结构由多个重复单元构成；
所述第二导电类型基区(30)位于栅极结构两个重复单元之间。
9.根据权利要求8所述的一种浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管，其特征在于：还包括发射极绝缘介质层(36)；
发射极绝缘介质层(36)位于发射极接触层(2)和栅电极接触层(3)之间，起到电气隔离作用。
10.根据权利要求9所述的一种浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管，其特征在于：所述第二导电类型基区(30)、重掺杂第二导电类型发射区(31)、重掺杂第一导电类型发射区(32)、重掺杂第一导电类型栅极区(33)、栅极绝缘介质层(34)、发射极绝缘介质层(36)、发射极接触层(2)和栅极接触层(3)构成浮空缓冲层沟槽集电极逆导型绝缘栅双极型晶体管的正面MOS结构。
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CN117219632A (zh) * 2023-11-08 2023-12-12 深圳腾睿微电子科技有限公司 晶体管器件

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116153992A (zh) * 2023-04-21 2023-05-23 上海陆芯电子科技有限公司 一种逆导型绝缘栅双极型晶体管
CN116153992B (zh) * 2023-04-21 2023-06-23 上海陆芯电子科技有限公司 一种逆导型绝缘栅双极型晶体管
CN117219632A (zh) * 2023-11-08 2023-12-12 深圳腾睿微电子科技有限公司 晶体管器件
CN117219632B (zh) * 2023-11-08 2024-02-27 深圳腾睿微电子科技有限公司 晶体管器件

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