CN103794647A - 一种双向igbt器件及其制作方法 - Google Patents
一种双向igbt器件及其制作方法 Download PDFInfo
- Publication number
- CN103794647A CN103794647A CN201410070465.4A CN201410070465A CN103794647A CN 103794647 A CN103794647 A CN 103794647A CN 201410070465 A CN201410070465 A CN 201410070465A CN 103794647 A CN103794647 A CN 103794647A
- Authority
- CN
- China
- Prior art keywords
- type
- source region
- drift region
- buried layer
- contact zone
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 230000002457 bidirectional effect Effects 0.000 title abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 15
- 239000010703 silicon Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 230000005684 electric field Effects 0.000 claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 8
- 210000002421 cell wall Anatomy 0.000 claims description 36
- 239000012535 impurity Substances 0.000 claims description 36
- 229910052751 metal Inorganic materials 0.000 claims description 29
- 239000002184 metal Substances 0.000 claims description 29
- 238000001259 photo etching Methods 0.000 claims description 24
- 239000004020 conductor Substances 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 12
- 239000002800 charge carrier Substances 0.000 claims description 9
- 230000006870 function Effects 0.000 claims description 8
- 238000001459 lithography Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 6
- 238000005516 engineering process Methods 0.000 claims description 6
- 239000011521 glass Substances 0.000 claims description 6
- 238000001465 metallisation Methods 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 125000006850 spacer group Chemical group 0.000 claims description 6
- 210000004027 cell Anatomy 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- 230000006386 memory function Effects 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000002955 isolation Methods 0.000 claims 1
- 238000009826 distribution Methods 0.000 abstract description 8
- 238000012545 processing Methods 0.000 abstract description 3
- 235000012431 wafers Nutrition 0.000 abstract 3
- 210000003850 cellular structure Anatomy 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 13
- 239000007787 solid Substances 0.000 description 11
- 230000000694 effects Effects 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 238000002360 preparation method Methods 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 238000012512 characterization method Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 230000009897 systematic effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/185—Joining of semiconductor bodies for junction formation
- H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
一种双向IGBT器件及其制作方法，属于功率半导体器件技术领域。所述双向IGBT器件元胞结构包括两个对称设置于衬底漂移区正反两面的MOS结构，MOS结构的P型体区与衬底漂移区之间具有N型埋层，MOS结构的栅结构底部与衬底漂移区之间具有P型埋层。所述双向IGBT器件可采用两片硅片分别制作后键合而成，也可采用单片硅片双面加工而成。本发明使双向IGBT具有对称的正、反向特性，并在相同的器件耐压下具有更薄的漂移区厚度，更好的载流子浓度分布和电场分布，使器件获得了更好的正向导通特性以及正向导通特性与关断损耗特性的折中。
Description
技术领域
本发明属于功率半导体器件技术领域，涉及双向绝缘栅双极型晶体管（Bi-directionalIGBT）及其制作方法。
背景技术
绝缘栅双极型晶体管（IGBT）是一种MOS场效应和双极型晶体管复合的新型电力电子器件。它既有MOSFET易于驱动，控制简单的优点，又有功率晶体管导通压降低，通态电流大，损耗小的优点，已成为现代电力电子电路中的核心电子元器件之一，广泛地应用在诸如通信、能源、交通、工业、医学、家用电器及航空航天等国民经济的各个领域。IGBT的应用对电力电子系统性能的提升起到了极为重要的作用。
在传统AC-DC-AC转换系统中，需要有大容值连接电容将两部分相对独立的转换系统相连。这类系统体积大，成本高。此外，电容的使用寿命远低于功率器件，这严重影响了系统的可靠性及使用年限。AC-AC直接转换系统避免了传统AC-DC-AC系统中连接电容的使用，但要求开关具有双向开关能力。由于传统IGBT只具有单向导通单向阻断特性，通常需要将IGBT与快恢复二极管串联使用以确保双向阻断功能，而每个双向开关中通常包含两组反向并联的上述单向导通双向阻断串联结构来实现双向导通双向阻断功能。这种方案需要大量功率芯片，增加了系统成本。此外，系统内部各芯片间需要大量连线，增强了系统内部的寄生效应，影响系统可靠性。
为了解决这一问题，实现产品的集成化，文献(Hobart K.D.;Kub F.J.;Ancona M.;NeilsonJ.M.Characterization of a bi-directional double-side double-gate IGBT fabricated by wafer bonding.Proceedings of2001International Symposium on Power Semiconductor Devices&ICs,2001,pp.125-128）通过使用键合技术将两个相同的MOS结构背对背键合在一起成功地在单一芯片中实现了具有双向导通及阻断功能的双向IGBT（Bi-directional IGBT），图1为其基本结构示意图。相比于传统单向IGBT，通过控制正、背面栅电压，该双向IGBT可实现对称的正、反向IGBT导通与关断特性。在双向IGBT提出之后，大量工作被投入到其性能优化和器件制备技术的研究上，但其结构仍是基于非穿通型的双向IGBT结构。对于非穿通型IGBT结构，为了避免器件的穿通击穿，器件阻断时，耗尽层不能穿通漂移区，漂移区内电场为三角形分布，因此，为了获得一定的器件耐压，不得不采用较厚的漂移区长度，这严重影响了器件的性能。
发明内容
本发明针对现有双向IGBT器件存在的器件阻断时耗尽层不能穿通漂移区以及漂移区较厚、性能不佳的技术问题，提供一种双向IGBT器件及其制作方法。为了简化描述，下面仅以N沟道IGBT为例来说明，但本发明同样适用于P沟道IGBT器件。
本发明解决上述技术问题所采用的技术方案是：
一种双向IGBT器件，如图2至3所示，其元胞结构包括两个对称设置于衬底漂移区正反两面的N沟道MOS结构；所述N沟道MOS结构包括P型体区71或72，设置于P型体区71或72中的N+源区21或22，设置于P型体区71或72中的P+体接触区31或32；所述N+源区21或22与所述P+体接触区31或32彼此独立，且表面均与金属电极11或12相连；所述MOS结构还包括栅结构，所述栅结构为沟槽栅结构，由槽壁栅介质61或62与槽内栅导电材料41或42构成，其中槽壁栅介质61或62的侧面部分与所述N沟道MOS结构中的N+源区21或22以及P型体区71或72相接触，槽内栅导电材料41或42的表面与金属电极11或12之间设置有隔离介质，槽壁栅介质61或62的底面部分将槽内栅导电材料41或42与器件其它部分隔离。所述衬底漂移区是由N-半导体衬底材料形成的N-漂移区81。所述N-漂移区81与所述MOS结构的P型体区71或72之间具有提供载流子存储功能或电场截止功能的N型埋层91或92。所述沟槽栅结构与所述N-漂移区81之间具有P型埋层101或102，即在槽壁栅介质61或62的底面部分与所述N-漂移区81之间具有P型埋层101或102。
进一步的，本发明提供的双向IGBT器件，所述MOS结构的P型体区71或72中设置有两个N+源区21或22和一个P+体接触区31或32，形成两个N+源区21或22中间夹一个P+体接触区31或32的结构，且两个N+源区21或22和一个P+体接触区31或32表面均与金属电极11或12相连；同时，所述MOS结构具有两个沟槽栅结构：其中一个沟槽栅结构的槽壁栅介质61或62的侧面部分与一个N+源区21或22以及P型体区71或72相接触，且该沟槽栅结构的槽壁栅介质61或62的底面部分与所述N-漂移区81之间具有一个P型埋层101或102；另一个沟槽栅结构的槽壁栅介质61或62的侧面部分与另一个N+源区21或22以及P型体区71或72相接触，且该沟槽栅结构的槽壁栅介质61或62的底面部分与所述N-漂移区81之间具有另一个P型埋层101或102，且该沟槽栅结构的槽内栅导电材料41或42与器件的金属电极11或12相连或不与任何电极相连，即处于浮空状态。
进一步的，本发明提供的双向IGBT器件，所述MOS结构的P型体区71或72中设置有一个N+源区21或22和一个P+体接触区31或32，且N+源区21或22和P+体接触区31或32表面均与金属电极11或12相连；同时，所述MOS结构具有两个沟槽栅结构：其中一个沟槽栅结构为真实的沟槽栅结构，其槽壁栅介质61或62的侧面部分与N+源区21或22以及P型体区71或72相接触，且该沟槽栅结构的槽壁栅介质61或62的底面部分与所述N-漂移区81之间具有一个P型埋层101或102；另一个沟槽栅结构为假沟槽栅结构，其槽壁栅介质61或62的侧面部分与P+接触区31或32以及P型体区71或72相接触，且该沟槽栅结构的槽壁栅介质61或62的底面部分与所述N-漂移区81之间具有另一个P型埋层101或102。
一种双向IGBT器件的制作方法，其特征在于，包括以下步骤：
第一步：采用两块参数与规格相同的N型硅片，分别生长场氧化层后在器件外围制作器件终端，在器件终端内形成具有N-漂移区81的器件有源区，以下第二步至第九步在具有N-漂移区81的器件有源区上进行；
第二步：光刻器件有源区注入N型杂质并推结，在N-漂移区81上层区域形成N型埋层91或92；
第三步：再次光刻器件有源区并刻蚀沟槽，在沟槽底部注入P型杂质形成P型埋层101或102；
第四步：在两个P型埋层101或102表面以及沟槽侧壁上分别生长栅氧化层61或62；
第五步：多晶硅回填并刻蚀，分别形成与栅氧化层61或62接触的栅导电材料41或42；
第六步：在N型埋层91或92上方的N-漂移区81中注入P型杂质并推结，形成位于N型埋层91或92上表面的P型体区71或72，且使得P型体区71或72侧面与栅氧化层61或62接触；
第七步：在P型体区71或72中光刻并注入N型杂质，形成N+源区21或22，且使得N+源区21或22侧面与栅氧化层61或62接触；
第八步：沉积介质层玻璃，光刻接触孔，P+注入并退火激活在P型体区71或72中形成P+接触区31或32，所述P+接触区31或32与N+源区21或22应彼此独立；
第九步：沉积光刻金属，在N+源区21或22、P+接触区31或32上表面形成金属电极11或12；
第十步：从背部减薄硅片至所需厚度，将两块对称减薄后的硅片背面对背面，使用键合工艺将两者键合形成双向IGBT器件。
进一步的，上述双向IGBT器件的制作方法，第七步在P型体区71或72中光刻并注入N型杂质，只形成一个N+源区21或22，且使得该N+源区21或22侧面与一个栅氧化层61或62接触而与另一个栅氧化层61或62不接触；同时第八步所形成的P+接触区31或32的侧面与另一个栅氧化层61或62相接触。
进一步的，上述双向IGBT器件的制作方法，第七步在P型体区71或72中光刻并注入N型杂质，形成两个N+源区21或22，且使得一个N+源区21或22侧面与一个与栅氧化层61或62接触，另一个N+源区21或22侧面与另一个栅氧化层61或62接触；同时第八步所形成的P+接触区31或32位于两个N+源区21或22中间。
本发明提供另外一种双向IGBT器件的制作方法，其特征在于，包括以下步骤：
第一步：在N型硅片两面生长场氧化层后在器件外围制作器件终端，在器件终端内形成具有N-漂移区81的器件有源区，以下步骤为在硅片双面同时进行；
第二步：光刻器件有源区注入N型杂质并推结，在N-漂移区81上层区域形成N型埋层91或92；
第三步：再次光刻器件有源区并刻蚀沟槽，在沟槽底部注入P型杂质形成P型埋层101或102；
第四步：在两个P型埋层101或102表面以及沟槽侧壁上分别生长栅氧化层61或62；
第五步：多晶硅回填并刻蚀，分别形成与栅氧化层61或62接触的栅导电材料41或42；
第六步：在N型埋层91或92上方的N-漂移区81中注入P型杂质并推结，形成位于N型埋层91或92上表面的P型体区71或72，且使得P型体区71或72侧面与栅氧化层61或62接触；
第七步：在P型体区71或72中光刻并注入N型杂质，形成N+源区21或22，且使得N+源区21或22侧面与栅氧化层61或62接触；
第八步：沉积介质层玻璃，光刻接触孔，P+注入并退火激活在P型体区71或72中形成P+接触区31或32，所述P+接触区31或32与N+源区21或22应彼此独立；
第九步：沉积光刻金属，在N+源区21或22、P+接触区31或32上表面形成金属电极11或12，即得到双向IGBT器件。
进一步的，上述双向IGBT器件的制作方法，第七步在P型体区71或72中光刻并注入N型杂质，只形成一个N+源区21或22，且使得该N+源区21或22侧面与一个栅氧化层61或62接触而与另一个栅氧化层61或62不接触；同时第八步所形成的P+接触区31或32的侧面与另一个栅氧化层61或62相接触。
进一步的，上述双向IGBT器件的制作方法，第七步在P型体区71或72中光刻并注入N型杂质，形成两个N+源区21或22，且使得一个N+源区21或22侧面与一个与栅氧化层61或62接触，另一个N+源区21或22侧面与另一个栅氧化层61或62接触；同时第八步所形成的P+接触区31或32位于两个N+源区21或22中间。
本发明的有益效果为，使双向IGBT具有对称的正、反向特性，并在相同的器件耐压下具有更薄的漂移区厚度，更好的载流子浓度分布和电场分布，使器件获得了更好的正向导通特性以及正向导通特性与关断损耗特性的折中。
附图说明
图1是传统的N型沟道双向IGBT结构示意图；
图2是本发明提供的一种N沟道双向IGBT结构示意图；
图3是本发明提供的一种N沟道带假栅的双向IGBT结构示意图；
图4是本发明提出的一种双向IGBT的制作工艺流程图；
图5是本发明提出的另一种双向IGBT的制作工艺流程图；
图6是170um厚度下传统双向IGBT与95um厚度下本发明提出双向IGBT结构阻断状态下的电流与电压关系对比图；
图7是170um厚度下传统双向IGBT与95um厚度下本发明提出双向IGBT结构雪崩击穿时的电场分布对比图；
图8是170um厚度下传统双向IGBT与95um厚度下本发明提出双向IGBT正向导通状态下的电流与电压关系对比图；
图9是170um厚度下传统双向IGBT与95um厚度下本发明提出双向IGBT在电流密度为100A/cm2条件下器件内部载流子分布的对比图；
图10是170um厚度下传统双向IGBT与95um厚度下本发明提出双向IGBT的关断损耗与正向导通压降关系的对比图；
图11是95um厚度下本发明提出双向IGBT的N型埋层掺杂浓度与P型埋层掺杂浓度对器件耐压影响的曲线图。
具体实施方式
下面结合附图，详细描述本发明的技术方案：
如图2所示，为本发明的双向IGBT结构示意图，其元胞结构包括两个对称设置于衬底漂移区正反两面的MOS结构；所述MOS结构包括P型体区71或72，设置于P型体区71或72中的两个N+源区21或22，设置于P型体区71或72中且位于两个N+源区21或22中间的一个P+体接触区31或32；所述两个N+源区21或22与所述P+体接触区31或32表面均与金属电极11或12相连；所述N沟道MOS结构还包括两个相同的栅结构，所述栅结构为沟槽栅结构，由槽壁栅介质61或62与槽内栅导电材料41或42构成，其中一个槽栅结构的槽壁栅介质61或62的侧面部分与N沟道MOS结构中的一个N+源区21或22以及P型体区71或72相接触，槽内栅导电材料41或42的表面与金属电极11或12之间设置有隔离介质，槽壁栅介质61或62的底面部分将槽内栅导电材料41或42与器件其它部分隔离；另一个槽栅结构的槽壁栅介质61或62的侧面部分与N沟道MOS结构中的另一个N+源区21或22以及P型体区71或72相接触，槽内栅导电材料41或42的表面与金属电极11或12之间设置有隔离介质，槽壁栅介质61或62的底面部分将槽内栅导电材料41或42与器件其它部分隔离。所述衬底漂移区是由N-半导体衬底材料形成的N-漂移区81。所述N-漂移区81与所述MOS结构的P+体接触区（31或32）之间具有提供载流子存储功能或电场截止功能的N型埋层91或92。所述沟槽栅结构与所述N-漂移区81之间具有P型埋层101或102，即在槽壁栅介质61或62的底面部分与所述N-漂移区81之间具有P型埋层101或102。
本发明的工作原理为：在双向IGBT正面和背面MOS部分的P型体区71或72和漂移区81之间分别对称的引入N型埋层91或92；在栅氧化层和漂移区之间对称的引入P型埋层101或102。引入的N型埋层91或92相对漂移区81具有较高的掺杂浓度。当正向IGBT工作时，引入的N型埋层91与漂移区81所形成的NN-结所提供的内建电势，在导通状态下能够提高空穴的势垒高度，因而有利于提高该处附近的载流子浓度，从而获得更为优化的载流子分布；而对面引入的N型埋层92相对漂移区81高的掺杂浓度，可以在该层截止阻断状态下的电场，从而使得器件漂移区81内的电场呈现梯形分布，提高漂移区单位厚度的耐压；当反向IGBT工作时，N型埋层91和N型埋层92的作用正好互换。P型埋层的作用是通过引入的附加电场调制效应屏蔽较高浓度N型层91或92分别对正向IGBT以及反向IGBT器件击穿电压的影响，以进一步获得较高的击穿电压。对称引入的载流子存储层、场截止层和P型埋层使本发明的双向IGBT结构具有对称的正、反向特性，并在相同的器件耐压下具有更薄的漂移区厚度，更好的载流子浓度分布和电场分布，使器件获得了更好的正向导通特性以及正向导通特性与关断损耗特性的折中。
如图3所示，为带有假栅的双向IGBT结构示意图，其元胞结构包括两个对称设置于衬底漂移区正反两面的N沟道MOS结构；所述N沟道MOS结构包括P型体区71或72，设置于P型体区71或72中的N+源区21或22，设置于P型体区71或72中的P+体接触区31或32，N+源区21或22与P+体接触区31或32彼此独立，且表面均与金属电极11或12相连；所述N沟道MOS结构还包括两个相同的栅结构，所述栅结构为沟槽栅结构，由槽壁栅介质61或62与槽内栅导电材料41或42构成，其中一个槽栅结构的槽壁栅介质61或62的侧面部分与N沟道MOS结构中的N+源区21或22以及P型体区71或72相接触，槽内栅导电材料41或42的表面与金属电极11或12之间设置有隔离介质，槽壁栅介质61或62的底面部分将槽内栅导电材料41或42与器件其它部分隔离；另一个槽栅结构的槽壁栅介质61或62的侧面部分与N沟道MOS结构中的P+体接触区31或32以及P型体区71或72相接触，槽内栅导电材料41或42的表面与金属电极11或12之间设置有隔离介质，槽壁栅介质61或62的底面部分将槽内栅导电材料41或42与器件其它部分隔离。所述衬底漂移区是由N-半导体衬底材料形成的N-漂移区81。所述N-漂移区81与所述MOS结构之间具有提供载流子存储功能或电场截止功能的N型埋层91或92。所述沟槽栅结构与所述N-漂移区81之间具有P型埋层101或102，即在槽壁栅介质61或62的底面部分与所述N-漂移区81之间具有P型埋层101或102。
除沟槽型栅结构外还可以为平面栅结构；所述栅结构可以包括假栅也可以不包括假栅；所述结构中，N型层的位置、厚度、长度和浓度等参数可以根据设计需求改动；所述结构中，P型埋层的位置、厚度、长度和浓度等参数可以根据设计需求改动；所述双向IGBT的半导体材料采用硅（Si）、碳化硅（SiC）、砷化镓（GaAs）或者氮化镓（GaN）等，其电极和金属连线可以是铝、铜或者其它合适的金属或合金。同时，通过对正反两面MOS结构的控制,不仅可实现双向IGBT功能，还可实现双向MOSFET功能。
如图4所示，为采用键合技术的双向IGBT器件的制作方法，包括以下步骤：
第一步：采用两块参数与规格相同的N型硅片，分别生长场氧化层后在器件外围制作器件终端，在器件终端内形成具有N-漂移区81的器件有源区，以下第二步至第九步在具有N-漂移区81的器件有源区上进行；
第二步：光刻器件有源区注入N型杂质并推结，在N-漂移区81上层区域形成N型埋层91或92；
第三步：再次光刻器件有源区并刻蚀沟槽，在沟槽底部注入P型杂质形成P型埋层101或102；
第四步：在两个P型埋层101或102表面以及沟槽侧壁上分别生长栅氧化层61或62；
第五步：多晶硅回填并刻蚀，分别形成与栅氧化层61或62接触的栅导电材料41或42；
第六步：在N型埋层91或92上方的N-漂移区81中注入P型杂质并推结，形成位于N型埋层91或92上表面的P型体区71或72，且使得P型体区71或72侧面与栅氧化层61或62接触；
第七步：在P型体区71或72中光刻并注入N型杂质，形成N+源区21或22，且使得N+源区21或22侧面与栅氧化层61或62接触；
第八步：沉积介质层玻璃，光刻接触孔，P+注入并退火激活在P型体区71或72中形成P+接触区31或32，所述P+接触区31或32与N+源区21或22应彼此独立；
第九步：沉积光刻金属，在N+源区21或22、P+接触区31或32上表面形成金属电极11或12；
第十步：从背部减薄硅片至所需厚度，将两块对称减薄后的硅片背面对背面，使用键合工艺将两者键合形成双向IGBT器件。
进一步的，上述双向IGBT器件的制作方法，第七步在P型体区71或72中光刻并注入N型杂质，只形成一个N+源区21或22，且使得该N+源区21或22侧面与一个栅氧化层61或62接触而与另一个栅氧化层61或62不接触；同时第八步所形成的P+接触区31或32的侧面与另一个栅氧化层61或62相接触。
进一步的，上述双向IGBT器件的制作方法，第七步在P型体区71或72中光刻并注入N型杂质，形成两个N+源区21或22，且使得一个N+源区21或22侧面与一个与栅氧化层61或62接触，另一个N+源区21或22侧面与另一个栅氧化层61或62接触；同时第八步所形成的P+接触区31或32位于两个N+源区21或22中间。
如图5所示，为采用双面光刻技术的双向IGBT器件的制作方法，包括以下步骤：
第一步：在N型硅片两面生长场氧化层后在器件外围制作器件终端，在器件终端内形成具有N-漂移区81的器件有源区，以下步骤为在硅片双面同时进行；
第二步：光刻器件有源区注入N型杂质并推结，在N-漂移区81上层区域形成N型埋层91或92；
第三步：再次光刻器件有源区并刻蚀沟槽，在沟槽底部注入P型杂质形成P型埋层101或102；
第四步：在两个P型埋层101或102表面以及沟槽侧壁上分别生长栅氧化层61或62；
第五步：多晶硅回填并刻蚀，分别形成与栅氧化层61或62接触的栅导电材料41或42；
第六步：在N型埋层91或92上方的N-漂移区81中注入P型杂质并推结，形成位于N型埋层91或92上表面的P型体区71或72，且使得P型体区71或72侧面与栅氧化层61或62接触；
第七步：在P型体区71或72中光刻并注入N型杂质，形成N+源区21或22，且使得N+源区21或22侧面与栅氧化层61或62接触；
第八步：沉积介质层玻璃，光刻接触孔，P+注入并退火激活在P型体区71或72中形成P+接触区31或32，所述P+接触区31或32与N+源区21或22应彼此独立；
第九步：沉积光刻金属，在N+源区21或22、P+接触区31或32上表面形成金属电极11或12，即得到双向IGBT器件。
进一步的，上述双向IGBT器件的制作方法，第七步在P型体区71或72中光刻并注入N型杂质，只形成一个N+源区21或22，且使得该N+源区21或22侧面与一个栅氧化层61或62接触而与另一个栅氧化层61或62不接触；同时第八步所形成的P+接触区31或32的侧面与另一个栅氧化层61或62相接触。
进一步的，上述双向IGBT器件的制作方法，第七步在P型体区71或72中光刻并注入N型杂质，形成两个N+源区21或22，且使得一个N+源区21或22侧面与一个与栅氧化层61或62接触，另一个N+源区21或22侧面与另一个栅氧化层61或62接触；同时第八步所形成的P+接触区31或32位于两个N+源区21或22中间。
如图6所示，为170um厚度下传统双向IGBT与95um厚度下本发明提出双向IGBT结构阻断状态下的电流与电压关系对比图，其中带实心圆形的虚线为本发明的结构，带实心长方形的线条为传统结构，从图中可以看出传统双向IGBT在耐压为1235V条件下需要170um厚的漂移区，而在同等耐压条件下，本发明提出双向IGBT的漂移区仅为95um。
如图7所示，为170um厚度下传统双向IGBT与95um厚度下本发明提出双向IGBT结构雪崩击穿时的电场分布对比图，其中带实心圆形的虚线为本发明的结构，带实心长方形的线条为传统结构，从图中可以看出传统双向IGBT的漂移区电场分布为三角形分布，而本发明提出双向IGBT为梯形分布，本发明提出结构大幅提高了漂移区单位厚度的耐压大小。
如图8所示，170um厚度下传统双向IGBT与95um厚度下本发明提出双向IGBT正向导通状态下的电流与电压关系对比图，其中带实心圆形的虚线为本发明的结构，带实心长方形的线条为传统结构，其中传统双向IGBT在100A/cm2下的正向导通压降为2.38V，而本发明提出结构仅为1.14V。
如图9所示，为170um厚度下传统双向IGBT与95um厚度下本发明提出双向IGBT在电流密度为100A/cm2条件下器件内部载流子分布的对比图，其中虚线为本发明的结构，实现为传统结构，两者在电流密度为100A/cm2条件下的载流子分布对比图，本发明提出结构的载流子浓度和分布要明显优于传统结构。
如图10所示，170um厚度下传统双向IGBT与95um厚度下本发明提出双向IGBT的关断损耗与正向导通压降关系的对比图，其中带实心圆形的线条为本发明的结构，带实心长方形的线条为传统结构，为两者的关断损耗与导通压降的对比图，从图中可以看出本发明提出结构的折中关系要明显优于传统结构。
如图11所示，为95um厚度下本发明提出双向IGBT的N型埋层91或92的掺杂浓度与P型埋层101或102的掺杂浓度对器件耐压影响的曲线图。其中，带实心正三角形的虚线为N型埋层91或92掺杂浓度为8e16是的耐压影响曲线图，带实心菱形的虚线为N型埋层91或92掺杂浓度为6e16是的耐压影响曲线图，带实心长方形的实线为N型埋层91或92掺杂浓度为4e16是的耐压影响曲线图，可见，通过优化N型埋层91或92的掺杂浓度与P型埋层101或102的掺杂浓度可以进一步获得更高的器件耐压。
Claims (9)
1.一种双向IGBT器件，其元胞结构包括两个对称设置于衬底漂移区正反两面的MOS结构；所述MOS结构包括P型体区（71或72），设置于P型体区（71或72）中的N+源区（21或22），设置于P型体区（71或72）中的P+体接触区（31或32）；所述N+源区（21或22）与所述P+体接触区（31或32）彼此独立，且表面均与金属电极（11或12）相连；所述N沟道MOS结构还包括栅结构，所述栅结构为沟槽栅结构，由槽壁栅介质（61或62）与槽内栅导电材料（41或42）构成，其中槽壁栅介质（61或62）的侧面部分与所述N沟道MOS结构中的N+源区（21或22）以及P型体区（71或72）相接触，槽内栅导电材料（41或42）的表面与金属电极（11或12）之间设置有隔离介质，槽壁栅介质（61或62）的底面部分将槽内栅导电材料（41或42）与器件其它部分隔离；所述衬底漂移区是由N-半导体衬底材料形成的N-漂移区（81）；所述N-漂移区（81）与所述MOS结构的P型体区71或72之间具有提供载流子存储功能或电场截止功能的N型埋层（91或92）；所述沟槽栅结构与所述N-漂移区（81）之间具有P型埋层（101或102），即在槽壁栅介质（61或62）的底面部分与所述N-漂移区（81）之间具有P型埋层（101或102）。
2.根据权利要求1所述的双向IGBT器件，其特征在于，所述MOS结构的P型体区（71或72）中设置有两个N+源区（21或22）和一个P+体接触区（31或32），形成两个N+源区（21或22）中间夹一个P+体接触区（31或32）的结构，且两个N+源区（21或22）和一个P+体接触区（31或32）表面均与金属电极（11或12）相连；同时，所述MOS结构具有两个沟槽栅结构：其中一个沟槽栅结构的槽壁栅介质（61或62）的侧面部分与一个N+源区（21或22）以及P型体区（71或72）相接触，且该沟槽栅结构的槽壁栅介质（61或62）的底面部分与所述N-漂移区（81）之间具有一个P型埋层（101或102）；另一个沟槽栅结构的槽壁栅介质（61或62）的侧面部分与另一个N+源区（21或22）以及P型体区（71或72）相接触，且该沟槽栅结构的槽壁栅介质（61或62）的底面部分与所述N-漂移区（81）之间具有另一个P型埋层（101或102）。
3.根据权利要求1所述的双向IGBT器件，其特征在于，所述MOS结构的P型体区（71或72）中设置有一个N+源区（21或22）和一个P+体接触区（31或32），且N+源区（21或22）和P+体接触区（31或32）表面均与金属电极（11或12）相连；同时，所述N沟道MOS结构具有两个沟槽栅结构：其中一个沟槽栅结构为真实的沟槽栅结构，其槽壁栅介质（61或62）的侧面部分与N+源区（21或22）以及P型体区（71或72）相接触，且该沟槽栅结构的槽壁栅介质（61或62）的底面部分与所述N-漂移区（81）之间具有一个P型埋层（101或102）；另一个沟槽栅结构为假沟槽栅结构，其槽壁栅介质（61或62）的侧面部分与P+接触区（31或32）以及P型体区（71或72）相接触，且该沟槽栅结构的槽壁栅介质（61或62）的底面部分与所述N-漂移区（81）之间具有另一个P型埋层（101或102）。
4.一种双向IGBT器件的制作方法，其特征在于，包括以下步骤：
第一步：采用两块参数与规格相同的N型硅片，分别生长场氧化层后在器件外围制作器件终端，在器件终端内形成具有N-漂移区81的器件有源区，以下第二步至第九步在具有N-漂移区81的器件有源区上进行；
第二步：光刻器件有源区注入N型杂质并推结，在N-漂移区81上层区域形成N型埋层91或92；
第三步：再次光刻器件有源区并刻蚀沟槽，在沟槽底部注入P型杂质形成P型埋层101或102；
第四步：在两个P型埋层101或102表面以及沟槽侧壁上分别生长栅氧化层61或62；
第五步：多晶硅回填并刻蚀，分别形成与栅氧化层61或62接触的栅导电材料41或42；
第六步：在N型埋层91或92上方的N-漂移区81中注入P型杂质并推结，形成位于N型埋层91或92上表面的P型体区71或72，且使得P型体区71或72侧面与栅氧化层61或62接触；
第七步：在P型体区71或72中光刻并注入N型杂质，形成N+源区21或22，形成N+源区21或22，且使得N+源区21或22侧面与栅氧化层61或62接触；
第八步：沉积介质层玻璃，光刻接触孔，P+注入并退火激活在P型体区71或72中形成P+接触区31或32，所述P+接触区31或32与N+源区21或22应彼此独立；
第九步：沉积光刻金属，在N+源区21或22、P+接触区31或32上表面形成金属电极11或12；
第十步：从背部减薄硅片至所需厚度，将两块对称减薄后的硅片背面对背面，使用键合工艺将两者键合形成双向IGBT器件。
5.根据权利要求4所述的双向IGBT器件的制作方法，其特征在于，第七步在P型体区（71或72）中光刻并注入N型杂质，只形成一个N+源区（21或22），且使得该N+源区（21或22）侧面与一个栅氧化层（61或62）接触而与另一个栅氧化层（61或62）不接触；同时第八步所形成的P+接触区（31或32）的侧面与另一个栅氧化层（61或62）相接触。
6.根据权利要求4所述的双向IGBT器件的制作方法，其特征在于，第七步在P型体区（71或72）中光刻并注入N型杂质，形成两个N+源区（21或22），且使得一个N+源区（21或22）侧面与一个栅氧化层（61或62）接触，另一个N+源区（21或22）侧面与另一个栅氧化层（61或62）接触；同时第八步所形成的P+接触区（31或32）位于两个N+源区（21或22）中间。
7.一种双向IGBT器件的制作方法，其特征在于，包括以下步骤：
第一步：在N型硅片两面生长场氧化层后在器件外围制作器件终端，在器件终端内形成具有N-漂移区81的器件有源区，以下步骤为在硅片双面同时进行；
第二步：光刻器件有源区注入N型杂质并推结，在N-漂移区81上层区域形成N型埋层91或92；
第三步：再次光刻器件有源区并刻蚀沟槽，在沟槽底部注入P型杂质形成P型埋层101或102；
第四步：在两个P型埋层（101或102）表面以及沟槽侧壁上分别生长栅氧化层（61或62）；
第五步：多晶硅回填并刻蚀，分别形成与栅氧化层（61或62）接触的栅导电材料（41或42）；
第六步：在N型埋层（91或92）上方的N-漂移区（81）中注入P型杂质并推结，形成位于N型埋层（91或92）上表面的P型体区（71或72），且使得P型体区（71或72）侧面与栅氧化层（61或62）接触；
第七步：在P型体区（71或72）中光刻并注入N型杂质，形成N+源区（21或22），且使得N+源区（21或22）侧面与栅氧化层（61或62）接触；
第八步：沉积介质层玻璃，光刻接触孔，P+注入并退火激活在P型体区（71或72）中形成P+接触区（31或32），所述P+接触区（31或32）与N+源区（21或22）应彼此独立；
第九步：沉积光刻金属，在N+源区（21或22）、P+接触区（31或32）上表面形成金属电极（11或12），即得到双向IGBT器件。
8.根据权利要求7所述的双向IGBT器件的制作方法，其特征在于，第七步在P型体区（71或72）中光刻并注入N型杂质，只形成一个N+源区（21或22），且使得该N+源区（21或22）侧面与一个栅氧化层（61或62）接触而与另一个栅氧化层（61或62）不接触；同时第八步所形成的P+接触区（31或32）的侧面与另一个栅氧化层（61或62）相接触。
9.根据权利要求7所述的双向IGBT器件的制作方法，其特征在于，第七步在P型体区（71或72）中光刻并注入N型杂质，形成两个N+源区（21或22），且使得一个N+源区（21或22）侧面与一个栅氧化层（61或62）接触，另一个N+源区（21或22）侧面与另一个栅氧化层（61或62）接触；同时第八步所形成的P+接触区（31或32）位于两个N+源区（21或22）中间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410070465.4A CN103794647B (zh) | 2014-02-28 | 2014-02-28 | 一种双向igbt器件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410070465.4A CN103794647B (zh) | 2014-02-28 | 2014-02-28 | 一种双向igbt器件及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103794647A true CN103794647A (zh) | 2014-05-14 |
| CN103794647B CN103794647B (zh) | 2016-05-11 |
Family
ID=50670142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410070465.4A Expired - Fee Related CN103794647B (zh) | 2014-02-28 | 2014-02-28 | 一种双向igbt器件及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103794647B (zh) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104538446A (zh) * | 2014-12-23 | 2015-04-22 | 电子科技大学 | 一种双向mos型器件及其制造方法 |
| WO2016101134A1 (zh) * | 2014-12-23 | 2016-06-30 | 电子科技大学 | 一种双向mos型器件及其制造方法 |
| CN105743474A (zh) * | 2014-12-29 | 2016-07-06 | Abb技术有限公司 | 对反向导通igbt的控制 |
| CN105789289A (zh) * | 2016-04-26 | 2016-07-20 | 电子科技大学 | 一种双向igbt器件及其制造方法 |
| CN105870177A (zh) * | 2016-04-26 | 2016-08-17 | 电子科技大学 | 一种双向igbt器件及其制造方法 |
| CN105895633A (zh) * | 2014-12-04 | 2016-08-24 | 南京励盛半导体科技有限公司 | 一种半导体双向功率器件的结构 |
| CN105932043A (zh) * | 2016-05-11 | 2016-09-07 | 电子科技大学 | 具有超势垒集电极结构的igbt器件及其制造方法 |
| CN108183102A (zh) * | 2017-12-28 | 2018-06-19 | 电子科技大学 | 一种逆阻型功率mosfet器件 |
| CN108231878A (zh) * | 2018-02-05 | 2018-06-29 | 电子科技大学 | 一种双向沟槽栅电荷存储型igbt及其制作方法 |
| CN108321192A (zh) * | 2018-02-05 | 2018-07-24 | 电子科技大学 | 一种双向沟槽栅电荷存储型igbt及其制作方法 |
| CN109326638A (zh) * | 2017-07-31 | 2019-02-12 | 无锡华润华晶微电子有限公司 | 金属氧化物半导体场效应晶体管结构及其制造方法 |
| CN109478513A (zh) * | 2016-07-19 | 2019-03-15 | 三菱电机株式会社 | 半导体装置及其制造方法 |
| CN110556387A (zh) * | 2019-09-07 | 2019-12-10 | 电子科技大学 | 基于soi的双向恒流器件 |
| CN116153991A (zh) * | 2023-04-21 | 2023-05-23 | 上海陆芯电子科技有限公司 | 一种双沟槽栅rc-igbt及其制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194290B1 (en) * | 1998-03-09 | 2001-02-27 | Intersil Corporation | Methods for making semiconductor devices by low temperature direct bonding |
| US20040084720A1 (en) * | 2002-11-04 | 2004-05-06 | Esser Robert H. | Low temperature hydrophobic direct wafer bonding |
| CN102779847A (zh) * | 2012-07-18 | 2012-11-14 | 电子科技大学 | 一种载流子存储的沟槽双极型晶体管 |
| CN103258847A (zh) * | 2013-05-09 | 2013-08-21 | 电子科技大学 | 一种双面场截止带埋层的rb-igbt器件 |
-
2014
- 2014-02-28 CN CN201410070465.4A patent/CN103794647B/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194290B1 (en) * | 1998-03-09 | 2001-02-27 | Intersil Corporation | Methods for making semiconductor devices by low temperature direct bonding |
| US20040084720A1 (en) * | 2002-11-04 | 2004-05-06 | Esser Robert H. | Low temperature hydrophobic direct wafer bonding |
| CN102779847A (zh) * | 2012-07-18 | 2012-11-14 | 电子科技大学 | 一种载流子存储的沟槽双极型晶体管 |
| CN103258847A (zh) * | 2013-05-09 | 2013-08-21 | 电子科技大学 | 一种双面场截止带埋层的rb-igbt器件 |
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105895633A (zh) * | 2014-12-04 | 2016-08-24 | 南京励盛半导体科技有限公司 | 一种半导体双向功率器件的结构 |
| CN104538446A (zh) * | 2014-12-23 | 2015-04-22 | 电子科技大学 | 一种双向mos型器件及其制造方法 |
| CN105993076A (zh) * | 2014-12-23 | 2016-10-05 | 电子科技大学 | 一种双向mos型器件及其制造方法 |
| CN105993076B (zh) * | 2014-12-23 | 2019-03-01 | 电子科技大学 | 一种双向mos型器件及其制造方法 |
| CN104538446B (zh) * | 2014-12-23 | 2017-09-22 | 电子科技大学 | 一种双向mos型器件及其制造方法 |
| WO2016101134A1 (zh) * | 2014-12-23 | 2016-06-30 | 电子科技大学 | 一种双向mos型器件及其制造方法 |
| CN105743474B (zh) * | 2014-12-29 | 2019-05-10 | Abb瑞士股份有限公司 | 对反向导通igbt的控制 |
| CN105743474A (zh) * | 2014-12-29 | 2016-07-06 | Abb技术有限公司 | 对反向导通igbt的控制 |
| CN105789289B (zh) * | 2016-04-26 | 2018-06-19 | 电子科技大学 | 一种双向igbt器件及其制造方法 |
| CN105870177A (zh) * | 2016-04-26 | 2016-08-17 | 电子科技大学 | 一种双向igbt器件及其制造方法 |
| CN105870177B (zh) * | 2016-04-26 | 2018-10-02 | 电子科技大学 | 一种双向igbt器件及其制造方法 |
| CN105789289A (zh) * | 2016-04-26 | 2016-07-20 | 电子科技大学 | 一种双向igbt器件及其制造方法 |
| CN105932043A (zh) * | 2016-05-11 | 2016-09-07 | 电子科技大学 | 具有超势垒集电极结构的igbt器件及其制造方法 |
| CN109478513A (zh) * | 2016-07-19 | 2019-03-15 | 三菱电机株式会社 | 半导体装置及其制造方法 |
| CN109326638A (zh) * | 2017-07-31 | 2019-02-12 | 无锡华润华晶微电子有限公司 | 金属氧化物半导体场效应晶体管结构及其制造方法 |
| CN108183102A (zh) * | 2017-12-28 | 2018-06-19 | 电子科技大学 | 一种逆阻型功率mosfet器件 |
| CN108183102B (zh) * | 2017-12-28 | 2020-07-10 | 电子科技大学 | 一种逆阻型功率mosfet器件 |
| CN108321192A (zh) * | 2018-02-05 | 2018-07-24 | 电子科技大学 | 一种双向沟槽栅电荷存储型igbt及其制作方法 |
| CN108231878B (zh) * | 2018-02-05 | 2020-06-30 | 电子科技大学 | 一种双向沟槽栅电荷存储型igbt及其制作方法 |
| CN108231878A (zh) * | 2018-02-05 | 2018-06-29 | 电子科技大学 | 一种双向沟槽栅电荷存储型igbt及其制作方法 |
| CN108321192B (zh) * | 2018-02-05 | 2020-08-28 | 电子科技大学 | 一种双向沟槽栅电荷存储型igbt及其制作方法 |
| CN110556387A (zh) * | 2019-09-07 | 2019-12-10 | 电子科技大学 | 基于soi的双向恒流器件 |
| CN110556387B (zh) * | 2019-09-07 | 2022-02-08 | 电子科技大学 | 基于soi的双向恒流器件 |
| CN116153991A (zh) * | 2023-04-21 | 2023-05-23 | 上海陆芯电子科技有限公司 | 一种双沟槽栅rc-igbt及其制备方法 |
| CN116153991B (zh) * | 2023-04-21 | 2023-06-23 | 上海陆芯电子科技有限公司 | 一种双沟槽栅rc-igbt及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103794647B (zh) | 2016-05-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103794647B (zh) | 一种双向igbt器件及其制作方法 | |
| CN103413824B (zh) | 一种rc-ligbt器件及其制作方法 | |
| CN103383958B (zh) | 一种rc-igbt器件及其制作方法 | |
| CN104538446B (zh) | 一种双向mos型器件及其制造方法 | |
| CN110047910B (zh) | 一种高耐压能力的异质结半导体器件 | |
| CN105742346B (zh) | 双分裂沟槽栅电荷存储型rc-igbt及其制造方法 | |
| US9231581B2 (en) | Method of operating a reverse conducting IGBT | |
| CN107195678B (zh) | 一种载流子存储增强的超结igbt | |
| CN107808899A (zh) | 具有混合导电模式的横向功率器件及其制备方法 | |
| CN105993076B (zh) | 一种双向mos型器件及其制造方法 | |
| CN112420694B (zh) | 集成反向肖特基续流二极管的可逆导碳化硅jfet功率器件 | |
| CN110504308B (zh) | 一种高速低损耗的多槽栅高压功率器件 | |
| CN107658340A (zh) | 一种双沟槽的低导通电阻、小栅电荷的碳化硅mosfet器件与制备方法 | |
| CN103337498A (zh) | 一种bcd半导体器件及其制造方法 | |
| CN103489910A (zh) | 一种功率半导体器件及其制造方法 | |
| JPWO2015019797A1 (ja) | 高耐圧半導体装置およびその製造方法 | |
| CN104701380A (zh) | 一种双向mos型器件及其制造方法 | |
| CN110504310A (zh) | 一种具有自偏置pmos的ret igbt及其制作方法 | |
| CN108231878A (zh) | 一种双向沟槽栅电荷存储型igbt及其制作方法 | |
| CN204130542U (zh) | 功率半导体器件 | |
| CN108899363B (zh) | 能降低导通压降和关断损耗的沟槽栅igbt器件 | |
| CN107134488B (zh) | 一种载流子存储增强的绝缘栅双极型晶体管 | |
| CN110504313B (zh) | 一种横向沟槽型绝缘栅双极晶体管及其制备方法 | |
| CN109065608A (zh) | 一种横向双极型功率半导体器件及其制备方法 | |
| CN109920838B (zh) | 一种沟槽型碳化硅mosfet器件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20160511 Termination date: 20170228 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |