CN105870177A - 一种双向igbt器件及其制造方法 - Google Patents
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Abstract
一种双向IGBT器件及其制造方法，属于功率半导体器件技术领域。本发明通过在器件的正背面采用宽的沟槽宽度并在沟槽内栅电极的底部引入与金属电极相连的电极，在不影响IGBT器件阈值电压和开通的情况下，实现了对称的正、反向特性，提高了双向IGBT器件正、反向的开关速度，降低器件的开关损耗；改善了整个N型漂移区的载流子浓度分布，改善了正向导通压降和开关损耗的折中；减小了器件的饱和电流密度，改善了器件的短路安全工作区，改善了沟槽底部电场的集中，提高了器件的击穿电压，进一步提高了器件的可靠性；本发明提供的制作方法通过两次电极填充工艺填充沟槽，工艺难度小，与传统双向IGBT的制作方法兼容。
Description
技术领域
本发明属于功率半导体器件技术领域，涉及绝缘栅双极型晶体管(IGBT)，具体涉及双向沟槽栅绝缘栅双极型晶体管(Bi-directional trench IGBT)。
背景技术
绝缘栅双极型晶体管(IGBT)是一种MOS场效应和双极型晶体管复合的新型电力电子器件。它既有MOSFET易于驱动，控制简单的优点，又有功率晶体管导通压降低，通态电流大，损耗小的优点，已成为现代电力电子电路中的核心电子元器件之一，广泛地应用在诸如通信、能源、交通、工业、医学、家用电器及航空航天等国民经济的各个领域。IGBT的应用对电力电子系统性能的提升起到了极为重要的作用。
电能变换是电力装置的基本功能之一，根据负载要求的不同，电力装置可以完成交流到直流(AC-DC)，直流到交流(DC-AC)，直流到直流(DC-DC)和交流到交流(AC-AC)的变换。AC-AC的变换可以采用间接变换即AC-DC-AC方式，也可以采用直接变换即AC-AC的方式。在传统的AC-DC-AC间接变换系统中，需要有大容值的连接电容(电压型变换)或大感值的连接电感(电流型变换)将两部分相对独立的变换系统相连，这类系统体积大，成本高。此外，电容和电感的使用寿命远低于功率器件，这严重影响了系统的可靠性及使用年限。AC-AC直接转换系统避免了传统AC-DC-AC系统中连接电容或电感的使用，但要求功率开关具有双向开关能力。由于传统IGBT只具有单向导通和单向阻断的功能，具有双向导通双向阻断功能的IGBT双向开关是由两组反向并联的IGBT与快恢复二极管的串联结构组合而实现的。这种方案需要大量功率芯片，增加了系统成本。此外，系统内部各芯片间需要大量连线，增强了系统内部的寄生效应，影响系统可靠性。
为了解决这一问题，实现产品的集成化，业界通过使用键合技术将两个相同的沟槽MOS结构背对背键合在一起成功地在单一芯片中实现了具有双向导通及双向阻断功能的双向IGBT(Bi-directional IGBT)，如图1所示。相比于传统单向IGBT，通过控制正、背面栅电压，该双向IGBT可实现对称的正、反向IGBT导通与关断特性。虽然该结构实现了双向开关的功能，但该结构是一种非穿通型双向IGBT结构。对于非穿通型IGBT结构，为了避免器件阻断时的穿通击穿，不得不采用较厚的漂移区长度，这严重影响了器件的性能。为了解决这一问题，业界进一步提出了如图2所示的双向IGBT结构，该结构在P型基区7和N-漂移区10之间以及P型基区27和N-漂移区10之间对称的采用了一层比N-漂移区10掺杂浓度高的N型层8和28，在任一方向工作时该双向IGBT均为具有载流子存贮层和电场阻止层的IGBT结构，显著提高了器件的性能。对于图2所示的结构，在正向或反向IGBT工作时，由于作为载流子存贮层的较高掺杂浓度和一定厚度的N型层8或28的存在使IGBT器件靠近发射极端的载流子浓度分布得到了极大的改善，提高了N型漂移区的电导调制，改善了整个N型漂移区的载流子浓度分布，使IGBT获得了低的正向导通压降和改善的正向导通压降和关断损耗的折中。但是，对于该双向IGBT结构，在正向或反向IGBT工作时由于作为载流子存贮层的较高掺杂浓度和一定厚度的N型层8或28的存在，器件的击穿电压显著降低，为了有效屏蔽作为载流子存贮层的N型层的不利影响获得一定的器件耐压，需要采用：1)深的沟槽栅深度，使沟槽栅的深度大于N型层8或28的结深，但在任一方向工作时深的沟槽栅深度不仅增大了栅极-发射极电容，也增大了栅极-集电极电容，因而，降低了器件的开关速度，增大器件的开关损耗，影响了器件的导通压降和开关损耗的折中特性；2)小的元胞宽度，使沟槽栅之间的间距尽可能减小，然而，在任一方向工作时高密度的沟槽MOS结构不仅增大了器件的栅极电容，降低了器件的开关速度，增大了器件的开关损耗，影响了器件的导通压降和开关损耗的折中特性，而且，高密度的沟槽MOS结构增加了器件的饱和电流密度，使器件的短路安全工作区变差。此外，对于如图1和2所示的双向IGBT结构，栅氧化层是通过一次热氧化在沟槽中形成，为了保证一定的阈值电压整个栅氧化层的厚度均较小，由于MOS电容大小与氧化层的厚度成反比，传统双向IGBT结构中小的栅氧化层厚度极大的增大了器件的栅极电容。另外，小的栅氧化层厚度使沟槽底部的电场集中，使器件的可靠性较差。
发明内容
本发明针对现有双向IGBT器件存在的上述技术问题，为了在双向IGBT器件任一方向工作时，减小器件的栅极电容，特别是栅极-集电极电容，提高器件的开关速度，减小开关损耗，同时减小器件的饱和电流密度改善器件的短路安全工作区并提高器件的击穿电压，并进一步提高器件发射极端的载流子增强效应，改善整个N型漂移区的载流子浓度分布，进一步改善正向导通压降和开关损耗的折中，在传统双向IGBT器件结构的基础上(如图1和2所示)，本发明提供一种双向IGBT器件(如图3所示)及其制作方法。为了简化描述，下面仅以n沟道双向IGBT器件为例来说明，但本发明同样适用于p沟道双向IGBT器件。
本发明的技术方案是：一种双向IGBT器件，元胞结构如图3所示，包括两个对称设置于N型漂移区10正反两面的N沟道MOS结构；所述正面MOS结构包括正面金属电极1、正面N+发射区5、正面P+发射区6、正面P型基区7、正面N型层8和正面沟槽栅结构；所述正面P型基区7位于正面N型层8上表面，正面N+发射区5和正面P+发射区6并列位于正面P型基区7上表面；正面N+发射区5和正面P+发射区6的上表面与正面金属电极1连接；所述背面MOS结构包括背面金属电极21、背面N+发射区25、背面P+发射区26、背面P型基区27、背面N型层28和背面沟槽栅结构；其特征在于，所述正面沟槽栅结构位于正面MOS结构的中部并沿器件垂直方向依次贯穿正面N+发射区5、正面P型基区7和正面N型层8；所述正面沟槽栅结构包括正面第一介质层2、正面栅电极3、正面底部电极13、正面栅介质层41、正面第二介质层42、正面第三介质层43；所述正面底部电极13位于两侧的正面N型层8之间且正面底部电极13上表面的深度小于正面N型层8的结深，正面底部电极13下表面的深度大于正面N型层8的结深；所述正面底部电极的侧面和底面通过正面第二介质层42分别与正面N型层8和N型漂移区10隔离；所述正面底部电极13上表面中部与正面金属电极1连接；所述正面底部电极13上表面两侧与正面金属电极1之间具有正面栅电极3，所述正面栅电极3底部深度大于正面P型基区7的结深；所述正面栅电极3通过正面第一介质层2与正面金属电极1隔离，正面栅电极3通过正面第三介质层43与正面底部电极13隔离，正面栅电极3通过正面栅介质层41与正面N+发射区5、正面P型基区7和正面N型层8隔离；所述背面沟槽栅结构包括背面第一介质层22、背面栅电极23、背面底部电极213、背面栅介质层241、背面第二介质层242、背面第三介质层243；所述背面MOS结构与正面MOS结构沿N型漂移区10横向中线上下对称设置。
进一步的，如图4所示，所述正面底部电极13的宽度大于位于其正上方的沟槽栅结构的宽度并延伸入正面N型层8中，使正面沟槽栅结构呈倒“T”字形；所述背面MOS结构与正面MOS结构沿N型漂移区10横向中线上下对称设置。
进一步的，如图5所示，所述正面底部电极13与正面P型基区7下表面之间的正面N型层8中具有正面N+层14，所述正面N+层14的侧面与正面栅介质层41连接，所述正面N+层14的浓度大于正面N型层8的浓度；所述背面底部电极213与背面P型基区27下表面之间的背面N型层28中具有背面N+层214，所述背面N+层214的侧面与背面栅介质层241连接，所述背面N+层214的浓度大于背面N型层28的浓度。
进一步的，所述栅极结构的宽度远大于P型基区7/27的宽度，所述栅电极3/23的宽度大于第二介质层42/242和第三介质层43/243的厚度，所述第二介质层42/242和第三介质层43/243的厚度大于栅介质层41/241的厚度，所述第一介质层2/22的厚度大于第二介质层42/242和第三介质层43/243的厚度。
一种双向IGBT器件的制造方法，其特征在于，包括以下步骤：
第一步：选取两片参数与规格相同的N型轻掺杂单晶硅片作为器件的N型漂移区10，选取的硅片厚度为300～600um，掺杂浓度为1013～1014个/cm3；采用相同工艺分别在两片硅片表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在硅片正面制作器件的终端结构；
第二步：采用相同工艺分别在两片硅片表面生长一层场氧，光刻出有源区，再生长一层预氧后先通过离子注入N型杂质制作器件的N型层8/28，离子注入的能量为200～500keV，注入剂量为1013～1014个/cm2；然后通过离子注入P型杂质并退火制作器件的P型基区7/27，离子注入的能量为60～120keV，注入剂量为1013～1014个/cm2，退火温度为1100-1150℃，退火时间为10～30分钟；所述P型基区7位于N型层8上表面；
第三步：采用相同工艺分别在两片硅片表面淀积一层TEOS，厚度为700～1000nm，光刻出窗口后，进行沟槽硅刻蚀，在元胞中部刻蚀出沟槽，沟槽的深度超过N型层8/28的结深；沟槽刻蚀完成后，通过HF溶液将表面的TEOS漂洗干净；
第四步：在1050℃～1150℃，O2的气氛下采用相同工艺分别在两片硅片的沟槽周围形成厚氧化层；接着在750℃～950℃下在沟槽内积淀填充多晶硅，形成的多晶硅的下表面深度超过N型层8/28的结深；
第五步：采用相同工艺，在两片硅片表面光刻并分别刻蚀第四步中沟槽内形成的厚氧化层和多晶硅，使厚氧化层和多晶硅的上表面略低于P型基区7/27的结深；形成底部电极13/213和第二介质层42/242，底部电极13/213位于第二介质层42/242中；
第六步：采用相同工艺，在两片硅片表面通过热氧化再次在沟槽内壁生长氧化层，形成的沟槽底部氧化层的厚度大于侧壁氧化层的厚度，形成的侧壁氧化层的厚度小于120nm；在第五步中形成的底部电极13/213和第二介质层42/242上表面形成第三介质层43/243，在侧壁形成第一介质层41/241；
第七步：采用相同工艺，在750℃～950℃下在两片硅片表面的沟槽内积淀填充多晶硅，形成的多晶硅的下表面深度超过P型基区7/27的结深，形成的多晶硅的厚度远小于沟槽的深度，并且仅在沟槽的侧壁和下表面形成一层多晶硅；
第八步：采用相同工艺，反刻第七步中沟槽内淀积的多晶硅，第六步形成的氧化层可作为刻蚀的终止层，在沟槽左右两侧形成栅电极3/23；
第九步：采用相同工艺，在两片硅片表面光刻，通过离子注入N型杂质制作器件的N+发射区5/25，离子注入的能量为30～60keV，注入剂量为1015～1016个/cm2；所述N+发射区5/25位于P型基区7/27上表面；
第十步：采用相同工艺，在两片硅片表面光刻，通过离子注入P型杂质并退火制作器件的P+发射区6/26，离子注入的能量为60～80keV，注入剂量为1015～1016个/cm2，退火温度为900℃，时间为20～30分钟；所述P+发射区6/26与N+发射区5/25并列位于P型基区7/27上表面，且N+发射区5/25位于靠近沟槽的一侧；
第十一步：采用相同工艺，在器件表面淀积介质形成第一介质层2/22；
第十二步：采用相同工艺，在两片硅片表面光刻，刻蚀部分第一介质层2/22，接着淀积金属，并光刻、刻蚀金属形成发射极金属1/21；
第十三步：翻转两片硅片，采用相同工艺减薄硅片厚度，然后将这两块完全相同的减薄后的硅片背面对背面，使用键合工艺将两者键合形成双向IGBT器件。
进一步的，所述第三步中沟槽刻蚀工艺中可通过刻蚀工艺参数的控制，从而形成沟槽下部比上部宽的沟槽结构。
进一步的，所述第二步中N型电荷存储层8/28的形成过程中，通过增加一步光刻和离子注入工艺形成高掺杂浓度的N+层14/214或在第六步中氧化工艺之前通过带角度的离子注入N型杂质形成高掺杂浓度的N+层14/214；所述N+层14/214的上表面与P型基区7的下表面连接。
本发明的有益效果为，实现了对称的正、反向特性，提高了双向IGBT器件正、反向的开关速度，降低器件的开关损耗；改善了整个N型漂移区的载流子浓度分布，改善了正向导通压降和开关损耗的折中；减小了器件的饱和电流密度，改善了器件的短路安全工作区，提高了可靠性；提高了器件的击穿电压，改善了沟槽底部电场的集中，进一步提高了器件的可靠性；同时本发明提供的制作方法通过两次电极填充工艺填充沟槽，工艺难度小；本发明所提出的双向IGBT制作方法与传统双向IGBT的制作方法兼容。
附图说明
图1是传统的沟槽型双向IGBT器件元胞结构示意图1；
图2是传统的沟槽型双向IGBT器件元胞结构示意图2；
图1-2中，1/21为正面/背面金属电极，2/22为正面/背面介质层，3/23为正面/背面栅电极，4/24为正面/背面栅介质层，5/25为正面/背面N+发射区，6/26为正面/背面P+发射区，7/27为正面/背面P型基区，8/28为正面/背面N型层，10为N-漂移区；
图3是实施例1的沟槽型双向IGBT器件元胞结构示意图；
图4是实施例2的沟槽型双向IGBT器件元胞结构示意图；
图5是实施例3的沟槽型双向IGBT器件元胞结构示意图；
图3至图5中，1/21为正面/背面金属电极，2/22为正面/背面介质层，3/23为正面/背面栅电极，13/213为正面/背面底部电极，41/241为正面/背面栅介质层，42/242为正面/背面介质层，43/243为正面/背面介质层，5/25为正面/背面N+发射区，6/26为正面/背面P+发射区，7/27为正面/背面P型基区，8/28为正面/背面N型层，10为N-漂移区，14/214为正面/背面N+层；
图6是本发明的制造方法中刻蚀形成沟槽后的器件结构示意图；
图7是本发明的制造方法中刻蚀沟槽内的厚氧化层和多晶硅后的器件结构示意图；
图8是本发明的制造方法中在沟槽中形成栅电极后的器件结构示意图；
图9是本发明的制造方法中形成金属电极后的器件结构示意图；
图10是本发明的制造方法中硅片键合后最终形成的器件结构示意图。
具体实施方式
下面结合附图，详细描述本发明的技术方案：
实施例1
一种双向IGBT器件，元胞结构如图3所示，包括两个对称设置于N型漂移区10正反两面的N沟道MOS结构；所述正面MOS结构包括正面金属电极1、正面N+发射区5、正面P+发射区6、正面P型基区7、正面N型层8和正面沟槽栅结构；所述正面P型基区7位于正面N型层8上表面，正面N+发射区5和正面P+发射区6并列位于正面P型基区7上表面；正面N+发射区5和正面P+发射区6的上表面与正面金属电极1连接；所述背面MOS结构包括背面金属电极21、背面N+发射区25、背面P+发射区26、背面P型基区27、背面N型层28和背面沟槽栅结构；其特征在于，所述正面沟槽栅结构位于正面MOS结构的中部并沿器件垂直方向依次贯穿正面N+发射区5、正面P型基区7和正面N型层8；所述正面沟槽栅结构包括正面第一介质层2、正面栅电极3、正面底部电极13、正面栅介质层41、正面第二介质层42、正面第三介质层43；所述正面底部电极13位于两侧的正面N型层8之间且正面底部电极13上表面的深度小于正面N型层8的结深，正面底部电极13下表面的深度大于正面N型层8的结深；所述正面底部电极的侧面和底面通过正面第二介质层42分别与正面N型层8和N型漂移区10隔离；所述正面底部电极13上表面中部与正面金属电极1连接；所述正面底部电极13上表面两侧与正面金属电极1之间具有正面栅电极3，所述正面栅电极3底部深度大于正面P型基区7的结深；所述正面栅电极3通过正面第一介质层2与正面金属电极1隔离，正面栅电极3通过正面第三介质层43与正面底部电极13隔离，正面栅电极3通过正面栅介质层41与正面N+发射区5、正面P型基区7和正面N型层8隔离。形成的所述沟槽栅电极3的深度大于p型基区7的结深0.1～0.2微米；形成的所述N型层8的厚度为1～2微米；形成的所述沟槽结构的深度大于N型层8的结深0.5～2微米，形成的介质层41的厚度小于120纳米，形成的所述介质层42和43的厚度为0.2～0.5微米，形成的所述沟槽栅电极3的宽度大于介质层42和43的厚度0.3～0.8微米；形成的所述沟槽结构的宽度大于5微米，形成的所述p型基区7的宽度小于1微米。所述背面沟槽栅结构包括背面第一介质层22、背面栅电极23、背面底部电极213、背面栅介质层241、背面第二介质层242、背面第三介质层243；所述背面MOS结构与正面MOS结构沿N型漂移区10横向中线上下对称设置。
上述双向IGBT器件通过分别控制两个对称N沟道MOS的栅极，即正面栅电极3和背面栅电极23可工作于特性完全对称的双向IGBT模式。因此，为了描述的方便，以下主要以图3中电流由背面金属电极21向正面金属电极1流动的方向来说明，另一方向的工作原理完全相同，仅需对说明中对应的内容进行互换。通过控制背面栅电极23使背面MOS结构的沟道截止，这样背面MOS结构工作类似于传统单向IGBT器件的集电极；而正面MOS结构工作类似于传统单向IGBT器件的发射极，通过控制正面栅电极3可实现IGBT的开启和关断。
本实施例中：
通过在器件沟槽内栅电极3的底部引入与金属电极1(发射极)相连的底部电极13以及金属电极、底部电极和栅电极之间的厚介质层，并且在一定的栅电极宽度下采用了宽的沟槽宽度(即宽的元胞)，在不影响IGBT器件阈值电压和开通的情况下:1)减小了沟槽内栅电极的深度，大大减小了包括栅极-集电极电容、栅极-发射极电容在内的栅极电容；2)通过底部电极的屏蔽作用，屏蔽了栅极和集电极的耦合，将栅极-集电极电容转换为栅极-发射极电容，大大减小了栅极-集电极电容，同时通过厚介质层43和2的作用使从栅极-集电极电容转换而增加的栅极-发射极电容远远小于由于宽的沟槽宽度的引入使得MOS沟道密度减小而减小的栅极-发射极电容，从而大大减小了包括栅极-集电极电容、栅极-发射极电容在内的栅极电容。因此，本发明结构大大减小了器件的栅极电容，特别是栅极-集电极电容，提高了器件的开关速度，降低器件的开关损耗。此外，宽的沟槽宽度的引入增强了发射极载流子注入效应，改善了整个N型漂移区10的载流子浓度分布，进一步减小了正向导通压降并改善了正向导通压降和开关损耗的折中；同时，由于宽的沟槽宽度的引入减小了单位面积的MOS沟道密度，减小了器件的饱和电流密度，改善了器件的短路安全工作区，提高了可靠性；此外，由于底部电极13与发射极相连，在器件开启动态过程中，通过介质层与底部电极13接触的N型层8和N型漂移区10表面不会形成电子积累，因此不会形成负微分电容效应，避免了开启动态过程中的电流、电压振荡和EMI问题，提高了可靠性；同时，通过底部电极周围的厚介质层进一步提高了器件的击穿电压，改善了沟槽底部电场的集中，进一步提高了器件的可靠性。本发明提供的复合沟槽结构，沟槽栅电极3的深度大于p型基区7的深度并且沟槽栅电极3的深度小于N型层8的深度，这一方面在不影响IGBT器件开通的情况下尽可能的减小了栅极电容，特别是栅极-集电极电容，另一方面一定厚度的高浓度N型层8的存在补偿了由于与发射极相连的底部电极13的引入使得底部电极附近载流子浓度的下降，避免了由于底部电极13的引入使器件的正向导通压降急剧增大而导致的器件特性变差。
此外，本发明还可工作于双向MOS模式：通过控制背面栅电极23使背面MOS结构的沟道开启，这样背面MOS结构工作类似于传统单向MOS器件的漏极；而正面MOS结构工作类似于传统单向MOS器件的源极，通过控制正面栅电极3实现MOS的开启和关断。当工作于双向MOS模式时，本发明也有类似于双向IGBT工作模式时的工作原理和有益效果。
实施例2
本例的一种双向IGBT器件，其元胞结构如图4所示，在实施例1的基础上所述正面底部电极13的宽度大于其上总的沟槽栅结构的宽度并延伸入N型层8中，使正面沟槽栅结构呈倒“T”字形；所述背面MOS结构具有与正面MOS结构沿N型漂移区10中线上下镜像对称的连接和设置。延伸进入N型层8/28中的复合沟槽结构下层结构的宽度约为p型基区7/27宽度的1/4-3/4。延伸进入N型层8/28中的所述下层结构进一步减小了少数载流子的抽取面积，进一步提高了发射极端的载流子注入增强效应，可获得更好的器件正向导通压降和开关损耗的折中，同时进一步屏蔽了N型层对器件击穿电压的不利影响，获得了更高的器件击穿电压和可靠性。此外，延伸进入N型层8/28中的所述下层结构进一步屏蔽了栅极和集电极的耦合，减小了栅极-集电极电容，可进一步提高器件的开关速度，减小器件的开关损耗。
实施例3
本例的一种双向IGBT器件，其元胞结构如图5所示，在实施例2的基础上在所述正/背面复合沟槽结构的下层结构与p型基区7/27之间的部分区域还具有一层N+层14/214，所述N+层14/214的浓度大于N型层8/28的浓度并且其侧壁与复合沟槽结构相连；所述N+层14/214的一侧与正面N型层8/28连接，N+层14/214的另一侧及底部与沟槽栅结构连接，N+层14/214的上表面与P型基区7/27的下表面连接；形成的所述N+层9/29的宽度小于延伸进入N型层8/28中的复合沟槽结构下层结构的宽度。形成的所述N+层14/214进一步减小了所述复合沟槽结构下层结构与p型基区7/27之间区域的电阻，进一步提高了发射极端的载流子注入增强效应，可获得更好的器件正向导通压降和开关损耗的折中。
本发明工艺制作方法的具体实施方案以1200V电压等级的双向IGBT器件为例进行阐述，具体工艺制作方法如下：
第一步：选取两片参数与规格相同的N型轻掺杂单晶硅片作为器件的N型漂移区10，选取的硅片厚度为300～600um，掺杂浓度为7×1013个/cm3；采用相同工艺分别在两片硅片表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在硅片正面制作器件的终端结构；
第二步：采用相同工艺分别在两片硅片表面生长一层厚度为0.3～0.5微米的场氧，光刻出有源区，再生长一层～0.05微米预氧后先通过离子注入N型杂质制作器件的N型层8/28，离子注入的能量为500keV，注入剂量为5×1013个/cm2；然后通过离子注入P型杂质并退火制作器件的P型基区7/27，所述P型基区7/27位于N型层8/28上表面；离子注入的能量为120keV，注入剂量为1×1014个/cm2，退火温度为1100-1150℃，退火时间为10～30分钟；N型层8/28的结深比P型基区7/27的结深深1～2微米；
第三步：采用相同工艺分别在两片硅片表面淀积一层TEOS，厚度为800nm，光刻出窗口后，进行沟槽(trench)硅刻蚀，刻蚀出沟槽，沟槽的深度超过N型层8/28的结深0.5～1微米；沟槽刻蚀完成后，通过HF溶液将表面的TEOS漂洗干净，刻蚀形成的沟槽宽度远大于沟槽之间的硅材料的宽度，如沟槽宽度大于5微米，沟槽之间的硅材料的宽度小于2微米；
第四步：在1050℃～1150℃，O2的气氛下采用相同工艺分别在两片硅片沟槽周围形成厚度为0.2～0.5微米的厚氧化层；接着在850℃下在沟槽内积淀填充多晶硅，形成的多晶硅的下表面深度超过N型电荷存储层8的结深；
第五步：采用相同工艺，在两片硅片表面光刻并分别刻蚀第四步中沟槽内形成的氧化层和多晶硅，使氧化层和多晶硅的上表面低于N型层8/28的上表面0.4～0.7微米；
第六步：采用相同工艺，在两片硅片表面通过热氧化再次在沟槽内壁生长高质量的氧化层，形成的沟槽底部的氧化层厚度大于侧壁的厚度0.1～0.3微米，形成的侧壁氧化层的厚度小于120nm；
第七步：采用相同工艺，在850℃下在两片硅片表面的沟槽内积淀填充多晶硅，形成的多晶硅的下表面深度超过P型基区71/271的结深0.1～0.2微米，形成的多晶硅的厚度远小于沟槽的深度，仅在沟槽的侧壁和下表面形成一层多晶硅；
第八步：采用相同工艺，反刻第七步中沟槽内淀积的多晶硅，第六步形成的氧化层可作为刻蚀的终止层，在沟槽左右两侧形成栅电极3，形成的栅电极3的宽度大于介质层42和43的厚度0.3～0.8微米
第九步：在两片硅片表面光刻，通过离子注入N型杂质制作器件的N+发射区5/25，离子注入的能量为40keV，注入剂量为1×1015个/cm2；
第十步：采用相同工艺，在两片硅片表面光刻，通过离子注入P型杂质并退火制作器件的P+发射区6/26，离子注入的能量为60keV，注入剂量为5×1015个/cm2，退火温度为900℃，时间为30分钟；
第十一步：采用相同工艺，在两片硅片表面淀积介质，形成第一介质层2/22；
第十二步：采用相同工艺，在两片硅片表面光刻，刻蚀部分介质层2/22，接着淀积金属，并光刻、刻蚀金属形成金属集电极1/21，形成的金属集电极1/21的底部与底部电极13/213相连接，并在N+发射区和P+发射区表面形成欧姆接触；
第十三步：翻转两片硅片，采用相同工艺减薄硅片厚度至60～70微米的厚度，然后将这两块完全相同的减薄后的硅片背面对背面，使用键合工艺将两者键合形成双向IGBT器件。
即制备得双向IGBT器件。
进一步的，所述第三步中沟槽刻蚀工艺中可通过刻蚀工艺参数的控制，从而形成沟槽下部比上部宽的沟槽结构，在沟槽之间的硅材料的宽度小于2微米的情况下，沟槽下部比上部宽0.5～0.8微米；。
进一步的，所述第二步中N型层8/28的形成过程中，通过增加一步光刻和离子注入工艺形成高掺杂浓度的N+层14/214或在第六步中氧化工艺之前通过带角度的离子注入N型杂质形成高掺杂浓度的N+层14/214；所述N+层14/214的上表面与P型基区7/27的下表面连接。
进一步的，所述介质层2/22，41/241，42/242和43/243的材料可以相同也可以不同。
图3-图5只给出了基于本发明核心思路的几种具体实现方式，本领域技术人员根据本领域公知常识应当知道，本发明提供的双向IGBT器件中，器件所用半导体材料可采用硅(Si)、碳化硅(SiC)、砷化镓(GaAs)或者氮化镓(GaN)等予以实现，所用的介质材料可采用二氧化硅(SiO2)，二氧化铪(HfO2)或者氮化硅(Si3N4)等予以实现，制造工艺步骤也可根据实际需要进行调整。
Claims (5)
1.一种双向IGBT器件，包括两个对称设置于N型漂移区(10)正反两面的N沟道MOS结构；所述正面MOS结构包括正面金属电极(1)、正面N+发射区(5)、正面P+发射区(6)、正面P型基区(7)、正面N型层(8)和正面沟槽栅结构；所述正面P型基区(7)位于正面N型层(8)上表面，正面N+发射区(5)和正面P+发射区(6)并列位于正面P型基区(7)上表面；正面N+发射区(5)和正面P+发射区(6)的上表面与正面金属电极(1)连接；所述背面MOS结构包括背面金属电极21、背面N+发射区(25)、背面P+发射区(26)、背面P型基区(27)、背面N型层(28)和背面沟槽栅结构；其特征在于，所述正面沟槽栅结构位于正面MOS结构的中部并沿器件垂直方向依次贯穿正面N+发射区(5)、正面P型基区(7)和正面N型层(8)；所述正面沟槽栅结构包括正面第一介质层(2)、正面栅电极(3)、正面底部电极(13)、正面栅介质层(41)、正面第二介质层(42)、正面第三介质层(43)；所述正面底部电极(13)位于两侧的正面N型层(8)之间且正面底部电极(13)上表面的深度小于正面N型层(8)的结深，正面底部电极(13)下表面的深度大于正面N型层(8)的结深；所述正面底部电极的侧面和底面通过正面第二介质层(42)分别与正面N型层(8)和N型漂移区(10)隔离；所述正面底部电极(13)上表面中部与正面金属电极(1)连接；所述正面底部电极(13)上表面两侧与正面金属电极(1)之间具有正面栅电极(3)，所述正面栅电极(3)底部深度大于正面P型基区(7)的结深；所述正面栅电极(3)通过正面第一介质层(2)与正面金属电极(1)隔离，正面栅电极(3)通过正面第三介质层(43)与正面底部电极(13)隔离，正面栅电极(3)通过正面栅介质层(41)与正面N+发射区(5)、正面P型基区(7)和正面N型层(8)隔离；所述背面沟槽栅结构包括背面第一介质层(22)、背面栅电极23、背面底部电极(213)、背面栅介质层(241)、背面第二介质层(242)、背面第三介质层(243)；所述背面MOS结构与正面MOS结构沿N型漂移区(10)横向中线上下对称设置。
2.根据权利要求1所述的一种双向IGBT器件，其特征在于，所述正面底部电极(13)的宽度大于位于其正上方的沟槽栅结构的宽度并延伸入正面N型层(8)中，使正面沟槽栅结构呈倒“T”字形；所述背面MOS结构与正面MOS结构沿N型漂移区(10)横向中线上下对称设置。
3.根据权利要求2所述的一种双向IGBT器件，其特征在于，所述正面底部电极(13)与正面P型基区(7)下表面之间的正面N型层(8)中具有正面N+层(14)，所述正面N+层(14)的侧面与正面栅介质层(41)连接，所述正面N+层(14)的浓度大于正面N型层(8)的浓度；所述背面底部电极(213)与背面P型基区(27)下表面之间的背面N型层(28)中具有背面N+层(214)，所述背面N+层214的侧面与背面栅介质层(241)连接，所述背面N+层(214)的浓度大于背面N型层(28)的浓度。
4.一种双向IGBT器件的制造方法，其特征在于，包括以下步骤：
第一步：选取两片参数与规格相同的N型轻掺杂单晶硅片作为器件的N型漂移区，选取的硅片厚度为300～600um，掺杂浓度为1013～1014个/cm3；采用相同工艺分别在两片硅片表面通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在硅片正面制作器件的终端结构；
第二步：采用相同工艺分别在两片硅片表面生长一层场氧，光刻出有源区，再生长一层预氧后先通过离子注入N型杂质制作器件的N型层，离子注入的能量为200～500keV，注入剂量为1013～1014个/cm2；然后通过离子注入P型杂质并退火制作器件的P型基区，离子注入的能量为60～120keV，注入剂量为1013～1014个/cm2，退火温度为1100-1150℃，退火时间为10～30分钟；所述P型基区位于N型层上表面；
第三步：采用相同工艺分别在两片硅片表面淀积一层TEOS，厚度为700～1000nm，光刻出窗口后，进行沟槽硅刻蚀，在元胞中部刻蚀出沟槽，沟槽的深度超过N型层的结深；沟槽刻蚀完成后，通过HF溶液将表面的TEOS漂洗干净；
第四步：在050℃～1150℃，O2的气氛下采用相同工艺分别在两片硅片的沟槽周围形成厚氧化层；接着在750℃～950℃下在沟槽内积淀填充多晶硅，形成的多晶硅的下表面深度超过N型层的结深；
第五步：采用相同工艺，在两片硅片表面光刻并分别刻蚀第四步中沟槽内形成的厚氧化层和多晶硅，使厚氧化层和多晶硅的上表面略低于P型基区的结深；形成底部电极和第二介质层，底部电极位于第二介质层中；
第六步：采用相同工艺，在两片硅片表面通过热氧化再次在沟槽内壁生长氧化层，形成的沟槽底部氧化层的厚度大于侧壁氧化层的厚度，形成的侧壁氧化层的厚度小于120nm；在第五步中形成的底部电极和第二介质层上表面形成第三介质层，在侧壁形成第一介质层；
第七步：采用相同工艺，在750℃～950℃下在两片硅片表面的沟槽内积淀填充多晶硅，形成的多晶硅的下表面深度超过P型基区的结深，形成的多晶硅的厚度远小于沟槽的深度，并且仅在沟槽的侧壁和下表面形成一层多晶硅；
第八步：采用相同工艺，反刻第七步中沟槽内淀积的多晶硅，第六步形成的氧化层可作为刻蚀的终止层，在沟槽左右两侧形成栅电极；
第九步：采用相同工艺，在两片硅片表面光刻，通过离子注入N型杂质制作器件的N+发射区，离子注入的能量为30～60keV，注入剂量为1015～1016个/cm2；所述N+发射区位于P型基区上表面；
第十步：采用相同工艺，在两片硅片表面光刻，通过离子注入P型杂质并退火制作器件的P+发射，离子注入的能量为60～(8)0keV，注入剂量为1015～(10)16个/cm2，退火温度为900℃，时间为20～30分钟；所述P+发射区与N+发射区并列位于P型基区上表面，且N+发射区位于靠近沟槽的一侧；
第十一步：采用相同工艺，在器件表面淀积介质形成第一介质层；
第十二步：采用相同工艺，在两片硅片表面光刻，刻蚀部分第一介质层，接着淀积金属，并光刻、刻蚀金属形成发射极金属；
第十三步：翻转两片硅片，采用相同工艺减薄硅片厚度，然后将这两块完全相同的减薄后的硅片背面对背面，使用键合工艺将两者键合形成双向IGBT器件。
5.根据权利要求4所述的一种双向IGBT器件的制造方法，其特征在于，所述第三步中，可通过沟槽刻蚀工艺中通过刻蚀工艺参数的控制，从而形成沟槽下部比上部宽的沟槽结构。
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Patent Citations (4)
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|---|---|---|---|---|
| US9214534B2 (en) * | 2011-09-23 | 2015-12-15 | Alpha And Omega Semiconductor Incorporated | Lateral PNP bipolar transistor formed with multiple epitaxial layers |
| CN204102904U (zh) * | 2013-09-20 | 2015-01-14 | 三垦电气株式会社 | 半导体装置 |
| CN103794647A (zh) * | 2014-02-28 | 2014-05-14 | 电子科技大学 | 一种双向igbt器件及其制作方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20181002 Termination date: 20210426 |
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