CN107195678B - 一种载流子存储增强的超结igbt - Google Patents

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Abstract

本发明提供了一种超结IGBT（Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管）器件，其中发射区的半导体材料的禁带宽度比其它半导体区域的更高，基区与发射极之间通过一个二极管或两个同向串联的二极管或两个以上同向串联的二极管相连，基区与发射极之间的二极管通路的正向导通电压小于基区与发射区形成的异质结的正向导通电压。在正向导通时，基区与发射极之间的二极管导通，基区的电位抬高，抑制了从集电区注入耐压区的少数载流子被基区收集，从而提高载流子在耐压区中的存储效果。与传统超结IGBT器件相比，本发明的超结IGBT器件可以获得更低的导通压降。

Description

一种载流子存储增强的超结IGBT
技术领域
在本发明属于半导体器件，特别是半导体功率器件。
背景技术
通常，半导体功率器件需要有高的击穿电压、低的导通电压或导通电阻(即导通态功耗低)、快的开关速度(即开关功耗低)和高的可靠性。绝缘栅双极型晶体管(InsulatedGate Bipolar Transistor，IGBT)引入了少数载流子参与导电，因而在较高耐压下仍可获得较低的导通电压。另外，IGBT具有电流饱和能力，并由栅极来控制器件的导通和关断，因而有较高的可靠性。超结耐压层是n柱/p柱交替排列的耐压结构，该结构可以大幅提高n柱与p柱的掺杂浓度并获得较高耐压，这个特点使得超结耐压层应用到功率MOSFET(超结MOSFET)中时可获得比传统功率MOSFET更低的比导通电阻。另外，在关断过程中，超结耐压层中的n柱/p柱形成的pn结可以快速耗尽，这个特点则使得超结耐压层应用到IGBT(超结IGBT)中时可获得比传统IGBT更快的关断速度(或更低的关断功耗)。然而，超结IGBT的耐压层中的少数载流子存储效果比较弱。以n沟道超结IGBT为例，由于n柱/p柱形成的pn结的面积很大，从p型集电区注入到n柱的少子空穴很容易被p柱收集，进入p型基区，并流入发射极，因而少子空穴在耐压层中的存储效果比较弱，这会增加导通电压。
发明内容
本发明的目的在于提供一种超结绝缘栅双极型晶体管器件，提出一种载流子存储增强技术，该技术可以有效地增强少数载流子在耐压区中的存储效应，减小导通电压。
本发明提供一种超结绝缘栅双极型晶体管器件，其元胞结构包括：耐压层11和21，与所述耐压层11和21的一面相接触的集电结构10和20，与所述耐压层11和21的另一面相接触的第二导电类型的基区30，与所述基区30至少有部分接触的重掺杂的第一导电类型的发射区41，与所述发射区41、所述基区30以及所述耐压层11和21均接触的栅极结构50和90，覆盖于所述集电结构的导体1形成的集电极C，覆盖于与所述发射区的导体2形成的发射极E，覆盖于所述栅极结构的导体3形成的栅极G，其特征在于：
所述集电结构10和20由至少一个第二导电类型的集电区10与至少一个第一导电类型的缓冲区20构成，所述缓冲区20与所述耐压层11和21相接触，所述集电区10与所述集电极C相接触；
所述耐压层11和21由至少一个第一导电类型的半导体区21与至少一个第二导电类型的半导体区11构成，所述耐压层中的第一导电类型的半导体区21与所述耐压层中的第二导电类型的半导体区11相互接触，其形成的接触面垂直或近似垂直于所述缓冲区20和所述基区30和/或所述栅极结构50和90；
所述耐压层11和21与所述缓冲区20是直接接触或是通过一个第一导电类型的辅助层22间接接触；
所述重掺杂的第一导电类型的发射区41与所述第二导电类型的基区30是直接接触或是通过一个第一导电类型的连接区42间接接触；
所述栅极结构50和90包括至少一个绝缘介质层90和至少一个导体区50，所述绝缘介质层90的一面与所述发射区41、所述基区30以及所述耐压层11和21均直接接触；所述绝缘介质层90的另一面与所述导体区50的一面直接接触，所述导体区50的另一面与所述栅极G(导体3)直接接触；所述绝缘介质层90是由绝缘介质材料构成，所述导体区50是由重掺杂的多晶半导体材料或/和金属材料；
所述耐压层11和21、所述集电区10、所述缓冲区20、所述基区30、所述辅助层22和所述连接区42是由第一种半导体材料构成；所述发射区41是由第二种半导体材料构成；所述第二种半导体材料的禁带宽度高于所述第一种半导体材料的禁带宽度；
所述基区30与所述发射极E之间通过一个二极管100或两个同向串联的二极管101和102或两个以上同向串联的二极管103相连；所述基区30与发射极E之间的二极管的正向导通电流方向和所述基区30与所述发射区41构成的异质结的正向导通电流方向相同；所述基区30与所述发射区41构成的异质结的正向导通电压大于所述基区30与发射极E之间的二极管通路的正向导通电压；
所述第一导电类型为N型时，所述的第二导电类型为P型，所述基区30与发射极E之间的二极管的正向导通电流方向和所述基区30与所述发射区41构成的异质结的正向电流导通方向都是从所述基区30流向所述发射极E；所述第一导电类型为P型时，所述的第二导电类型为N型，所述基区30与发射极E之间的二极管的正向导通电流方向和所述基区30与所述发射区41构成的异质结的正向导通电流方向都是从所述发射极E流向所述基区30。
进一步，所述的栅极结构50和90是平面栅结构或是槽栅结构；
所述超结绝缘栅双极型晶体管器件的元胞的形状是条形或六角形或圆形或正方形或长方形形状，元胞的排列方式是条形或六角形或圆形或正方形或长方形方式；
所述耐压层11和21中的第一导电类型的半导体区21中的有效掺杂杂质总电荷与所述耐压层11和21中的第二导电类型的半导体区11中的有效掺杂杂质总电荷相对差别不超过50％；所述耐压层中的第一导电类型的半导体区21与所述耐压层中的第二导电类型的半导体区11是直接接触或是通过一个薄的绝缘介质层93间接接触；
在所述超结绝缘栅双极型晶体管器件的元胞中，所述栅极结构50和90、所述基区30和所述耐压层中的第一导电类型的半导体区21以及第二导电类型的半导体区11的排列有三种变化形式；第一种所述变化形式是，所述栅极结构50和90以及基区30是与所述耐压层中的第一导电类型的半导体区21以及第二导电类型的半导体区11均相接触；第二种所述变化形式是，所述栅极结构50和90以及基区30中的一者是与所述耐压层中的第一导电类型的半导体区21以及第二导电类型的半导体区11均相接触，而所述栅极结构50和90以及基区30中的另一者只与所述耐压层中的第一导电类型的半导体区21以及第二导电类型的半导体区11中的一者相接触；第三种所述变化形式是，所述栅极结构50和90以及基区30中的一者是只与所述耐压层中的第一导电类型的半导体区21以及第二导电类型的半导体区11中的一者相接触，而所述栅极结构50和90以及基区30中的另一者只与所述耐压层中的第一导电类型的半导体区21以及第二导电类型的半导体区11中的另一者相接触；所述栅极结构50和90以及基区30的排列方式与所述耐压层中的第一导电类型的半导体区21以及第二导电类型的半导体区11的排列方式相同或不同；
所述第一种半导体材料是Si时，所述第二种半导体材料是SiC或GaN或SiCN或金刚石或GaAs；所述的第一种半导体材料是Ge时，所述第二种半导体材料是Si或SiC或GaN或SiCN或金刚石或GaAs；所述第一种半导体材料是GaAs时，所述第二种半导体材料是SiC或GaN或SiCN或金刚石；所述第二种半导体材料是单晶材料或多晶材料或非晶材料；
所述基区30与发射极E之间的二极管是集成在芯片内部的二极管或是外接的二极管；所述基区30与发射极E之间的二极管是PN二极管或是肖特基二极管或是PN-肖特基复合型二极管；所述集成在芯片内部的二极管制作在元胞区或制作在元胞区之外的区域；
所述制作在元胞区的二极管是制作在一个通过绝缘介质91与所述发射区41、所述基区30以及所述耐压层11和21相隔离的多晶半导体区70中，或是制作在一个通过栅极结构50和90与所述基区30以及所述发射区41相隔离的第二导电类型的半导体区80中。
进一步，所述耐压层中的第一导电类型的半导体区21或/和所述耐压层中的第二导电类型的半导体区11中有一个填充区24，所述填充区24包括至少一个不掺杂或轻掺杂的半导体区或包括至少一个绝缘介质区；所述填充区24与所述基区30或/和所述栅极结构50和90直接接触；所述填充区24是与所述缓冲区20或所述辅助层22直接接触，或是通过所述第一导电类型的半导体区21或/和所述耐压层中的第二导电类型的半导体区11与所述缓冲区20或所述辅助层22接触。
进一步，所述基区30与发射极E之间的二极管是制作在一个多晶半导体区51和52、53和54、55和56、57和58中的肖特基二极管，所述多晶半导体区51和52、53和54、55和56、57和58由第一种半导体材料或第二种半导体材料构成；
所述多晶半导体区51和52、53和54、55和56、57和58通过一个绝缘介质层91、92与所述基区30、所述发射区41及所述耐压层11和21相隔离；所述多晶半导体区51和52、53和54、55和56、57和58是深入所述基区30或/和所述发射区41或/和所述耐压层11和21体内的槽型结构，或是位于所述基区30或/和所述发射区41或/和所述耐压层11和21表面的平面型结构；所述多晶半导体区是第一导电类型的多晶半导体区51和52、55和56或是第二导电类型的多晶半导体区53和54、57和58；
所述多晶半导体区是第一导电类型的多晶半导体区51和52、55和56时，所述第一导电类型的多晶半导体区中包含至少一个较重掺杂的第一导电类型的多晶半导体区51、55和至少一个轻掺杂的第一导电类型的多晶半导体区52、56，所述较重掺杂的第一导电类型的多晶半导体区51、55至少部分与所述轻掺杂的第一导电类型的多晶半导体区52、56直接接触；所述较重掺杂的第一导电类型的多晶半导体区51、55上覆盖有一个导体61、65形成具有欧姆接触的电极，所述较重掺杂的第一导电类型的多晶半导体区上具有欧姆接触的电极61、65是所述多晶半导体区中的肖特基二极管的第一导电电极；所述轻掺杂的第一导电类型的多晶半导体区52、56上覆盖有一个导体62、66形成具有肖特基接触的电极，所述轻掺杂的第一导电类型的多晶半导体区上具有肖特基接触的电极62、66是所述多晶半导体区中的肖特基二极管的第二导电电极；
所述多晶半导体区是第二导电类型的多晶半导体区53和54、57和58时，所述第二导电类型的多晶半导体区中包含至少一个较重掺杂的第二导电类型的多晶半导体区54、58和至少一个轻掺杂的第二导电类型的多晶半导体区53、57，所述较重掺杂的第二导电类型的多晶半导体区54、58至少部分与所述轻掺杂的第二导电类型的多晶半导体区53、57直接接触；所述较重掺杂的第二导电类型的多晶半导体区上54、58覆盖有一个导体64、68形成具有欧姆接触的电极，所述较重掺杂的第二导电类型的多晶半导体区上具有欧姆接触的电极64、68是所述多晶半导体区中的肖特基二极管的第二导电电极；所述轻掺杂的第二导电类型的多晶半导体区53、57上覆盖有一个导体63、67形成具有肖特基接触的电极，所述轻掺杂的第二导电类型的多晶半导体区上具有肖特基接触的电极63、67是所述多晶半导体区中的肖特基二极管的第一导电电极；
所述基区30上覆盖有一个导体4形成具有欧姆接触的基极B，所述基极B通过导线与所述多晶半导体区中的肖特基二极管的第二导电电极62、64、66、68相连接，所述发射极通过导线与所述多晶半导体区中的肖特基二极管的第一导电电极61、63、65、67相连接。
进一步，所述基区与发射极之间的二极管是制作在一个多晶半导体区71和72、73和74、75和76中的PN二极管，所述多晶半导体区71和72、73和74、75和76由第一种半导体材料构成；
所述多晶半导体区71和72、73和74、75和76通过一个绝缘介质层91、92与所述基区30、所述发射区41及所述耐压层11和21相隔离；所述多晶半导体区71和72、73和74、75和76是深入所述基区30或/和所述发射区41或/和所述耐压层11和21体内的槽型结构，或是位于所述基区30或/和所述发射区41或/和所述耐压层11和21表面的平面型结构；所述多晶半导体区中包含至少一个第一导电类型的多晶半导体区71、73、75和至少一个第二导电类型的多晶半导体区72、74、76，所述第一导电类型的多晶半导体区71、73、75至少有部分与所述第二导电类型的多晶半导体区72、74、76直接接触；
所述第一导电类型的多晶半导体区71、73、75上覆盖有一个导体81、83、85形成具有欧姆接触的电极，所述第一导电类型的多晶半导体区上具有欧姆接触的电极81、83、85是所述多晶半导体区中的PN二极管的第一导电电极；所述第二导电类型的多晶半导体区72、74、76上覆盖有一个导体82、84、86形成具有欧姆接触的电极，所述第二导电类型的多晶半导体区上具有欧姆接触的电极82、84、86是所述多晶半导体区中的PN二极管的第二导电电极；
所述基区30覆盖有一个导体4形成具有欧姆接触的基极B，所述基极B通过导线与所述多晶半导体区中的PN二极管的第二导电电极82、84、86相连接，所述发射极E通过导线与所述多晶半导体区中的PN二极管的第一导电电极81、83、85相连接。
进一步，所述基区30与发射极E之间的二极管是制作在所述基区30中的肖特基二极管；所述基区30上覆盖有一个导体5形成具有肖特基接触的基极B，所述基区上具有肖特基接触的基极B是所述基区中的肖特基二极管的第一导电电极；所述基极B通过导线与所述发射极E相连接。
进一步，所述基区30与发射极E之间的二极管是制作在所述基区30中的PN二极管；所述基区30中含有至少一个轻掺杂的第一导电类型的半导体区59，所述基区30至少有部分与所述轻掺杂的第一导电类型的半导体区59直接接触；所述基区中的轻掺杂的第一导电类型的半导体区59是由第一种半导体材料构成；所述基区中的轻掺杂的第一导电类型的半导体区59上覆盖有一个导体60形成具有肖特基接触或欧姆接触的基极B，所述基极B是所述基区中的PN二极管的第一导电电极；所述基极B通过导线与所述发射极E相连接。
进一步，所述基区30与发射极E之间的二极管是制作在一个第二导电类型的半导体区31中的肖特基二极管，所述第二导电类型的半导体区31由第一种半导体材料构成；
所述第二导电类型的半导体区31与所述耐压层接触并且通过一个槽型栅极结构50和90与所述基区30以及所述发射区41相隔离；所述第二导电类型的半导体区31中含有至少一个轻掺杂的第二导电类型的半导体区32，所述第二导电类型的半导体区31至少有部分与所述轻掺杂的第二导电类型的半导体区32直接接触；
所述轻掺杂的第二导电类型的半导体区32上覆盖有一个导体6形成具有肖特基接触的电极，所述轻掺杂的第二导电类型的半导体区上具有肖特基接触的电极6是所述第二导电类型的半导体区中的肖特基二极管的第一导电电极；所述第二导电类型的半导体区31上覆盖有一个导体7形成具有欧姆接触的电极，所述第二导电类型的半导体区上具有欧姆接触的电极7是所述第二导电类型的半导体区中的肖特基二极管的第二导电电极；
所述基区30上覆盖有一个导体4形成具有欧姆接触的基极B；所述基极B通过导线与所述第二导电类型的半导体区中的肖特基二极管的第二导电电极7相连接，所述发射极E通过导线与所述第二导电类型的半导体区中的肖特基二极管的第一导电电极6相连。
进一步，所述基区30与发射极E之间的二极管是制作在一个第二导电类型的半导体区33中的PN二极管，所述第二导电类型的半导体区33由第一种半导体材料构成；
所述第二导电类型的半导体区33与所述耐压层接触并且通过一个槽型栅极结构50和90与所述基区30以及所述发射区41相隔离；所述第二导电类型的半导体区33中含有至少一个轻掺杂的第一导电类型的半导体区43，所述第二导电类型的半导体区33至少有部分与所述轻掺杂的第一导电类型的半导体区43直接接触；
所述轻掺杂的第一导电类型的半导体区43上覆盖有一个导体8形成具有肖特基接触或欧姆接触的电极，所述轻掺杂的第一导电类型的半导体区上具有肖特基接触或欧姆接触的电极8是所述第二导电类型的半导体区中的PN二极管的第一导电电极；所述第二导电类型的半导体区33上覆盖有一个导体9形成具有欧姆接触的电极，所述第二导电类型的半导体区上具有欧姆接触的电极9是所述第二导电类型的半导体区中的PN二极管的第二导电电极；
所述基区30上覆盖有一个导体4形成具有欧姆接触的基极B；所述基极B通过导线与所述第二导电类型的半导体区33中的PN二极管的第二导电电极9相连接，所述发射极E通过导线与所述第二导电类型的半导体区中的PN二极管的第一导电电极8相连。
附图说明
图1(a):传统超结平面栅IGBT结构示意图；
图1(b):传统半超结槽栅IGBT结构示意图；
图2:本发明的一种超结平面栅IGBT，其基区与发射极之间有一个二极管；
图3:本发明的一种半超结平面栅IGBT，其基区与发射极之间有一个二极管；
图4(a):本发明的又一种超结平面栅IGBT，其基区与发射极之间有两个同向串联的二极管；图4(b):本发明的又一种半超结平面栅IGBT，其基区与发射极之间有两个同向串联的二极管；
图5(a):本发明的又一种超结平面栅IGBT，其基区与发射极之间有两个以上同向串联的二极管；
图5(b):本发明的又一种半超结平面栅IGBT，其基区与发射极之间有两个以上同向串联的二极管；
图6(a):本发明的又一种超结平面栅IGBT，其基区与发射区之间有一个连接区；
图6(b):本发明的又一种半超结平面栅IGBT，其基区与发射区之间有一个连接区；
图7(a):根据图2，本发明的一种超结槽栅IGBT；
图7(b):根据图3，本发明的一种半超结槽栅IGBT；
图8(a):根据图4(a)，本发明的又一种超结槽栅IGBT；
图8(b):根据图4(b)，本发明的又一种半超结槽栅IGBT；
图9(a):根据图5(a)，本发明的又一种超结槽栅IGBT；
图9(b):根据图5(b)，本发明的又一种半超结槽栅IGBT；
图10(a):根据图6(a)，本发明的又一种超结槽栅IGBT；
图10(b):根据图6(b)，本发明的又一种半超结槽栅IGBT；
图11(a):本发明的又一种半超结槽栅IGBT，其p柱区和n柱区之间有一个绝缘介质层；
图11(b):本发明的又一种半超结槽栅IGBT，其p柱区在栅极结构下方；
图12:本发明的超结IGBT中栅极结构、基区及耐压层的一种排列方式，其栅极结构以及基区与耐压层中的n柱区以及p柱区均相接触；
图13:本发明的超结IGBT中栅极结构、基区及耐压层的又一种排列方式，其栅极结构只与耐压层中的n柱区相接触，而基区只与耐压层中的p柱区相接触；
图14:本发明的超结IGBT中栅极结构、基区及耐压层的又一种排列方式，其栅极结构只与耐压层中的p柱区相接触，而基区只与耐压层中的n柱区相接触；
图15:本发明的超结IGBT中栅极结构、基区及耐压层的又一种排列方式，其栅极结构只与耐压层中的n柱区相接触，而基区与耐压层中的n柱区以及p柱区均相接触；
图16:本发明的超结IGBT中栅极结构、基区及耐压层的又一种排列方式，其栅极结构只与耐压层中的p柱区相接触，而基区与耐压层中的n柱区以及p柱区均相接触；
图17:本发明的超结IGBT中用于制作二极管的区域在元胞中的一种位置，其制作二极管的区域是一个通过栅极结构与基区相隔离的p区；
图18:本发明的超结IGBT中用于制作二极管的区域在元胞中的又一种位置，其制作二极管的区域是一个通过绝缘介质层与其它区域相隔离的poly区；
图19:本发明的超结IGBT中用于制作二极管的区域在元胞中的再一种位置，其制作二极管的区域是一个通过绝缘介质层与其它区域相隔离的poly区；
图20(a):本发明的又一种超结IGBT，其n柱区中有填充区，该填充区可以是轻掺杂的或不掺杂的半导体区，也可以是绝缘介质区；
图20(b):本发明的又一种半超结IGBT，其n柱区和p柱区中均有填充区，该填充区可以是轻掺杂的或不掺杂的半导体区，也可以是绝缘介质区；
图21:根据图3，本发明的又一种半超结槽栅IGBT，其基区与发射极之间的二极管是制作在一个槽型N-Poly区中的肖特基二极管；
图22:根据图3，本发明的又一种半超结槽栅IGBT，其基区与发射极之间的二极管是制作在一个槽型P-Poly区中的肖特基二极管；
图23(a):根据图3，本发明的又一种半超结槽栅IGBT，其基区与发射极之间的二极管是制作在一个平面型N-Poly区中的肖特基二极管；
图23(b):根据图3，本发明的又一种半超结槽栅IGBT，其基区与发射极之间的二极管是制作在一个平面型P-Poly区中的肖特基二极管；
图24:根据图3，本发明的又一种半超结槽栅IGBT，其基区与发射极之间的二极管是制作在一个槽型N-Poly区中的PN二极管；
图25:根据图3，本发明的又一种半超结槽栅IGBT，其基区与发射极之间的二极管是制作在一个槽型P-Poly区中的PN二极管；
图26(a):根据图2，本发明的又一种超结槽栅IGBT，其基区与发射极之间的二极管是制作在一个平面型Poly区中的PN二极管；
图26(b):根据图3，本发明的又一种半超结槽栅IGBT，其基区与发射极之间的二极管是制作在一个平面型Poly区中的PN二极管；
图27(a):根据图3，本发明的又一种半超结槽栅IGBT，其基区与发射极之间的二极管是制作在基区中的肖特基二极管；
图27(b):根据图3，本发明的又一种半超结槽栅IGBT，其基区与发射极之间的二极管是制作在基区中的PN二极管；
图28:根据图3，本发明的又一种半超结槽栅IGBT，其基区与发射极之间的二极管是制作在一个被槽栅隔离的P区中的肖特基二极管；
图29:根据图3，本发明的又一种半超结槽栅IGBT，其基区与发射极之间的二极管是制作在一个被槽栅隔离的P区中的PN二极管；
图30:根据图4(b)，本发明的又一种半超结槽栅IGBT，其一个二极管是制作在基区中的肖特基二极管，另一个二极管是制作在一个槽型N-Poly区中的肖特基二极管；
图31:根据图4(b)，本发明的又一种半超结槽栅IGBT，其一个二极管是制作在基区中的肖特基二极管，另一个二极管是制作在一个槽型N-Poly区中的PN二极管；
图32(a):根据图4(b)，本发明的又一种半超结槽栅IGBT，其一个二极管是制作在基区中的肖特基二极管，另一个二极管是制作在一个平面型N-Poly区中的肖特基二极管；
图32(b):根据图4(b)，本发明的又一种半超结槽栅IGBT，其一个二极管是制作在基区中的肖特基二极管，另一个二极管是制作在一个平面型Poly区中的PN二极管；
图33:根据图4(b)，本发明的又一种半超结槽栅IGBT，其一个二极管是制作在基区中的肖特基二极管，另一个二极管是制作在一个被槽栅隔离的P区中的肖特基二极管；
图34:图8(b)中本发明的半超结IGBT和图1(b)中传统超结IGBT的I-V曲线以及体内空穴浓度分布。
具体实施方式
下面结合附图对本发明进行详细的描述。
图1(a)给出的是传统超结平面栅IGBT结构示意图，图1(b)给出的是传统半超结槽栅IGBT结构示意图。半超结IGBT与超结IGBT的主要区别在于n柱区21及p柱区11与缓冲区20之间还有一个用于承受外加电压的辅助层n-assist区22。在图1(a)和图1(b)中，当IGBT正向导通时，基区p-base区30以及p柱区11与n柱区21形成的PN结为反偏，因而n柱区21中少数载流子在靠近基区p-base区30以及p柱区11附近的载流子浓度比较低，这一部分区域上的电压降比较高。本发明的主要目的是为了提高少数载流子在靠近基区p-base区30以及p柱区11附近的存储效果，从而降低超结IGBT的导通压降。
本发明的技术适用于超结和半超结IGBT中的任何一种，也适用于平面栅和槽栅IGBT中的任何一种。
在图2中，发射区n+区41采用的是具有比其它半导体区更高禁带宽度的半导体材料。如果其它半导体区采用的是Si材料，则发射区n+区41可以采用SiC(3C-SiC、4H-SiC、6H-SiC等)、GaN、SiCN、金刚石、GaAs等禁带宽度比Si更高的半导体材料，发射区n+区41可以是单晶、多晶或非晶材料。发射区n+区41与基区p-base区30形成的异质PN结的正向导通电压高于Si PN结的正向导通电压(约为0.7V)和Si肖特基结的正向导通电压(通常小于0.7V)。在发射极E与基区p-base区30之间通过一个二极管100连接，二极管100可以集成于芯片内部，也可以外接，可以是PN二极管、肖特基二极管、PN-肖特基复合型二极管(例如JunctionBarrier Schottky二极管、Merged PiN Schottky二极管)或其它类型的二极管。对于Si二极管而言，导通电压约0.7V或小于0.7V。在二极管100导通时，发射区n+区41与基区p-base区30形成的异质PN结通常不会导通，因而电子电流仍受栅极G的控制。在正向导通时，电子电流是从发射极E进入发射区n+区41，经过由栅极G控制的沟道进入n柱区21，再进入集电区p区10流向集电极C；空穴是从集电极C进入集电区p区10，再进入n柱区21，被p柱区11及基区p-base区30收集并通过二极管100流向发射极E。在正向导通时，发射极E的电位为0V，如果二极管100的正向导通电压是0.7V，则基区p-base区30电位是0.7V，p柱区11电位是大于0.7V；于是，空穴进入p柱区11及基区p-base区30变得不容易，空穴在n柱区21的存储效果会变得明显，导通电压降低。
在图3中，与图2的结构的主要区别在于，缓冲区n区20和n柱区11及p柱区21之间有一个辅助层n-asssit区22；辅助层n-asssit区22与n柱区11的掺杂浓度可以相同，也可以不同，辅助层n-asssit区22的厚度可以小于n柱区11厚度，也可以与n柱区11厚度相当。
在图4(a)中，与图2的结构的主要区别在于，在发射极E与基区p-base区30之间通过两个同向串联的二极管101和102连接；在图4(b)中，与图4(a)的结构的主要区别在于，缓冲区n区20和n柱区11及p柱区21之间有一个辅助层n-asssit区22。
在图5(a)中，与图2的结构的主要区别在于，在发射极E与基区p-base区30之间通过两个以上同向串联的二极管103连接；在图5(b)中，与图5(a)的结构的主要区别在于，缓冲区n区20和n柱区11及p柱区21之间有一个辅助层n-asssit区22。
在图6(a)中，与图2的结构的主要区别在于，在发射区E与基区p-base区30之间还有一个连接区n区42；在图6(b)中，与图5(a)的结构的主要区别在于，缓冲区n区20和n柱区11及p柱区21之间有一个辅助层n-asssit区22。
在图7(a)中，与图2的结构的主要区别在于，采用了槽栅结构；槽栅结构深入耐压层11和21体内，其导体区50的底部平面可以与基区p-base区30的底部平面持平，也可以低于基区p-base区30的底部平面；在图7(b)中，与图7(a)的结构的主要区别在于，缓冲区n区20和n柱区11及p柱区21之间有一个辅助层n-asssit区22。
在图8(a)中，与图4(a)的结构的主要区别在于，采用了槽栅结构；在图8(b)中，与图8(a)的结构的主要区别在于，缓冲区n区20和n柱区11及p柱区21之间有一个辅助层n-asssit区22。
在图9(a)中，与图5(a)的结构的主要区别在于，采用了槽栅结构；在图9(b)中，与图9(a)的结构的主要区别在于，缓冲区n区20和n柱区11及p柱区21之间有一个辅助层n-asssit区22。
在图10(a)中，与图6(a)的结构的主要区别在于，采用了槽栅结构；在图10(b)中，与图10(a)的结构的主要区别在于，缓冲区n区20和n柱区11及p柱区21之间有一个辅助层n-asssit区22。
在图11(a)中，与图7(a)的结构的主要区别在于，n柱区11和p柱区21之间有一个绝缘介质层93；在图11(b)中，与图7(a)的结构的主要区别在于，p柱区21在栅极结构50和90底部。需说明的是，在图11(b)中，p柱区21可以是一个浮空区，也可以是在垂直于纸面方向的某一处与基区p-base区30或基极B相接触。
图12-16分别给出了栅极结构50和90及基区30与n柱区21及p柱区11均相接触的一种情形、栅极结构50和90只与n柱区21相接触而基区30只与p柱区11相接触的一种情形、栅极结构50和90只与p柱区11相接触而基区30只与n柱区21相接触的一种情形、栅极结构50和90只与n柱区21相接触而基区30与n柱区21及p柱区11均相接触的一种情形、栅极结构50和90只与p柱区11相接触而基区30与n柱区21及p柱区11均相接触的一种情形。
图17-19分别给出是制作二极管的区域是一个通过栅极结构50和90与基区30相隔离的p区80的一种情形、制作二极管的区域是一个通过绝缘介质层91与其它区域(发射区41、基区30以及耐压层11和21)相隔离的poly区70的一种情形、制作二极管的区域是一个通过绝缘介质层90与其它区域(发射区41、基区30以及耐压层11和21)相隔离的poly区70的再一种情形。
在图20(a)中，与图8(a)的结构的主要区别在于，n柱区21中有一个填充区24，填充区24底部不被n柱区21包围，填充区可以是不掺杂或n型轻掺杂或p型轻掺杂的半导体区，也可以是绝缘介质区，绝缘介质区可以采用SiO2、Al2O3、HfO2、TiO2等介质材料；在图20(b)中，与图8(b)的结构的主要区别在于，n柱区21和p柱区11中各有一个填充区24，填充区底部被n柱区21和p柱区11包围，填充区可以是不掺杂或n型轻掺杂或p型轻掺杂的半导体区，也可以是绝缘介质区；
图21和图22分别给出的是发射极E与基区p-base区30之间的二极管是制作在槽型N-poly区和P-poly中的肖特基二极管的一种情形。
图23(a)和图23(b)分别给出的是发射极E与基区p-base区30之间的二极是制作在平面型N-poly区和P-poly中的肖特基二极管的一种情形。
图24和图25给出的是发射极E与基区p-base区30之间的二极管是制作在槽型poly区中的PN二极管的两种情形。
图26(a)和图26(b)给出的是发射极E与基区p-base区30之间的二极管是制作在平面型poly区中的PN二极管的一种情形；在图26(b)中，与图26(a)的结构的主要区别在于，缓冲区n区20和n柱区11及p柱区21之间有一个辅助层n-asssit区22。
图27(a)和图27(b)分别给出的是发射极E与基区p-base区30之间的二极管是制作基区p-base区30中的肖特基二极管和PN二极管的一种情形；需说明的是，当n-区59上的接触为肖特基接触时，该二极管导通的条件是n-区穿通或接近穿通；由于基区p-base区30的掺杂剂量远高于n-区59的掺杂剂量，n-区59几乎不会向基区p-base区30注入电子。
图28和图29分别给出的是发射极E与基区p-base区30之间的二极管是制作一个通过槽栅结构与基区p-base区30隔离的p区31中的肖特基二极管和PN二极管的一种情形。
图30给出的是发射极E与基区p-base区30之间的两个同向串联的二极管集成在芯片内部的一种情形，第一个二极管是制作基区p-base区30中的肖特基二极管，第二个二极管是制作在槽型poly区中的肖特基二极管。
在图31、图32(a)和图32(b)中，与图30的结构的主要区别分别在于，第二个二极管是制作在槽型poly区中的PN二极管、第二个二极管是制作在平面型poly区中的肖特基二极管、第二个二极管是制作在平面型poly区中的PN二极管。
为了说明本发明的超结IGBT相对于传统超结IGBT(图1(a)和图1(b))的优越性，这里以图8(b)中的半超结槽栅IGBT结构为例与图1(b)中的传统半超结槽栅IGBT做数值仿真计算的对比。数值仿真采用的是MEDICI仿真软件。仿真中的设置如下，图1(b)结构采用的是Si材料，图8(b)结构也主要采用的是Si材料，只是发射区n+区41采用的是3C-SiC材料，仿真采用的是半个元胞(图8(b)和图1(b)的中心对称轴的右边部分)，电子和空穴的少子寿命均为10μs，半个元胞的宽度是8μm，导体区50采用的是n-poly，其宽度和厚度分别为2.9μm和2.9μm，绝缘层90采用的是SiO2，其厚度为0.1μm，基区p-base区30的宽度、厚度和掺杂浓度分别为5μm、2.5μm和2×1017cm-3，发射区(n+区41和n+区40)的宽度、厚度和掺杂浓度分别为1μm、0.8μm和2×1019cm-3，n柱区及p柱区的厚度和掺杂浓度均分别为85.5μm和3×1015cm-3，辅助层n-assist区22的厚度和掺杂浓度分布为5μm和3×1015cm-3，缓冲区n区20的厚度和掺杂浓度分别为2μm和2×1016cm-3，集电区p区10的厚度和掺杂浓度分别为1μm和4×1018cm-3。图8(b)中发射极E与基区p-base区30之间的两个二极管在100A/cm2下的导通电压均为0.41V。仿真得到两种IGBT的击穿电压均为1210V。
图21给出的是图8(b)中本发明的半超结槽栅IGBT和图1(b)中传统半超结槽栅IGBT的正向导通I-V曲线以及在导通电压为1.2V情形下沿着x＝3.1μm(n柱区21与p柱区11界面坐标是x＝4μm)上的空穴浓度分布，两者施加的栅压均为15V。从图中可以得到，在100A/cm2下，图3(b)中本发明的IGBT的导通压降为1.11V，比图1(b)中传统IGBT的导通压降(1.40V)低约0.2V，这是一个不小的改进。改进的原因从图中的插图可以看出，图8(b)中本发明的半超结IGBT的载流子在n柱区中的存储效果明显比图1(b)中传统半超结IGBT中更强。
以上对本发明做了许多实施例说明，其所述的N型半导体材料可看作是第一导电类型的半导体材料，而P型半导体材料可看作是第二导电类型的半导体材料，二极管的阴极可看做是二极管的第一导电电极，而二极管的阳极可看做是二极管的第二导电电极。显然，根据本发明的原理，实施例中的N型与P型以及第一导电电极与第二导电电极均可以相互对调而不影响本发明的内容。对于熟悉本领域的技术人员而言，还可以在本发明的思想下得到其它许多实施例而不超出本发明的权利要求。

Claims (9)

1.一种超结绝缘栅双极型晶体管器件，其元胞结构包括：耐压层，与所述耐压层的一面相接触的集电结构，与所述耐压层的另一面相接触的第二导电类型的基区，与所述基区至少有部分接触的重掺杂的第一导电类型的发射区，与所述发射区、所述基区以及所述耐压层均接触的栅极结构，覆盖于所述集电结构的导体形成的集电极，覆盖于与所述发射区的导体形成的发射极，覆盖于所述栅极结构的导体形成的栅极，其特征在于：
所述集电结构由至少一个第二导电类型的集电区与至少一个第一导电类型的缓冲区构成，所述缓冲区与所述耐压层相接触，所述集电区与所述集电极相接触；
所述耐压层由至少一个第一导电类型的半导体区与至少一个第二导电类型的半导体区构成，所述耐压层中的第一导电类型的半导体区与所述耐压层中的第二导电类型的半导体区相互接触，其形成的接触面垂直或近似垂直于所述缓冲区和所述基区和/或所述栅极结构；
所述耐压层与所述缓冲区是直接接触或是通过一个第一导电类型的辅助层间接接触；
所述发射区与所述基区是直接接触或是通过一个第一导电类型的连接区间接接触；
所述栅极结构包括至少一个绝缘介质层和至少一个导体区，所述绝缘介质层的一面与所述发射区、所述基区以及所述耐压层均直接接触；所述绝缘介质层的另一面与所述导体区的一面直接接触，所述导体区的另一面与所述栅极直接接触；所述绝缘介质层是由绝缘介质材料构成，所述导体区是由重掺杂的多晶半导体材料或/和金属材料；
所述耐压层、所述集电区、所述缓冲区、所述基区、所述辅助层和所述连接区是由第一种半导体材料构成；所述发射区是由第二种半导体材料构成；所述第二种半导体材料的禁带宽度高于所述第一种半导体材料的禁带宽度；
所述基区与所述发射极之间通过一个二极管或两个同向串联的二极管或两个以上同向串联的二极管相连；所述基区与发射极之间的二极管的正向导通电流方向和所述基区与所述发射区构成的异质结的正向导通电流方向相同；所述基区与所述发射区构成的异质结的正向导通电压大于所述基区与发射极之间的二极管通路的正向导通电压；
所述第一导电类型为N型时，所述的第二导电类型为P型，所述基区与发射极之间的二极管的正向导通电流方向和所述基区与所述发射区构成的异质结的正向电流导通方向都是从所述基区流向所述发射极；所述第一导电类型为P型时，所述的第二导电类型为N型，所述基区与发射极之间的二极管的正向导通电流方向和所述基区与所述发射区构成的异质结的正向导通电流方向都是从所述发射极流向所述基区。
2.如权利要求1所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述的栅极结构是平面栅结构或是槽栅结构；
所述超结绝缘栅双极型晶体管器件的元胞的形状是条形或六角形或圆形或正方形或长方形形状，元胞的排列方式是条形或六角形或圆形或正方形或长方形方式；
所述耐压层中的第一导电类型的半导体区中的有效掺杂杂质总电荷与所述耐压层中的第二导电类型的半导体区中的有效掺杂杂质总电荷相对差别不超过50％；
所述耐压层中的第一导电类型的半导体区与所述耐压层中的第二导电类型的半导体区是直接接触或是通过一个薄的绝缘介质层间接接触；
在所述超结绝缘栅双极型晶体管器件的元胞中，所述栅极结构、所述基区和所述耐压层中的第一导电类型的半导体区以及第二导电类型的半导体区的排列有三种变化形式；第一种所述变化形式是，所述栅极结构以及基区是与所述耐压层中的第一导电类型的半导体区以及第二导电类型的半导体区均相接触；第二种所述变化形式是，所述栅极结构以及基区中的一者是与所述耐压层中的第一导电类型的半导体区以及第二导电类型的半导体区均相接触，而所述栅极结构以及基区中的另一者只与所述耐压层中的第一导电类型的半导体区以及第二导电类型的半导体区中的一者相接触；第三种所述变化形式是，所述栅极结构以及基区中的一者是只与所述耐压层中的第一导电类型的半导体区以及第二导电类型的半导体区中的一者相接触，而所述栅极结构以及基区中的另一者只与所述耐压层中的第一导电类型的半导体区以及第二导电类型的半导体区中的另一者相接触；所述栅极结构以及基区的排列方式与所述耐压层中的第一导电类型的半导体区以及第二导电类型的半导体区的排列方式相同或不同；
所述第一种半导体材料是Si时，所述第二种半导体材料是SiC或GaN或SiCN或金刚石或GaAs；所述的第一种半导体材料是Ge时，所述第二种半导体材料是Si或SiC或GaN或SiCN或金刚石或GaAs；所述第一种半导体材料是GaAs时，所述第二种半导体材料是SiC或GaN或SiCN或金刚石；所述第二种半导体材料是单晶材料或多晶材料或非晶材料；
所述基区与发射极之间的二极管是集成在芯片内部的二极管或是外接的二极管；所述基区与发射极之间的二极管是PN二极管或是肖特基二极管或是PN-肖特基复合型二极管；所述集成在芯片内部的二极管制作在元胞区或制作在元胞区之外的区域；
所述制作在元胞区的二极管是制作在一个通过绝缘介质与所述发射区、所述基区以及所述耐压层相隔离的多晶半导体区中或是制作在一个通过栅极结构与所述基区以及所述发射区相隔离的第二导电类型的半导体区中。
3.如权利要求1所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述耐压层中的第一导电类型的半导体区或/和所述耐压层中的第二导电类型的半导体区中有一个填充区，所述填充区包括至少一个不掺杂或轻掺杂的半导体区或包括至少一个绝缘介质区；所述填充区与所述基区或/和所述栅极结构直接接触；所述填充区与所述缓冲区或所述辅助层直接接触。
4.如权利要求1所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述基区与发射极之间的二极管是制作在一个多晶半导体区中的肖特基二极管，所述多晶半导体区由第一种半导体材料或第二种半导体材料构成；
所述多晶半导体区通过一个绝缘介质层与所述基区、所述发射区及所述耐压层相隔离；所述多晶半导体区是深入所述基区或/和所述发射区或/和所述耐压层体内的槽型结构，或是位于所述基区或/和所述发射区或/和所述耐压层表面的平面型结构；所述多晶半导体区是第一导电类型的多晶半导体区或是第二导电类型的多晶半导体区；
所述多晶半导体区是第一导电类型的多晶半导体区时，所述第一导电类型的多晶半导体区中包含至少一个较重掺杂的第一导电类型的多晶半导体区和至少一个轻掺杂的第一导电类型的多晶半导体区，所述较重掺杂的第一导电类型的多晶半导体区至少部分与所述轻掺杂的第一导电类型的多晶半导体区直接接触；所述较重掺杂的第一导电类型的多晶半导体区上覆盖有一个导体形成具有欧姆接触的电极，所述较重掺杂的第一导电类型的多晶半导体区上具有欧姆接触的电极是所述多晶半导体区中的肖特基二极管的第一导电电极；所述轻掺杂的第一导电类型的多晶半导体区上覆盖有一个导体形成具有肖特基接触的电极，所述轻掺杂的第一导电类型的多晶半导体区上具有肖特基接触的电极是所述多晶半导体区中的肖特基二极管的第二导电电极；
所述多晶半导体区是第二导电类型的多晶半导体区时，所述第二导电类型的多晶半导体区中包含至少一个较重掺杂的第二导电类型的多晶半导体区和至少一个轻掺杂的第二导电类型的多晶半导体区，所述较重掺杂的第二导电类型的多晶半导体区至少部分与所述轻掺杂的第二导电类型的多晶半导体区直接接触；所述较重掺杂的第二导电类型的多晶半导体区上覆盖有一个导体形成具有欧姆接触的电极，所述较重掺杂的第二导电类型的多晶半导体区上具有欧姆接触的电极是所述多晶半导体区中的肖特基二极管的第二导电电极；所述轻掺杂的第二导电类型的多晶半导体区上覆盖有一个导体形成具有肖特基接触的电极，所述轻掺杂的第二导电类型的多晶半导体区上具有肖特基接触的电极是所述多晶半导体区中的肖特基二极管的第一导电电极；
所述基区上覆盖有一个导体形成具有欧姆接触的基极，所述基极通过导线与所述多晶半导体区中的肖特基二极管的第二导电电极相连接，所述发射极通过导线与所述多晶半导体区中的肖特基二极管的第一导电电极相连接。
5.如权利要求1所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述基区与发射极之间的二极管是制作在一个多晶半导体区中的PN二极管，所述多晶半导体区由第一种半导体材料构成；
所述多晶半导体区通过一个绝缘介质层与所述基区、所述发射区及所述耐压层相隔离；所述多晶半导体区是深入所述基区或/和所述发射区或/和所述耐压层体内的槽型结构，或是位于所述基区或/和所述发射区或/和所述耐压层表面的平面型结构；所述多晶半导体区中包含至少一个第一导电类型的多晶半导体区和至少一个第二导电类型的多晶半导体区，所述第一导电类型的多晶半导体区至少有部分与所述第二导电类型的多晶半导体区直接接触；
所述第一导电类型的多晶半导体区上覆盖有一个导体形成具有欧姆接触的电极，所述第一导电类型的多晶半导体区上具有欧姆接触的电极是所述多晶半导体区中的PN二极管的第一导电电极；所述第二导电类型的多晶半导体区上覆盖有一个导体形成具有欧姆接触的电极，所述第二导电类型的多晶半导体区上具有欧姆接触的电极是所述多晶半导体区中的PN二极管的第二导电电极；
所述基区覆盖有一个导体形成具有欧姆接触的基极，所述基极通过导线与所述多晶半导体区中的PN二极管的第二导电电极相连接，所述发射极通过导线与所述多晶半导体区中的PN二极管的第一导电电极相连接。
6.如权利要求1所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述基区与发射极之间的二极管是制作在所述基区中的肖特基二极管；所述基区上覆盖有一个导体形成具有肖特基接触的基极，所述基区上具有肖特基接触的基极是所述基区中的肖特基二极管的第一导电电极；所述基极通过导线与所述发射极相连接。
7.如权利要求1所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述基区与发射极之间的二极管是制作在所述基区中的PN二极管；所述基区中含有至少一个轻掺杂的第一导电类型的半导体区，所述基区至少有部分与所述轻掺杂的第一导电类型的半导体区直接接触；所述基区中的轻掺杂的第一导电类型的半导体区是由第一种半导体材料构成；所述基区中的轻掺杂的第一导电类型的半导体区上覆盖有一个导体形成具有肖特基接触或欧姆接触的基极，所述基极是所述基区中的PN二极管的第一导电电极；所述基极通过导线与所述发射极相连接。
8.如权利要求1所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述基区与发射极之间的二极管是制作在一个第二导电类型的半导体区中的肖特基二极管，所述第二导电类型的半导体区由第一种半导体材料构成；
所述第二导电类型的半导体区与所述耐压层接触并且通过一个槽型栅极结构与所述基区以及所述发射区相隔离；所述第二导电类型的半导体区中含有至少一个轻掺杂的第二导电类型的半导体区，所述第二导电类型的半导体区至少有部分与所述轻掺杂的第二导电类型的半导体区直接接触；
所述轻掺杂的第二导电类型的半导体区上覆盖有一个导体形成具有肖特基接触的电极，所述轻掺杂的第二导电类型的半导体区上具有肖特基接触的电极是所述第二导电类型的半导体区中的肖特基二极管的第一导电电极；所述第二导电类型的半导体区上覆盖有一个导体形成具有欧姆接触的电极，所述第二导电类型的半导体区上具有欧姆接触的电极是所述第二导电类型的半导体区中的肖特基二极管的第二导电电极；
所述基区上覆盖有一个导体形成具有欧姆接触的基极；所述基极通过导线与所述第二导电类型的半导体区中的肖特基二极管的第二导电电极相连接，所述发射极通过导线与所述第二导电类型的半导体区中的肖特基二极管的第一导电电极相连。
9.如权利要求1所述的一种超结绝缘栅双极型晶体管器件，其特征在于：
所述基区与发射极之间的二极管是制作在一个第二导电类型的半导体区中的PN二极管，所述第二导电类型的半导体区由第一种半导体材料构成；
所述第二导电类型的半导体区与所述耐压层接触并且通过一个槽型栅极结构或/和一个槽型绝缘介质区与所述基区以及所述发射区相隔离；所述第二导电类型的半导体区中含有至少一个轻掺杂的第一导电类型的半导体区，所述第二导电类型的半导体区至少有部分与所述轻掺杂的第一导电类型的半导体区直接接触；
所述轻掺杂的第一导电类型的半导体区上覆盖有一个导体形成具有肖特基接触或欧姆接触的电极，所述轻掺杂的第一导电类型的半导体区上具有肖特基接触或欧姆接触的电极是所述第二导电类型的半导体区中的PN二极管的第一导电电极；所述第二导电类型的半导体区上覆盖有一个导体形成具有欧姆接触的电极，所述第二导电类型的半导体区上具有欧姆接触的电极是所述第二导电类型的半导体区中的PN二极管的第二导电电极；
所述基区上覆盖有一个导体形成具有欧姆接触的基极；所述基极通过导线与所述第二导电类型的半导体区中的PN二极管的第二导电电极相连接，所述发射极通过导线与所述第二导电类型的半导体区中的PN二极管的第一导电电极相连。
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