CN204130542U - 功率半导体器件 - Google Patents

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Abstract

本实用新型涉及一种功率半导体器件，包括：半导体基底层，具有第二导电类型的下部半导体层；有源区，包括：由半导体基底层的至少一部分形成的漂移区；第二导电类型的本体区，形成在漂移区的至少一部分上；第一导电类型的源极区，位于本体区中；第一导电类型的第一掺杂区，至少部分位于本体区之下，所述第一掺杂区的掺杂浓度高于半导体基底层的掺杂浓度；发射极电极，连接到所述源极区；从半导体基底层的顶部向下延伸的沟槽，含有连接到发射极电极的屏蔽电极，其中沟槽延伸到基底层中的深度比第一掺杂区深；和栅极，至少部分形成在至少一部分源极区和本体区上方并且与屏蔽电极电绝缘；其中半导体基底层与布置在半导体基底层上的绝缘层直接接触。

Description

功率半导体器件
技术领域
本实用新型涉及功率半导体器件，特别涉及一种改进的绝缘栅双极晶体管（IGBT）。
背景技术
功率半导体器件被广泛地用作消费电子产品、工业机器、汽车以及高速火车等中的电功率转换的器件。通过结构上的改进，性能提高也逐年得到实现。与平面型器件相比，采用沟槽技术的功率器件提供了每单位面积上具有显著增长的沟道宽度。并且，采用沟槽技术的半导体器件提供了优异的开关特性，并且被用在要求快速开关的应用中。
根据美国专利申请US2012/0104555A1，描述了一种具有平面栅极的IGBT，其中所述IGBT展现了沟槽中的与栅极电极隔离且与源极端子连接的屏蔽电极。此外，这个IGBT在漂移区的上部中具有比漂移区的掺杂浓度高的掺杂浓度的n区。该单元具有一个源区140以及在源区一侧的一个栅极。在单元的另一侧，放置p+接触区142。这种结构的缺点是每面积的小沟道宽度以及MOS沟道的略微不均匀布置。
实用新型内容
本实用新型的发明人认识到：在US2012/0104555A1的沟槽屏蔽IGBT中，重掺杂层145（即n区）被部署成连续地覆盖n型漂移区110并且延伸贯穿整个芯片，这导致阻挡pn结的击穿电压被减小，尤其是在没有屏蔽沟槽的器件的区域（例如栅极焊盘或边缘终止）中。因此，本实用新型的发明人提出一种改进的结构来克服或至少缓解US2012/0104555A1的缺点。
本实用新型的目标之一是为了克服上述现有技术中的一种或多种限制而基本上仅仅在单元场中而不在栅极焊盘下方以及/或者不在大多数的边缘终止中在上表面处采用与源区相同导电类型的结构化掺杂区。
边缘终止或终止区是将有源区与物理芯片边缘分离的芯片的区域，其被设计成使得（在有源区中垂直地支持的）所施加电压被横向地支持。在终止区中，在器件的导通状态期间没有传导沟道是打开的。
本实用新型公开了一种功率半导体器件，所述功率半导体器件包括：半导体基底层，具有第二导电类型的下部半导体层；有源区，包括：由半导体基底层的至少一部分形成的漂移区；第二导电类型的本体区，形成在漂移区的至少一部分上；第一导电类型的源极区，位于本体区中；第一导电类型的第一掺杂区，至少部分位于本体区之下，所述第一掺杂区的掺杂浓度高于半导体基底层的掺杂浓度；发射极电极，连接到所述源极区；从半导体基底层的顶部向下延伸的沟槽，含有屏蔽电极，所述屏蔽电极连接到所述发射极电极，其中沟槽延伸到基底层中的深度比第一掺杂区深；和栅极，至少部分形成在至少一部分源极区和本体区上方并且与所述屏蔽电极电绝缘；其中所述半导体基底层与布置在半导体基底层上的绝缘层直接接触。
在一个实施例中，所述第一掺杂区在至少一个横向方向上的延伸是本体区的横向延伸的不足两倍。
在另一个实施例中，所述第一掺杂区的形状为井状并且包围所述本体区。
在另一个实施例中，所述半导体基底层与本体区的一部分直接接触。
在另一个实施例中，所述第一掺杂区的掺杂浓度是不均匀的并且所述第一掺杂区的最高掺杂浓度区位于本体区之下。
在另一个实施例中，所述第一掺杂区被终止远离延伸到功率半导体器件的边缘终止区中。
在另一个实施例中，功率半导体器件还包括栅极焊盘用于电接触所述栅极的栅电极，其中半导体基底层与所述栅极焊盘之下的绝缘层直接接触。
在另一个实施例中，所述沟槽被结构化成不延伸到栅极焊盘下方的区域中。
在另一个实施例中，所述第一掺杂区被结构化成在横向方向上未延伸得比所述沟槽远。
在另一个实施例中，本体区中的第二导电类型的第二掺杂区与所述源极区相邻或者不相邻。
在另一个实施例中，所述源极区比所述第二掺杂区在横向方向上更远离与栅极连接的栅极焊盘下方的区域。
在另一个实施例中，所述边缘终止区包括位于功率半导体器件的边缘附近或位于功率半导体器件的边缘处的沟道停止区，该沟道停止区具有与源极区相同的掺杂类型。
在另一个实施例中，所述沟道停止区与所述第一掺杂区离所述绝缘层具有相同的垂直深度。
在另一个实施例中，所述边缘终止区进一步包括具有与本体区相同的掺杂类型的一个或多个场限制环，该场限制环接触相应的焊盘。
在另一个实施例中，所述边缘终止区进一步包括在场限制环的靠近单元场区的一侧且具有第一导电类型的附加掺杂区。
在另一个实施例中，所述半导体器件为垂直型功率器件并且包括位于半导体基底层的底部且与所述下部半导体层接触的集电极，并且所述栅极包括以下中的至少一个：平面栅极、垂直栅极及其组合。
在另一个实施例中，所述功率半导体器件还包括：具有第一导电类型的第三掺杂区，位于作为漂移区的半导体基底层与作为集电极区的下部半导体层之间。
在另一个实施例中，半导体基底层的部分与有源区之外的绝缘层的部分直接接触。
附图说明
附图被包括以提供对本实用新型的进一步理解，以及附图被结合在说明书中并且构成说明书的一部分。附图示出本实用新型的实施例，并且与描述一起用来解释本实用新型的原理。本实用新型的其他实施例以及许多预期优点将容易被认识到，因为通过参照下面的详细描述，它们变得更好理解。附图的元件不一定是相对于彼此按比例的。类似的附图标记表示对应的类似部分。
图1，包括图1A，图1B和图1C，为依据现有技术的沟槽屏蔽IGBT的示意截面图，其中图1A为现有技术的沟槽屏蔽IGBT沿着屏蔽沟槽的方向的截面图，图1B为图1A的IGBT沿箭头I的截面图而图1C为图1A的IGBT沿箭头II的截面图。
图2为依据本实用新型的一个实施例的IGBT的示意截面图。
图3为依据本实用新型的一个实施例的IGBT的示意截面图。
图4为依据本实用新型的一个实施例的IGBT的示意截面图。
图5为依据本实用新型的一个实施例的与图4的IGBT类似的沟槽屏蔽IGBT的示意截面图。
图6为依据本实用新型的一个实施例的与图5的IGBT类似的沟槽屏蔽IGBT的示意截面图。
图7为依据本实用新型的一个实施例的与图6的IGBT类似的沟槽屏蔽IGBT的示意截面图。
图8，包括图8A，图8B和图8C，为依据本实用新型的一个实施例的IGBT的示意截面图，其中井状n型掺杂区包围p型本体区，图8B为图8A的IGBT沿箭头I的截面图而图8C为图8A的IGBT沿箭头II的截面图。
图9，包括图9A，图9B和图9C，为依据本实用新型的一个实施例的IGBT的示意截面图，其中n型掺杂区位于p型本体区之下，图9B为图9A的IGBT沿箭头I的截面图而图9C为图9A的IGBT沿箭头II的截面图。
图10，包括图10A，图10B和图10C，为依据本实用新型的一个实施例的IGBT的示意截面图，其中n型掺杂区位于p型本体区之下且邻近p型本体区，图10B为图10A的IGBT沿箭头I的截面图而图10C为图10A的IGBT沿箭头II的截面图。
具体实施方式
在下面的详细描述中，参照了形成其一部分的附图，以及在附图中通过说明的方式示出其中可以实践本实用新型的特定实施例。应当理解，在不背离本实用新型的范围的情况下，可以利用其他实施例并且可以做出结构的或逻辑的改变。举例来说，作为一个实施例的一部分示出或描述的特征可以结合其他实施例来使用以产生又一实施例。本实用新型意图包括这样的修改和变型。实例是使用不应当被解释为限制所附权利要求书的范围的特定语言来描述的。附图不是按比例的，而是仅仅用于说明性目的。为了清楚起见，如果没有另作说明，则在不同附图中用相同的附图标记来表示相同的元件或制造过程。
如在说明书中所采用的，术语“电耦合”不打算是指元件必须直接耦合在一起。代之以，可以在“电耦合”的元件之间提供中间元件。作为一个实例，中间元件中的一部分、全部或者没有中间元件可以是可控的以在“电耦合”的元件之间提供低欧姆连接，并且在另一时间提供非低欧姆连接。术语“电连接”意图描述电连接在一起的元件之间的低欧姆电连接，例如经由金属和/或高度掺杂的半导体的连接。
一些附图通过在掺杂类型旁边指示“-”或“+”来指代相对掺杂浓度。举例来说，“n-”是指小于“n”掺杂区的掺杂浓度的掺杂浓度，而“n+”掺杂区具有与“n”掺杂区相比更大的掺杂浓度。具有相同的相对掺杂浓度的掺杂区可以具有或者可以不具有相同的绝对掺杂浓度。举例来说，两个不同的n+掺杂区可以具有不同的绝对掺杂浓度。这也适用于例如n-掺杂和p+掺杂区。在下面描述的实施例中，所示的半导体区的导电类型被表示为n型或p型，更详细来说是n-型、n型、n+型、p-型、p型和p+型中的一个。在每个所示的实施例中，所示的半导体区的导电类型可以是相反的。换句话说，在下面描述的任一个实施例的替换实施例中，所示的p型区可以是n型，并且所示的n型区可以是p型。
诸如“第一”、“第二”等等之类的术语被用来描述各种结构、元件、区、段等等，并且不意图进行限制。类似的术语在整个描述中指代类似的元件。
术语“具有”、“包含”、“包括”、“包括”等等是开放性的，并且所述术语指示所述元件或特征的存在，但不排除附加的元件或特征。冠词“一个”、“一个”和“所述”意图包括复数以及单数，除非上下文明确地另有指示。
在后面的描述中使用的术语“衬底”或“半导体衬底”可以包括具有半导体表面的任何基于半导体的结构。这些结构要理解为包括硅、绝缘体上硅（SOI）、蓝宝石上硅（SOS）、掺杂的和未掺杂的半导体、由基础半导体基部支持的硅的外延层、和其它半导体结构。半导体不一定是基于硅的。半导体还可以是硅-锗、锗或砷化镓。根据本申请的实施例，通常，碳化硅（SiC）或氮化镓（GaN）是半导体衬底材料的进一步的示例。
下面以n沟道IGBT为例来详细描述本实用新型，其中本体区为p型而源极区为n型。然而，本实用新型可以通过互换n型和p型而容易地转移到p沟道IGBT。
图1，包括图1A，图1B和图1C，为依据现有技术的沟槽屏蔽IGBT 100的示意截面图，其中图1A为现有技术的沟槽屏蔽IGBT 100沿着屏蔽沟槽的方向的截面图，图1B为图1A的IGBT 100沿箭头I的截面图而图1C为图1A的IGBT 100沿箭头II的截面图。
如图1A所示，提供半导体基底层30，其可包括但不限于具有第一导电类型例如n型的硅。半导体基底层30可以例如是外延层或者衬底层。半导体基底层30可以具有第二导电类型例如p型的下半导体层20。下半导体层20也可以是衬底层或者可以植入在半导体基底层30中。
在本示例中，p型下半导体层20为IGBT器件的集电极区并且n-型基底层30为IGBT器件的漂移区。在n-型漂移区30之上设置n型掺杂区40，进而在n型掺杂区40中设置p型本体区50，并且在p型本体区50中形成n+源区51以及与n+源区51相邻的任选p+区52。如图1A所示，IGBT是垂直IGBT器件，其中集电极10沉积在器件的底面即集电极区20上，而发射极电极90沉积在器件的顶面即n+源区51以及任选p+区52上。例如，通过诸如光刻、蚀刻、氧化以及注入等半导体工艺来形成上述的各个区。此外，在器件的顶面上设置栅极电极70，所述栅极电极70通过隔离层75而与p型本体区50和n型掺杂区40隔离，如图1A所示。
参照图1B，示出了图1A的IGBT 100沿箭头I的截面图。如图1B所示，在IGBT 100的单元场区中还设置了从顶面延伸到漂移区30中的沟槽76，并且在沟槽76中设置了通过隔离层75而与栅极电极70隔离的且与发射极电极90连接（在图中未示出）的屏蔽电极77，其中在图1A中的两条虚线分别示出了沟槽76和屏蔽电极77在器件中的深度位置。需要指出的是，沟槽76可以例如内衬有诸如氧化物等的介电层74。介电层74（也称为沟槽绝缘结构）将屏蔽电极77与栅极电极70彼此绝缘并且将屏蔽电极77与n型掺杂区40和n-型漂移区30绝缘。进一步，隔离层75水平延伸、位于器件顶部上且将至少部分源区51、本体区50和n型掺杂区40与栅极电极70隔离。隔离层75例如可以是栅极电介质（例如栅极氧化物）。沟槽绝缘结构74例如可以包括栅极氧化物或场氧化物。
图1C为图1A的IGBT 100沿箭头II的截面图。除了顶部结构略有不同之外，图1C在结构上基本上与图1B类似。具体而言，在图1C中从上到下分别为发射极电极90、任选p+区52、本体区50、n型掺杂区40等而在图1B中从上到下分别为发射极电极90、层间介电层71、栅极电极90、隔离层75、n+源区51、n型掺杂区40等，其中层间介电层71（比如SiO2或氮化硅）用来隔离发射极电极90与栅极电极。需要补充说明的是，为了清楚起见，在图中没有区分发射极电极（90的竖直部分）以及发射极电极焊盘（90的水平部分）。
在一个实施例中，发射极电极90和集电极10可以由作为主要成分的铝Al、铜Cu或铝或铜的合金(例如AlSi、AlCu或AlSiCu)构成或者包含作为主要成分的铝Al、铜Cu或铝或铜的合金(例如AlSi、AlCu或AlSiCu)。根据其它实施例，发射极电极90和集电极10可以包含作为主要成分的镍Ni、钛Ti、银Ag、金Au、铂Pt和/或钯Pd。例如，发射极电极90和集电极10可以包括两个或更多个子层，每个子层都包含了作为主要成分的Ni、Ti、Ag、Au、Pt、Pd和/或其合金中的一个或多个。在一个实施例中，栅极电极70与屏蔽电极77的材料可以是高导电材料，例如掺杂半导体材料，例如掺杂多晶硅。
在一个实施例中，隔离层75、层间介电层71以及介电层74可以包括一个或更多子层，例如粘合层、缓冲层和/或扩散阻挡层。根据一个实施例，隔离层75包括热生长的氧化硅层。隔离层75、层间介电层71以及介电层74可以进一步包括扩散阻挡层，例如氮化硅或氮氧化硅层。例如使用TEOS作为前体材料从沉积的氧化物提供的薄氧化硅或者例如非掺杂硅酸盐玻璃的硅酸盐玻璃可以形成粘合或缓冲层。隔离层75、层间介电层71以及介电层74可以进一步包括从BSG（硼硅盐酸玻璃）、PSG（磷硅酸盐玻璃）或BPSG（硼磷硅酸盐玻璃）提供的主电介质层。其他实施例可以提供更少或更多的子层。
如图1所示，连续的n区40邻近器件的上表面，具有比漂移区30高的掺杂水平并且在整个芯片上延伸，这将导致前述的击穿电压问题。
图2为依据本实用新型的一个实施例的IGBT 200的示意截面图，其中与图1的沟槽屏蔽IGBT 100相比，图2的IGBT 200具有结构化n区240（例如在栅极焊盘272下方没有n区）并且该屏蔽沟槽（图中虚线所示）没有延伸到栅极焊盘区272。为了简洁清楚起见，在此省略了对与图1中对应的部分的描述。在图2中，为了区别栅极电极和栅极焊盘，它们分别用附图标记270和272来表示。
在图2中主要示出了IGBT 200的位于栅极焊盘区（图中左半部）与单元场区（图中右半部）之间的过渡处的部分。根据本实用新型的一个实施例，邻近上表面的n区240没有延伸到栅极焊盘下方的区域（在本文中也称为栅极焊盘区）。任选地，该屏蔽沟槽（图中虚线所示）也结束于栅极焊盘区的起点附近。在这种情况下，n区240不应当在横向方向上延伸得比屏蔽电极更远。
需要指出的是，n型掺杂区240的形状，位置以及掺杂分布是否均匀可以根据应用而改变。例如，n型掺杂区240可以为井状并且包围本体区250。
另外，与图1的沟槽屏蔽IGBT 100相比，图2的IGBT 200可选地包括设置在漂移区230与集电极区20之间的额外的n型掺杂层225。
图3为依据本实用新型的一个实施例的IGBT 300的示意截面图，其中与图2的沟槽屏蔽IGBT 200相比，图3的IGBT 300没有源极区352邻近栅极焊盘区即栅极焊盘372下方的器件区域，并且其中左栅极370和右栅极370（例如由多晶硅制成）之间的连接在第三维度（由上虚线指示）上完成。为了简洁清楚起见，在此省略了对与图2中对应的部分的描述。
如图3所示，在p型本体区350中n+源区351以及p+区352的位置与图1中两者的位置互换，并且n+源区351与p+区352没有直接邻接，即发射极电极390直接接触n+源区351、p+区352以及p型本体区350。
以源极区352远离栅极焊盘区的设置方式的效果在于增强了器件的过电流关断能力。同样的措施也可以在边缘终止中采用，如将在下面的附图中进一步解释的。
图4为依据本实用新型的一个实施例的IGBT 400的边缘终止的示例，其中图4的IGBT 400具有结构化n区440（例如在边缘终止区即虚线A1-A2的左半部中没有n区）并且该屏蔽沟槽（由双虚线指示）没有延伸到该边缘终止区。为了简洁清楚起见，在此省略了对与图3中对应的部分的描述。
在本文中，在附图中虚线A1-A2的左半部为结终止结构区域（也称为器件的边缘终止区域），而虚线A1-A2的右半部为单元场区（也称为器件的有源区域）。
注意的是，“边缘终止”或“边缘终止区”或“边缘终止结构”可互换地使用。
与图3的IGBT 300相比，结构化n区440可以延伸到栅极焊盘区（在该图中未示出），但是没有延伸到边缘终止区，即虚线A1-A2的左半部。换句话说，单元场n区440结束于边缘终止区之前，这完全类似于例如图3中的栅极焊盘结构372。
作为示例，在这里所示的边缘终止结构具有场限制环的形式，但是本实用新型也可以应用于任何类型的边缘终止结构。
根据一个实施例，场限制环例如可以p型场限制环480。边缘终止结构还可以包括n型沟道停止区483。进一步，n型沟道停止区483和p型场限制环480可以分别连接到相应的焊盘482和481。如图4所示，n型场限制环483根据需要可选地更改为p型。
在边缘终止中，一个问题是防止空间电荷区扩展到芯片的外边缘。这可以通过将上述n区440的分离部分（采用相同的注入和相同的扩散）用作芯片边缘附近或芯片边缘处的沟道停止区而实现，如下面将在图5中进一步解释的。
图5为依据本实用新型的一个实施例的与图4的IGBT类似的沟槽屏蔽IGBT 500的示意截面图，其中n区540的分离部分用作该边缘终止中的沟道停止区583，该区位于边缘终止结构与芯片边缘之间。为了简洁清楚起见，在此省略了对与图4中对应的部分的描述。
根据一个实施例，沟道停止区583也可以通过沟道停止电极582进行接触。可替代地，例如，沟道停止区583可以经由通孔（图5中未示出）连接到n型掺杂层525或者经由其他路径（图5中未示出）连接到顶部电极582或底部电极510上。
在进一步的实施例中，尤其在具有至少一个场环的边缘终止结构中，可能有利的是具有恰好在场环之前（当从单元场进行观看时）的附加n区以便增加下一内部p区与这个场环之间的穿通电压，如下面将在图6和图7中进一步解释的。
图6为依据本实用新型的一个实施例的与图5的IGBT类似的沟槽屏蔽IGBT 600的示意截面图，其中在该边缘终止的场环结构680附近使用n区640的另外部分684以便增加单元场的最外p区650与场环680之间的穿通电压。为了简洁清楚起见，在此省略了对与图5中对应的部分的描述。
与图5的IGBT 500相比，图6的IGBT 600还添加了位于p型场环前面的靠近单元场区一侧的附加n区684。
图7为依据本实用新型的一个实施例的与图6的IGBT类似的沟槽屏蔽IGBT 700的示意截面图，其中示出了带有n区784、785的边缘终止的两个场环结构780、786以增加单元场的最外p区750与场环786之间的以及各场环786、780之间的穿通电压，并且其中连接到源电极的最外p区750比单元场n区740和屏蔽沟槽（由双虚线指示）更远地延伸到该边缘终止。为了简洁清楚起见，在此省略了对与图6中对应的部分的描述。
与图6的IGBT相比，图7的IGBT 700具有两个场环结构。当然，在其他实施例中，场环结构的数量可以例如为三个，四个以及更多，这取决于实际的应用。
此外，图7的IGBT 700的p型本体区750在横向方向上朝该边缘终止结构（即虚线A1-A2的左半部）延伸得比单元场n区740和屏蔽沟槽（由双虚线指示）更远。
此外，上述的布置可以与所采用的边缘终止结构的类型无关。
在进一步的实施例中，在结终止区中的IGBT的背部发射极的掺杂水平低于器件的单元区。这导致在结终止区中的降低的部分晶体管增益，这是非常高效的改进器件的静态和动态阻断行为的措施。可替换地或附加地，场停止区能够实施在结终止区中，或者如果场停止区实施在单元区中，结终止区中的场停止区的掺杂浓度高于单元区中的掺杂浓度。对于不需要IGBT的反向阻断能力的情况而言，还可能省略结终止区中的p发射极以避免这个区中的晶体管动作。可替换地或补充地，自由电荷载流子的载流子寿命在结终止区中能够被减小，例如通过重金属的局部内扩散或者通过用高能粒子比如例如质子、氦离子（优先从晶片背部）或电子进行照射而实现。
图8，包括图8A，图8B和图8C，为依据本实用新型的一个实施例的IGBT 800的示意截面图，其中井状n型掺杂区840包围p型本体区850，图8B为图8A的IGBT沿箭头I的截面图而图8C为图8A的IGBT沿箭头II的截面图。为了简洁清楚起见，在此省略了对与图1中对应的部分的描述。
图8的IGBT 800与图1的IGBT 100相比，不同在于n型掺杂区840为井状且包围p型本体区850。再次，n型掺杂区840的垂直延伸相对较小，例如远远小于沟槽876或屏蔽电极877的垂直延伸，如图8A所示。根据本实用新型的一个实施例，n型掺杂区840在至少一个横向方向上的延伸是本体区850的横向延伸的不足两倍。此外，n型掺杂区840优选地在厚度上是均匀的。
图9，包括图9A，图9B和图9C，为依据本实用新型的一个实施例的IGBT 900的示意截面图，其中n型掺杂区940仅仅位于p型本体区950之下，图9B为图9A的IGBT沿箭头I的截面图而图9C为图9A的IGBT沿箭头II的截面图。为了简洁清楚起见，在此省略了对与图8中对应的部分的描述。
图9的IGBT 900与图8的IGBT 800相比，不同在于半导体基底层930与本体区950的一部分直接接触以及n型掺杂区940仅仅位于p型本体区950之下并且n型掺杂区940的厚度在横向上发生变化即不是均匀的。例如，如图9A所示，n型掺杂区940在两端逐渐变薄。进一步，如图9B和9C所示，图9B中的n型掺杂区940的厚度比图9C中的n型掺杂区940的厚度小，这也再次表明了n型掺杂区940的厚度是变化的。
与结合了完整的n掺杂层的、US2012/0104555A1中公开的结构相比，图9的器件优点在于获得了电学优势（即等离子体浓度的增加）而没有针对给定所需的击穿电压的高电场的缺陷，尤其是在HV终止区域中。
根据本实用新型的一个实施例，本实用新型的结构（即位于p型本体区950之下的附加n型掺杂区940）可以通过施主型原子的内扩散来实现，由此这些施主原子的实施方式可以例如通过离子注入来实现，其中注入能量高于用于注入p型原子以创建p型本体区950的注入能量。此外或可选地，这些施主型原子的扩散系数可以高于用于制造p型本体区950的受主原子的扩散系数。可选地，注入能量是足够的，使得所注入离子的结束范围（end-of-range）位于p型本体区950与施主浓度增加的区域之间的pn结之下，从而不需要显著的内扩散。为此，例如可以使用质子照射，因为对于这种方法，相对低的注入能量是足够的；在这一质子照射后的退火步骤的温度优选地位于380℃与420℃之间的范围内。
根据本实用新型的一个实施例，这个附加n型掺杂区可以例如在横向方向上中断以改进阻断能力。一个或多个中断可以被预见；例如具有界限分明的间隙的几个小条带可以被预见。这些间隙的宽度和距离在横向方向上可以是恒定的或者可以改变。
图10，包括图10A，图10B和图10C，为依据本实用新型的一个实施例的IGBT 1000的示意截面图，其中n型掺杂区1040位于p型本体区1050之下且邻近p型本体区1050，图10B为图10A的IGBT 1000沿箭头I的截面图而图10C为图10A的IGBT 1000沿箭头II的截面图。为了简洁清楚起见，在此省略了对与图8或图9中对应的部分的描述。根据图10，可以看出半导体基底层1030也与本体区1050的一部分直接接触。
在优选的实施例中，在沿着p型本体区1050和附加n型掺杂区1040之间的pn结发生的最高电场强度的区域中省略了该附加n型掺杂区1040或者至少以较低的施主剂量制造该附加n型掺杂区1040。典型地，上述最高电场强度的区域是具有高曲率的pn结的区域。这种方法实现了在pn结平行于表面的区域中在p型本体区1050之下的相对高的附加n型浓度以及在p型本体区1050之下的自由电荷载流子浓度的相对大的增加。
重要的是指出存在这一附加施主浓度的极限，上至该极限，就不会减小阻断电压，因为结终止区的阻断电压通常低于p型本体区的阻断电压；即上至该极限，Vce sat的减小是可能的而不减小阻断电压。
虽然上文以IGBT的实施例对本实用新型进行了描述，但是本实用新型同样也可应用于其它类型的功率器件诸如MOSFET，不同之处在于所述单元场区包括至少一个场效应晶体管结构而非IGBT结构。
尽管参照各个附图，各个区域的典型形状是条状的，但也可以是包围的设计，或者是正方形、矩形、环形或其组合。
要理解，在这里描述的各种实施例的特征可以被相互组合，除非具体地另有指出。
虽然已经在这里示意并且描述了具体实施例，但是本领域普通技术人员将会理解，在不偏离本实用新型的范围的情况下，各种可替代的和/或等价的实现可以代替所示出和描述的具体实施例。该申请旨在覆盖在这里讨论的具体实施例的任何修改或者变化。因此，本实用新型旨在仅由权利要求及其等价物限制。

Claims (18)

1. 一种功率半导体器件（200），其特征在于所述功率半导体器件包括：
半导体基底层（230），具有第二导电类型的下部半导体层（220）；
有源区，包括：
      由半导体基底层的至少一部分形成的漂移区；
      第二导电类型的本体区（250），形成在漂移区的至少一部分上；
      第一导电类型的源极区（251），位于本体区（250）中；
      第一导电类型的第一掺杂区（240），至少部分位于本体区之下，所述第一掺杂区的掺杂浓度高于半导体基底层（230）的掺杂浓度；
      发射极电极（290），连接到所述源极区（251）；
      从半导体基底层的顶部向下延伸的沟槽（276），含有屏蔽电极（277），所述屏蔽电极（277）连接到所述发射极电极（290），其中沟槽（276）延伸到基底层中的深度比第一掺杂区（240）深；和
      栅极（270），至少部分形成在至少一部分源极区和本体区上方并且与所述屏蔽电极电绝缘；
其中所述半导体基底层（230）与布置在半导体基底层（230）上的绝缘层直接接触。
2. 如权利要求1所述的功率半导体器件，其特征在于，所述第一掺杂区在至少一个横向方向上的延伸是本体区的横向延伸的不足两倍。
3. 如权利要求1所述的功率半导体器件，其特征在于，所述第一掺杂区的形状为井状并且包围所述本体区。
4. 如权利要求1所述的功率半导体器件，其特征在于，所述半导体基底层与本体区的一部分直接接触。
5. 如权利要求1所述的功率半导体器件，其特征在于，所述第一掺杂区的掺杂浓度是不均匀的并且所述第一掺杂区的最高掺杂浓度区位于本体区之下。
6. 如权利要求1所述的功率半导体器件，其特征在于，所述第一掺杂区（240）被终止远离延伸到功率半导体器件的边缘终止区中。
7. 如权利要求1或2所述的功率半导体器件，其特征在于，功率半导体器件还包括栅极焊盘（272）用于电接触所述栅极的栅电极，其中半导体基底层（230）与所述栅极焊盘之下的绝缘层（275，375，475）直接接触。
8. 如权利要求7所述的功率半导体器件，其特征在于，所述沟槽（76，276）被结构化成不延伸到栅极焊盘下方的区域中。
9. 如权利要求8所述的功率半导体器件，其特征在于，所述第一掺杂区被结构化成在横向方向上未延伸得比所述沟槽远。
10. 如权利要求7所述的功率半导体器件，其特征在于，本体区（250）中的第二导电类型的第二掺杂区（252）与所述源极区（251）相邻或者不相邻。
11. 如权利要求10所述的功率半导体器件，其特征在于，所述源极区（251）比所述第二掺杂区（252）在横向方向上更远离与栅极（270）连接的栅极焊盘（272）下方的区域。
12. 如权利要求6所述的功率半导体器件，其特征在于，所述边缘终止区包括位于功率半导体器件的边缘附近或位于功率半导体器件的边缘处的沟道停止区（583），该沟道停止区（583）具有与源极区相同的掺杂类型。
13. 如权利要求12所述的功率半导体器件，其特征在于，所述沟道停止区（583）与所述第一掺杂区离所述绝缘层具有相同的垂直深度。
14. 如权利要求6或12所述的功率半导体器件，其特征在于，所述边缘终止区进一步包括具有与本体区相同的掺杂类型的一个或多个场限制环（480），该场限制环（480）接触相应的焊盘（481）。
15. 如权利要求13所述的功率半导体器件，其特征在于，所述边缘终止区进一步包括在场限制环（480）的靠近单元场区的一侧且具有第一导电类型的附加掺杂区（684，784，785）。
16. 如权利要求1所述的功率半导体器件，其特征在于，所述半导体器件为垂直型功率器件并且包括位于半导体基底层的底部且与所述下部半导体层（220）接触的集电极（210），并且所述栅极包括以下中的至少一个：平面栅极、垂直栅极及其组合。
17. 如权利要求1所述的功率半导体器件，其特征在于，所述功率半导体器件还包括：具有第一导电类型的第三掺杂区（225），位于作为漂移区的半导体基底层（230）与作为集电极区的下部半导体层（220）之间。
18. 如权利要求1所述的功率半导体器件，其特征在于，半导体基底层（230）的部分与有源区之外的绝缘层的部分直接接触。
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