CN204011430U - 半导体器件 - Google Patents
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Abstract
本实用新型涉及一种包括有源区的半导体器件，有源区具有：第一导电类型的基底层，具有第二导电类型的下部半导体层；第二导电类型的本体区，与基底层接触；第一导电类型的源极区，位于本体区中；第一导电类型的第一掺杂区，至少部分位于本体区之下，第一掺杂区的掺杂浓度高于基底层的掺杂浓度；发射极电极，连接到源极区；从基底层的顶部向下延伸的沟槽，含有连接到发射极电极的屏蔽电极，其中沟槽延伸到基底层中的深度比第一掺杂区深；以及栅极，至少部分形成在至少一部分源极区和本体区上方并且与屏蔽电极电绝缘；并且其中半导体器件还包括结终止区域，结终止区域包括从器件的表面向内延伸的至少一个第二沟槽，第二沟槽至少部分内衬有介电层。
Description
技术领域
本实用新型涉及半导体器件的领域，特别涉及功率半导体器件比如绝缘栅双极晶体管（IGBT）的新型结终止结构（junction termination）。
背景技术
功率半导体器件被广泛地用作消费电子产品、工业机器、汽车以及高速火车等中的电功率转换的器件。通过结构上的改进，性能提高也逐年得到实现。与平面型器件相比，采用沟槽技术的功率器件提供了每单位面积上具有显著增长的沟道宽度。并且，采用沟槽技术的半导体器件提供了优异的开关特性，并且被用在要求快速开关的应用中。
根据美国专利申请US2012/0104555A1，描述了一种具有平面栅极的IGBT，其中所述IGBT展现了沟槽中的与栅极电极隔离且与源极端子连接的屏蔽电极。此外，这个IGBT在漂移区的上部中具有比漂移区的掺杂浓度高的掺杂浓度的n层。
另外，根据德国专利DE10007415C2，描述了一种具有平面栅极的金属氧化物半导体（MOS）控制的功率器件，所述功率器件同样展现了沟槽中的与栅极电极隔离且与源极端子连接的屏蔽电极。
为了改善带有屏蔽电极的功率半导体器件（例如IGBT）的性能，存在为带有屏蔽电极的功率半导体器件提供具有小横向范围的有效结终止结构的需要。同时，这种结终止结构的制造工艺应当尽可能地容易。
实用新型内容
本实用新型提供一种用于带有屏蔽电极的功率半导体器件（例如IGBT）的有效结终止结构，所述结终止结构包含在结终止结构的区域中的沟槽。优选地，这些沟槽与包含屏蔽电极的沟槽同时地实现，即使用相同的工艺来制造包含屏蔽电极的沟槽和充当结终止结构的沟槽。
本实用新型公开了一种包括有源区的半导体器件，有源区具有：第一导电类型的基底层，具有第二导电类型的下部半导体层；第二导电类型的本体区，与基底层接触；第一导电类型的源极区，位于本体区中；第一导电类型的第一掺杂区，至少部分位于本体区之下，第一掺杂区的掺杂浓度高于基底层的掺杂浓度；发射极电极，连接到源极区；从基底层的顶部向下延伸的沟槽，含有连接到发射极电极的屏蔽电极，其中沟槽延伸到基底层中的深度比第一掺杂区深；以及栅极，至少部分形成在至少一部分源极区和本体区上方并且与屏蔽电极电绝缘；并且其中半导体器件还包括结终止区域，结终止区域包括从器件的表面向内延伸的至少一个第二沟槽，第二沟槽至少部分内衬有介电层。
在一个实施例中，所述第二沟槽的深度和宽度均比所述第一沟槽的深度和宽度大。
在一个实施例中，所述第二沟槽中的一个还包括由所述介电层环绕的高导电区，所述高导电区是电浮置的或者与所述顶部电极连接。
在另一个实施例中，所述第二沟槽中的所述一个、所述介电层和所述高导电区的构造实质上对应于所述第一沟槽、所述第一隔离层和所述屏蔽电极。
在另一个实施例中，所述第二沟槽中的至少一个还包括由介电层环绕的补偿层，所述补偿层电连接至在该补偿层所位于的沟槽与在朝器件的有源区域方向上的相邻沟槽之间的台面。
在另一个实施例中，所述第二沟槽中的一个还包括由所述介电层环绕的沟道阻止层，所述沟道阻止层电连接至器件的底部电极。
在另一个实施例中，所述第二沟槽中的至少一个完全填充有所述介电层。
在另一个实施例中，至少一个第二沟槽包括多个第二沟槽，其中所述多个第二沟槽之间的距离能够是恒定的或者变化的，所述多个第二沟槽限定两个接连沟槽之间的至少一个台面区。
在另一个实施例中，所述第一掺杂区是在所述基底层的至少一部分上方。
在另一个实施例中，所述第一掺杂区的掺杂浓度是不均匀的并且所述第一掺杂区的最高掺杂浓度区域是在本体区下面。
在另一个实施例中，具有第二导电类型的第二掺杂区，位于本体区的顶部上并且在横向上与源极区相邻或不相邻，并且连接到发射极电极。
在另一个实施例中，所述发射极电极嵌入到所述源极区中以形成沟槽接触。
在另一个实施例中，所述半导体器件为垂直型功率器件并且包括位于基底层下面且与下部半导体层接触的集电极。
在另一个实施例中，所述半导体器件还包括具有第一导电类型的第三掺杂区，位于充当漂移区的基底层与充当集电极区的下部半导体层之间。
附图说明
附图被包括以提供对本实用新型的进一步理解，以及附图被结合在说明书中并且构成说明书的一部分。附图示出本实用新型的实施例，并且与描述一起用来解释本实用新型的原理。本实用新型的其他实施例以及许多预期优点将容易被认识到，因为通过参照下面的详细描述，它们变得更好理解。附图的元件不一定是相对于彼此按比例的。类似的附图标记表示对应的类似部分。
图1为依据本实用新型的一个实施例的IGBT的示意截面图，其中IGBT具有沟槽中的通过隔离层而与栅极电极隔离的屏蔽电极以及具有基于另一沟槽的填充有与隔离层相同或不同的介电层的结终止结构。
图2为依据本实用新型的一个实施例的IGBT的示意截面图，其中IGBT具有沟槽中的通过隔离层而与栅极电极隔离的屏蔽电极以及具有基于一个附加沟槽的结终止结构，该附加沟槽中的电极连接到邻近的p区。
图3为依据本实用新型的一个实施例的IGBT的示意截面图，其中IGBT具有沟槽中的通过隔离层而与栅极电极隔离的屏蔽电极以及具有基于多个附加沟槽的结终止结构，该多个附加沟槽中的电极连接到邻近的p区。
图4为依据本实用新型的一个实施例的IGBT的示意截面图，其中IGBT具有沟槽中的通过隔离层而与栅极电极隔离的屏蔽电极以及具有包括附加吸收剂沟槽的结终止结构。
具体实施方式
在下面的详细描述中，参照了形成其一部分的附图，以及在附图中通过说明的方式示出其中可以实践本实用新型的特定实施例。应当理解，在不背离本实用新型的范围的情况下，可以利用其他实施例并且可以做出结构的或逻辑的改变。举例来说，作为一个实施例的一部分示出或描述的特征可以结合其他实施例来使用以产生又一实施例。本实用新型意图包括这样的修改和变型。实例是使用不应当被解释为限制所附权利要求书的范围的特定语言来描述的。附图不是按比例的，而是仅仅用于说明性目的。为了清楚起见，如果没有另作说明，则在不同附图中用相同的附图标记来表示相同的元件或制造过程。
如在说明书中所采用的，术语“电耦合”不限制是指元件必须直接耦合在一起。可选地，可以在“电耦合”的元件之间提供中间元件。作为一个实例，中间元件中的一部分、全部或者没有中间元件可以是可控的以在“电耦合”的元件之间提供低欧姆连接，并且在另一时间提供非低欧姆连接。术语“电连接”意图描述电连接在一起的元件之间的低欧姆电连接，例如经由金属和/或高度掺杂的半导体的连接。
一些附图通过在掺杂类型旁边指示“-”或“+”来指代相对掺杂浓度。举例来说，“n-”是指小于“n”掺杂区的掺杂浓度的掺杂浓度，而“n+”掺杂区具有与“n”掺杂区相比更大的掺杂浓度。具有相同的相对掺杂浓度的掺杂区可以具有或者可以不具有相同的绝对掺杂浓度。举例来说，两个不同的n+掺杂区可以具有不同的绝对掺杂浓度。这也适用于例如n-掺杂和p+掺杂区。在下面描述的实施例中，所示的半导体区的导电类型被表示为n型或p型，更详细来说是n-型、n型、n+型、p-型、p型和p+型中的一个。在每个所示的实施例中，所示的半导体区的导电类型可以是相反的。换句话说，在下面描述的任一个实施例的替换实施例中，所示的p型区可以是n型，并且所示的n型区可以是p型。
诸如“第一”、“第二”等等之类的术语被用来描述各种结构、元件、区、段等等，并且不意图进行限制。类似的术语在整个描述中指代类似的元件。
术语“具有”、“包含”、“包括”、“包括”等等是开放性的，并且所述术语指示所述元件或特征的存在，但不排除附加的元件或特征。冠词“一个”、“一个”和“所述”意图包括复数以及单数，除非上下文明确地另有指示。
在后面的描述中使用的术语“衬底”或“半导体衬底”可以包括具有半导体表面的任何基于半导体的结构。这些结构要理解为包括硅、绝缘体上硅（SOI）、蓝宝石上硅（SOS）、掺杂的和未掺杂的半导体、由基础半导体基部支持的硅的外延层、和其它半导体结构。半导体不一定是基于硅的。半导体还可以是硅-锗、锗或砷化镓。根据本申请的实施例，通常，碳化硅（SiC）或氮化镓（GaN）是半导体衬底材料的进一步的示例。
下面以IGBT为例来详细描述本实用新型。
图1为依据本实用新型的一个实施例的IGBT 100的示意截面图，其中IGBT 100具有沟槽76中的通过隔离层75而与栅极电极70隔离的屏蔽电极77以及具有基于另一沟槽78的填充有与隔离层相同或不同的介电层的结终止结构，如下文进一步详细描述的。
如图1所示，提供半导体基底层30，其可包括但不限于具有第一导电类型例如n型的硅。半导体基底层30可以例如是外延层或者衬底层。半导体基底层30可以具有第二导电类型例如p型的下半导体层20。下半导体层20也可以是衬底层或者可以植入在半导体基底层30中。本体区可以形成在基底层中或者在基底层上，如下面提及的。
在本示例中，p型下半导体层20为IGBT器件的集电极区并且n-型基底层30为IGBT器件的漂移区。在n-型漂移区30之上设置n型掺杂区40，进而在n型掺杂区40上设置p型本体区50，并且在p型本体区50形成n+源区51以及与n+源区51相邻的任选p+区52。如图1所示，IGBT是垂直IGBT器件，其中集电极10沉积在器件的底面即集电极区20上，而源极金属化90沉积在器件的顶面即n+源区51以及任选p+区52上。然而，根据一个实施例，源极金属化90也可以嵌入到所述源极区中以形成沟槽接触（图中未示出）。例如，通过诸如光刻、蚀刻、氧化以及注入等半导体工艺来形成上述的各个区。
需要指出的是，n型掺杂区40的形状，位置以及掺杂分布是否均匀可以根据应用而改变。例如，n型掺杂区40可以为井状并且包围所述本体区。进一步，例如，n型掺杂区40的掺杂浓度是不均匀的并且所述第一掺杂区的最高掺杂浓度区域位于本体区之下。
在本文中，在各个附图中虚线A1-A2的右半部为结终止结构区域（也称为器件的边缘终止区域），而虚线A1-A2的左半部为单元区域（也称为器件的有源区域）。
在单元区域（图1中左半部）中还设置了从顶面延伸到漂移区中的沟槽76，并且沟槽之间的部分构成台面区。例如，所述沟槽76内衬有诸如氧化物等的介电层74。介电层74（也称为沟槽绝缘结构）将屏蔽电极77与栅极电极70彼此绝缘并且将屏蔽电极77与n型掺杂区40和n-型漂移区30绝缘。屏蔽电极77与栅极70之间的隔离还通过绝缘或隔离层75（参见下面）来提供，因此层74不需要延伸到沟槽的顶部。进一步，隔离层75水平延伸、位于器件顶部上且将至少部分源区51、本体区50和n型掺杂区40与栅极电极70隔离。隔离层75例如可以是栅氧化物层。沟槽绝缘结构74例如可以包括场氧化物。
在结终止结构区域（图1中右半部）中还设置了具有可以优选地比沟槽76的深度d1和宽度w1都大的深度d2和宽度w2的沟槽78，其例如可以填充有具有与介电层74的材料相同或不同的材料的介电层，比如SiO2。可选地，沟槽78可以具有与沟槽76相同的宽度和深度或者可以具有更小的宽度和深度。通过将介电层比如SiO2引入到沟槽78中，结终止结构区域中的电场强度能够被降低并且所得到的击穿电压能够被提高。此外，例如，在IGBT器件的表面上可以覆盖钝化层（比如SiO2或氮化硅）60以提高器件的稳定性和可靠性。
在一个实施例中，可选地，沟槽78如此窄，以致包含屏蔽电极77的更宽沟槽76中的介电层74或隔离层75的厚度足以完全填充充当结终止结构的沟槽78，由此不需要用于实现这个隔离层75的附加工艺步骤。
在一个实施例中，对于在结终止区域中存在几个沟槽的情况而言，还有可能的是，把一些沟槽或所有沟槽的距离选择为很小，使得这些沟槽之间剩余的硅台面结构在氧化工艺期间被完成转化为SiO2层，从而获得横向延伸的相对宽的隔离层。
在一个实施例中，源极金属化90和集电极金属化10可以由作为主要成分的铝Al、铜Cu或铝或铜的合金(例如AlSi、AlCu或AlSiCu)构成或者包含作为主要成分的铝Al、铜Cu或铝或铜的合金(例如AlSi、AlCu或AlSiCu)。根据其它实施例，源极金属化90和集电极金属化10可以包含作为主要成分的镍Ni、钛Ti、银Ag、金Au、铂Pt和/或钯Pd。例如，源极金属化90和集电极金属化10可以包括两个或更多个子层，每个子层都包含了作为主要成分的Ni、Ti、Ag、Au、Pt、Pd和/或其合金中的一个或多个。
在一个实施例中，隔离层75可以包括一个或更多子层，例如粘合层、缓冲层和/或扩散阻挡层。根据一个实施例，隔离层75包括热生长的氧化硅层。隔离层75可以进一步包括扩散阻挡层，例如氮化硅或氮氧化硅层。例如使用TEOS作为前体材料从沉积的氧化物提供的薄氧化硅或者例如非掺杂硅酸盐玻璃的硅酸盐玻璃可以形成粘合或缓冲层。隔离层75可以进一步包括从BSG（硼硅盐酸玻璃）、PSG（磷硅酸盐玻璃）或BPSG（硼磷硅酸盐玻璃）提供的主电介质层。其他实施例可以提供更少或更多的子层。
图2为依据本实用新型的一个实施例的IGBT 200的示意截面图，其中IGBT具有沟槽276中的通过隔离层275而与栅极电极270隔离的屏蔽电极277以及具有基于一个附加沟槽278的结终止结构，该附加沟槽278中的电极279经由金属化接触290连接到邻近的p区250。为了简洁清楚起见，在此省略了对与图1中对应的部分的描述。
与图1的IGBT 100相比，IGBT 200的结终止结构区域中的沟槽278能够填充有隔离层280比如SiO2并且另外填充有高导电层比如多晶硅或碳基材料或金属279。这些高导电层能够布置成浮置层或者它们能够经由金属化接触290而电耦合到源电极。这些高导电层充当垂直场板，这导致这个区域中电场强度的减少以及击穿电压的增加。优选地，这些沟槽278、隔离层280和高导电层279通过用于实现屏蔽电极277的相同工艺来实现。
在一个实施例中，高导电层279、栅极电极270与屏蔽电极277的材料可以包括高导电材料，例如掺杂半导体材料，例如掺杂多晶硅。隔离层275的材料可以是或者可以包含氧化硅、氮化硅、氧氮化硅或者另一种绝缘氧化物或者氮化物。钝化层260的材料可以是或者可以包含氧化硅、氮化硅、氧氮化硅和/或另一种绝缘氧化物或者氮化物。隔离层280的材料可以是或者可以包含氧化硅、氮化硅、氧氮化硅和/或另一种绝缘氧化物或者氮化物。金属化接触290可以是高掺杂的多晶硅、金属或者金属化合物（例如铜Cu、铝Al、钨W）或者高导电化合物的结构。根据其它实施例，金属化接触290包括两个或者更多的不同材料（例如金属硅化物、金属氮化物、扩散势垒材料和/或纯金属）层。
在一个实施例中，结终止结构区域中的沟槽278能够可选地完全或至少部分填充有充当补偿层的p型硅而不是高导电层279，这降低了结终止结构区域中的最大电场强度。任选地，可以包括隔离层280。
图3为依据本实用新型的一个实施例的IGBT 300的示意截面图，其中IGBT 300具有沟槽376中的通过隔离层375而与栅极电极370隔离的屏蔽电极377以及具有基于多个附加沟槽378的结终止结构，该多个附加沟槽378中的电极379连接到邻近的p区。为了简洁清楚起见，在此省略了对与图2中对应的部分的描述。
与图2的实施例的IGBT 200相比，不同在于所述附加沟槽378的数目为多个，例如在本示例中示出了两个。这些沟槽378之间的距离能够是恒定的或者能够在径向方向上变化。
在一个实施例中，多个附加沟槽378中的最外沟槽能够可选地电连接到器件的底面电极310（在IGBT的情况下为集电极而在MOSFET的情况下为漏极），从而充当沟道阻止层，其防止空间电荷区穿透到受损严重的芯片边缘。应当注意，底面电极310与n型硅379之间的连接未在图3中示出。
在一个实施例中，用于制造在p发射极区350之下的n掺杂层340的工艺也用于制造靠近芯片边缘的沟道阻止层379。于是，p发射极区350应当在该芯片边缘前停止。
图4为依据本实用新型的一个实施例的IGBT 400的示意截面图，其中IGBT具有沟槽476中的通过隔离层475而与栅极电极470隔离的屏蔽电极477以及具有包括附加吸收剂沟槽478的结终止结构。为了简洁清楚起见，在此省略了对与图1中对应的部分的描述。
在图4的实施例中，附加沟槽478中的一个或多个例如用于吸收在横向方向上从芯片边缘扩散到芯片中心的离子比如钠、铜或铁，从而使得这些器件的可靠性提高。这样的沟槽478能够例如填充有SiO2。
此外，根据本实用新型的各个实施例的器件可以包括：进一步的n型掺杂区（图中未示出），位于充当漂移区的基底层30、230、330、430与充当集电极区的下部半导体层20、220、320、420之间。
虽然上文以IGBT的实施例对本实用新型进行了描述，但是本实用新型同样也可应用于其它类型的功率器件诸如MOSFET，不同之处在于所述单元区域包括至少一个场效应晶体管结构而非IGBT结构。在MOSFET的示例中，不存在p型衬底20，所述MOSFET结构包括：与所述器件的第二表面邻接的具有第一导电类型的漏极区30；位于所述漏极区30上的具有第一导电类型的漂移区40；与所述器件的第一表面邻接的具有第一导电类型的源极区51；以及形成在所述源极区51与所述漂移区30之间的具有与所述第一导电类型互补的第二导电类型的本体区50；其中所述第一沟槽和所述第二沟槽延伸到漂移区30中且所述顶部电极90与源极区接51触，并且所述栅极70位于器件的顶部上且还与源极区51、本体区50和漂移区40隔离。
此外，本领域的技术人员也可以想到本实用新型的结终止结构可以应用于含有平面栅或垂直栅的MOSFET或IGBT功率器件中。
尽管参照各个附图，各个区域的典型形状是条状的，但也可以是包围的设计，或者是正方形、矩形、环形或其组合。
要理解，在这里描述的各种实施例的特征可以被相互组合，除非具体地另有指出。
虽然已经在这里示意并且描述了具体实施例，但是本领域普通技术人员将会理解，在不偏离本实用新型的范围的情况下，各种可替代的和/或等价的实现可以代替所示出和描述的具体实施例。该申请旨在覆盖在这里讨论的具体实施例的任何修改或者变化。因此，本实用新型旨在仅由权利要求及其等价物限制。
Claims (14)
1. 一种半导体器件（100），其特征在于所述器件包括有源区，所述有源区具有：
第一导电类型的基底层（230），具有第二导电类型的下部半导体层（220）；
第二导电类型的本体区（250），与所述基底层接触；
第一导电类型的源极区（251），位于所述本体区（250）中；
第一导电类型的第一掺杂区（240），至少部分位于本体区之下，所述第一掺杂区的掺杂浓度高于基底层（230）的掺杂浓度；
发射极电极（290），连接到所述源极区（251）；
从基底层的顶部向下延伸的沟槽（276），含有屏蔽电极（277），所述屏蔽电极（277）连接到所述发射极电极（290），其中所述沟槽（276）延伸到基底层中的深度比第一掺杂区（240）深；以及
栅极（270），至少部分形成在至少一部分源极区和本体区上方并且与所述屏蔽电极电绝缘；并且
其中所述半导体器件还包括结终止区域，所述结终止区域包括从所述器件（100）的表面向内延伸的至少一个第二沟槽（78），所述第二沟槽（78）至少部分内衬有介电层（280）。
2. 如权利要求1所述的半导体器件，其特征在于，所述第二沟槽（78）的深度和宽度均比所述第一沟槽（76）的深度和宽度大。
3. 如权利要求1所述的半导体器件，其特征在于，所述第二沟槽中的一个（278）还包括由所述介电层（280）环绕的高导电区（279），所述高导电区是电浮置的或者与所述顶部电极（290）连接。
4. 如权利要求3所述的半导体器件，其特征在于，所述第二沟槽中的所述一个（278）、所述介电层（280）和所述高导电区（279）的构造实质上对应于所述第一沟槽（76）、所述第一隔离层（74）和所述屏蔽电极（77）。
5. 如权利要求1所述的半导体器件，其特征在于，所述第二沟槽中的至少一个（378）还包括由介电层（380）环绕的补偿层（379），所述补偿层电连接至在该补偿层所位于的沟槽与在朝器件的有源区域方向上的相邻沟槽之间的台面。
6. 如权利要求1所述的半导体器件，其特征在于，所述第二沟槽（78）中的一个还包括由所述介电层（280）环绕的沟道阻止层，所述沟道阻止层电连接至器件的底部电极（210）。
7. 如权利要求1所述的半导体器件，其特征在于，所述第二沟槽（78）中的至少一个完全填充有所述介电层（280）。
8. 如权利要求1所述的半导体器件，其特征在于，至少一个第二沟槽（78）包括多个第二沟槽，其中所述多个第二沟槽之间的距离能够是恒定的或者变化的，所述多个第二沟槽限定两个接连沟槽之间的至少一个台面区。
9. 如权利要求1所述的半导体器件，其特征在于，所述第一掺杂区是在所述基底层（230）的至少一部分上方。
10. 如权利要求7所述的半导体器件，其特征在于，所述第一掺杂区的掺杂浓度是不均匀的并且所述第一掺杂区的最高掺杂浓度区域是在本体区下面。
11. 如权利要求1所述的半导体器件，其特征在于还包括：具有第二导电类型的第二掺杂区（52），位于本体区的顶部上并且在横向上与源极区（51）相邻或不相邻，并且连接到发射极电极。
12. 如权利要求1所述的半导体器件，其特征在于所述发射极电极（290）嵌入到所述源极区中以形成沟槽接触（490）。
13. 如权利要求1到12中任一项所述的半导体器件，其特征在于，所述半导体器件为垂直型功率器件并且包括位于基底层下面且与下部半导体层（220）接触的集电极（210）。
14. 如权利要求1到12中任一项所述的半导体器件，其特征在于，所述半导体器件还包括具有第一导电类型的第三掺杂区，位于充当漂移区的基底层与充当集电极区的下部半导体层之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201420301628.0U CN204011430U (zh) | 2014-06-09 | 2014-06-09 | 半导体器件 |
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| CN204011430U true CN204011430U (zh) | 2014-12-10 |
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| CN (1) | CN204011430U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20230021169A1 (en) * | 2021-07-13 | 2023-01-19 | Analog Power Conversion LLC | Semiconductor device with deep trench and manufacturing process thereof |
-
2014
- 2014-06-09 CN CN201420301628.0U patent/CN204011430U/zh not_active Expired - Lifetime
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