CN104701380A - 一种双向mos型器件及其制造方法 - Google Patents
一种双向mos型器件及其制造方法 Download PDFInfo
- Publication number
- CN104701380A CN104701380A CN201410811803.5A CN201410811803A CN104701380A CN 104701380 A CN104701380 A CN 104701380A CN 201410811803 A CN201410811803 A CN 201410811803A CN 104701380 A CN104701380 A CN 104701380A
- Authority
- CN
- China
- Prior art keywords
- type
- region
- highly doped
- doped layer
- deep trouth
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
一种功率半导体器件及其制造方法，属于功率半导体器件技术领域。本发明的一种双向MOS型器件，在有源区上层两端具有对称的平面栅MOS结构，在MOS结构之间具有U型复合漂移区，U型复合漂移区沿元胞中心左右对称。本发明通过形成的具有对称特性的U型复合漂移区和复合栅结构，在一定的元胞宽度下可获得高的器件击穿电压和低的导通压降/电阻特性，是一种双向对称的电场截止型器件；在IGBT工作模式时，是一种具有载流子存储层和场截止层的IGBT器件，在MOS工作模式时，是一种具有减小漂移区电阻高掺杂层和场截止层的MOS器件；通过U型复合漂移区和复合栅结构的复合作用，本发明结构不会发生器件的横向和纵向穿通击穿，具有高的耐压和低的导通压降/电阻特性。
Description
技术领域
本发明涉及功率半导体器件技术领域，具体的说是涉及一种具有双向开关能力的横向功率半导体器件。
背景技术
由于横向功率半导体器件的易集成特性，使其成为功率集成电路中的核心电子器件之一,在中小功率领域获得广泛的应用。电能变换是功率集成电路的基本功能之一，根据负载要求的不同，功率集成电路可以完成交流到直流(AC-DC)，直流到交流(DC-AC)，直流到直流(DC-DC)和交流到交流(AC-AC)的变换。AC-AC的变换可以采用间接变换即AC-DC-AC方式，也可以采用直接变换即AC-AC的方式。在传统的AC-DC-AC间接变换系统中，需要有大容值的连接电容(电压型变换)或大感值的连接电感(电流型变换)将两部分相对独立的变换系统相连，而大容值的电容和大感值的电感在集成电路中的实现是一大难以解决的问题，不仅需要占用较大的芯片面积而且获得的品质因素并不高；而通过外接大容值电容或大感值电感的方式则使功率集成电路的外部连接变的复杂，增加了电路的元器件数量及元器件之间的连线数量，增大了系统的体积和寄生效应，降低了系统的可靠性。AC-AC直接转换系统避免了传统AC-DC-AC系统中大容值连接电容或大感值连接电感的使用，使得系统的单芯片集成成为可能，减小了系统的成本、体积和寄生效应，并提高了系统的可靠性。
AC-AC直接转换的交流特性要求功率开关具有双向导通及双向阻断的能力，就目前来说，主流的功率开关器件大多数是单向型器件，而双向型器件较少。传统上双向晶闸管或两个反并联的晶闸管可作为双向开关应用于AC-AC直接转换，但这两种器件是靠电流控制，驱动电路复杂。为了获得易驱动的MOS型双向开关，可采用以下技术方案：1)两个MOS型开关的背对背串联：将两个相同的MOSFET的漏极和漏极或两个相同的逆导型IGBT(RC-IGBT)的集电极和集电极背对背串连在一起使用以获得双向开关的功能；2)将两个相同的逆阻型IGBT(RB-IGBT)反并联连接以获得双向开关的功能；3)将常规IGBT与二极管串联使用以确保双向阻断功能，将两组上述IGBT与二极管串联的结构反向并联以实现双向导通双向阻断功能。以上的三种技术方案需要使用多个功率器件的组合，增加了功率集成电路中芯片的面积和成本，并增大了器件的损耗，减低了器件的性能。
为了进一步减小集成电路中横向MOS型双向功率开关的面积，减小器件的损耗，提高器件的性能，文献(D.H.Lu,N.Fujishima,A.Sugi,etc.Integrated Bi-directional TrenchLateral Power MOSFETs for One Chip Lithium-ion Battery Protection ICs,ISPSD’05,2005,pp.355-358)和文献(Y.Fu,X.Cheng,Y.Chen,etc.A 20-V CMOS-Based Monol ithicBidirectional Power Switch,IEEE Electron Devices Letters,2007,pp.174-176)分别通过将两个共用漂移区(阱区)的沟槽栅MOS结构和平面栅MOS结构背对背集成在一起在单一芯片中实现了具有双向导通及双向阻断功能的双向MOS型功率开关，分别如图1(沟槽栅结构)和如图2(平面栅结构)所示。图1和图2结构都是一种四端器件，通过分别控制两个MOS结构的栅电压，可实现对称的导通与关断特性。与两个独立的背对背连接的MOS结构相比，图1和图2双向功率开关通过两个MOS结构共用轻掺杂漂移区(n型阱区)可实现在一定的阻断电压下减小一半的漂移区长度，因此减小了芯片的面积、成本并降低了器件的损耗。然而对于上述两种结构，当器件任一方向阻断时，当轻掺杂漂移区(n型阱区)中的耗尽层从一个MOS结构的p型体区扩展到另一个MOS结构的p型体区时，器件发生横向穿通击穿；同时，当n型漂移区(n型阱区)与背部p型衬底形成的反偏pn结的耗尽层扩展到高压端MOS结构的p型体区时，器件发生纵向穿通击穿。因此上述两种结构均是漂移区(横向和纵向)的非穿通型结构。对于上述两种结构，为了防止器件漂移区的横向穿通击穿，在一定的器件耐压下不得不采用较长的漂移区长度，这增大了器件的面积和漂移区电阻；同时为了防止器件漂移区的纵向穿通击穿，不得不使用较大的漂移区掺杂剂量，这减弱了p型衬底对n型漂移区的衬底辅助耗尽效应(降低表面电场作用)，使器件的横向和纵向雪崩击穿电压降低。因此，上述两种结构仅适用于阻断电压较低的情形，主要工作于双向MOS模式，并且在一定的器件耐压下具有大的器件面积和漂移区电阻，器件的性能不够优化。此外，图1和图2结构均采用CMOS工艺在n型阱区中制备MOS结构，考虑到n型阱区注入对器件的纵向穿通和雪崩击穿电压的限制，该工艺也仅适用于实现较低电压器件的情形。
发明内容
本发明针对功率集成电路中现有双向MOS型器件存在的阻断电压低，在一定的阻断电压下器件面积和漂移区电阻大的技术问题，提供一种双向MOS型器件，并提供所述器件的制造方法。为了简化描述，下面仅以n沟道双向MOS型器件为例来说明，但本发明同样适用于p沟道双向MOS型器件。
本发明解决上述技术问题所采用的技术方案是：
一种双向MOS型器件，元胞结构如图3所示，包括P型衬底101和设置在P型衬底101上的有源区；所述有源区包括漂移区和对称设置在漂移区上层两端的第一MOS结构和第二MOS结构；
所述第一MOS结构包括第一P型体区209，设置于第一P型体区209上表面的第一P+体接触区207，设置于第一P型体区209上表面的第一N+源区211，设置在第一P+体接触区207和第一N+源区211上表面的第一金属电极203和第一栅结构；所述第一P+体接触区207与第一N+源区211相互独立，且上表面均与第一金属电极203相连；所述第一栅结构为沟槽栅结构，由第一沟槽栅介质213和的第一栅电极205构成；
所述第二MOS结构包括第二P型体区210，设置于第二P型体区210上表面的第二P+体接触区208，设置于第二P型体区210上表面的第二N+源区212，设置在第二P+体接触区208和第二N+源区212上表面的第二金属电极204和第二栅结构；所述第二P+体接触区208与第二N+源区212相互独立，且上表面均与第二金属电极204相连；所述第二栅结构为沟槽栅结构，由第二沟槽栅介质214和第二栅电极206构成；
所述第一MOS结构和第二MOS结构之间具有介质深槽215；所述第一栅结构和第二栅结构均设置在介质深槽215中；所述第一沟槽栅介质213的一侧与第一N+源区211和第一P型体区209连接，其另一侧与第一栅电极205连接；所述第二沟槽栅介质214的一侧与第二N+源区212和第二P型体区210连接，其另一侧与第二栅电极206连接；所述第一栅电极205和第二栅电极206的深度和宽度均小于介质深槽201的深度和宽度；
所述有漂移具有第一高掺杂N型层217、第二高掺杂N型层218和N型区201；所述第一P型体区209的下表面与第一高掺杂N型层217连接；所述第二P型体区210的下表面与第二高掺杂N型层218连接；所述第一高掺杂N型层217和第二高掺杂N型层218对称设置在介质深槽215的两侧并与介质深槽215连接；所述介质深槽215的下端嵌入N型区201；所述介质深槽215的中线、所述N型区201的中线与元胞中线重合；所述N型区201的上表面分别与第一高掺杂N型层217和第二高掺杂N型层218连接，其下表面与P型衬底101连接；所述介质深槽215的宽度和深度大于第一高掺杂N型层217和第二高掺杂N型层218的宽度和深度；所述介质深槽215嵌入N型区201中部分的深度大于介质深槽215的宽度，其嵌入N型区201中部分的深度还大于第一高掺杂N型层217和第二高掺杂N型层218的深度，其嵌入N型区201中部分的深度还大于介质深槽215底部与P衬底101之间的N型区201的深度；
所述第一高掺杂N型层217与P型衬底101之间具有第一P型区219；所述第二高掺杂N型层218与P型衬底101之间具有第二P型区220；所述第一P型区219和第二P型区220对称设置在N型区201的两侧并与N型区201连接；
所述介质深槽215中靠近第一栅电极205的一侧还设置有用于填充导电材料的第一填充槽221，靠近第二栅电极206的一侧还设置有用于填充导电材料的第二填充槽222；所述第一填充槽221和第二填充槽222位置对称且位于第一栅电极205和第二栅电极206之间；所述第一填充槽221和第二填充槽222的深度与宽度均小于介质深槽215的深度和宽度；所述第一填充槽221和第二填充槽222的深度均大于第一高掺杂N型层217和第二高掺杂N型层218的深度；所述第一填充槽221和第二填充槽222的深度均大于第一栅电极205和第二栅电极206的深度；所述第一填充槽221的顶部连接有第三金属电极223，所述第二填充槽222的顶部连接有第四金属电极224；所述第三金属电极223通过器件表面导电材料连线与第一金属电极203或第一栅电极205短接，所述第四金属电极224通过器件表面导电材料连线与第二金属电极204或第二栅电极206短接。
一种双向MOS型器件，元胞结构如图4所示，包括P型衬底101、设置在P型衬底101上表面的介质埋层102和设置在介质埋层102上表面的有源区；所述有源区包括漂移区和对称设置在漂移区上层两端的第一MOS结构和第二MOS结构；
所述第一MOS结构包括第一P型体区209，设置于第一P型体区209上表面的第一P+体接触区207，设置于第一P型体区209上表面的第一N+源区211，设置在第一P+体接触区207和第一N+源区211上表面的第一金属电极203和第一栅结构；所述第一P+体接触区207与第一N+源区211相互独立，且上表面均与第一金属电极203相连；所述第一栅结构为沟槽栅结构，由第一沟槽栅介质213和的第一栅电极205构成；
所述第二MOS结构包括第二P型体区210，设置于第二P型体区210上表面的第二P+体接触区208，设置于第二P型体区210上表面的第二N+源区212，设置在第二P+体接触区208和第二N+源区212上表面的第二金属电极204和第二栅结构；所述第二P+体接触区208与第二N+源区212相互独立，且上表面均与第二金属电极204相连；所述第二栅结构为沟槽栅结构，由第二沟槽栅介质214和第二栅电极206构成；
所述第一MOS结构和第二MOS结构之间具有介质深槽215；所述第一栅结构和第二栅结构均设置在介质深槽215中；所述第一沟槽栅介质213的一侧与第一N+源区211和第一P型体区209连接，其另一侧与第一栅电极205连接；所述第二沟槽栅介质214的一侧与第二N+源区212和第二P型体区210连接，其另一侧与第二栅电极206连接；所述第一栅电极205和第二栅电极206的深度和宽度均小于介质深槽201的深度和宽度；
所述有漂移具有第一高掺杂N型层217、第二高掺杂N型层218和N型区201；所述第一P型体区209的下表面与第一高掺杂N型层217连接；所述第二P型体区210的下表面与第二高掺杂N型层218连接；所述第一高掺杂N型层217和第二高掺杂N型层218对称设置在介质深槽215的两侧并与介质深槽215连接；所述介质深槽215的下端嵌入N型区201；所述介质深槽215的中线、所述N型区201的中线与元胞中线重合；所述N型区201的上表面分别与第一高掺杂N型层217和第二高掺杂N型层218连接，其下表面与P型衬底101连接；所述介质深槽215的宽度和深度大于第一高掺杂N型层217和第二高掺杂N型层218的宽度和深度；所述介质深槽215嵌入N型区201中部分的深度大于介质深槽215的宽度，其嵌入N型区201中部分的深度还大于第一高掺杂N型层217和第二高掺杂N型层218的深度，其嵌入N型区201中部分的深度还大于介质深槽215底部与P衬底101之间的N型区201的深度；
所述第一高掺杂N型层217与介质埋层102之间具有第一P型区219；所述第二高掺杂N型层218与介质埋层102之间具有第二P型区220；所述第一P型区219和第二P型区220对称设置在N型区201的两侧并与N型区201连接；
所述介质深槽215中靠近第一栅电极205的一侧还设置有用于填充导电材料的第一填充槽221，靠近第二栅电极206的一侧还设置有用于填充导电材料的第二填充槽222；所述第一填充槽221和第二填充槽222位置对称且位于第一栅电极205和第二栅电极206之间；所述第一填充槽221和第二填充槽222的深度与宽度均小于介质深槽215的深度和宽度；所述第一填充槽221和第二填充槽222的深度均大于第一高掺杂N型层217和第二高掺杂N型层218的深度；所述第一填充槽221和第二填充槽222的深度均大于第一栅电极205和第二栅电极206的深度；所述第一填充槽221的顶部连接有第三金属电极223，所述第二填充槽222的顶部连接有第四金属电极224；所述第三金属电极223通过器件表面导电材料连线与第一金属电极203或第一栅电极205短接，所述第四金属电极224通过器件表面导电材料连线与第二金属电极204或第二栅电极206短接。
进一步的，所述介质深槽215的底部与N型区201之间具有P型区225；
更进一步的，所述P型区225的顶部分别与第一高掺杂N型层217和第二高掺杂N型层218的底部连接。
进一步的，所述P型衬底101与N型区201、第一P型区219以及第二P型区220之间具有N型层103。
进一步的，所述介质埋层102与N型区201、第一P型区219以及第二P型区220之间具有N型层103。
一种双向MOS型器件的制造方法，其特征在于，包括以下步骤：
第一步：在P型衬底101上表面外延生长P型外延层；
第二步：采用光刻和刻蚀工艺，在P型外延层中部刻蚀出深槽，并在深槽内通过离子注入工艺多角度旋转注入N型杂质并推结在深槽侧面和底部形成N型区201，所述N型区201的底部与P型衬底101的上表面连接；P型外延层两侧未注入N型杂质的区域，形成位于N型区201两侧相对称的第一P型区219和第二P型区220；
第三步：通过氧化或淀积方式在第二步中形成的深槽内填充介质形成介质深槽215；
第四步：采用光刻和离子注入工艺，分别在N型区201和第一P型区219的上部形成第一高掺杂N型层217，在N型区201和第二P型区220的上部形成第二高掺杂N型层218；所述第一高掺杂N型层217和第二高掺杂N型层218的位置对称，并分别与介质深槽215的侧面连接；
第五步：采用光刻和离子注入工艺，分别在第一高掺杂N型层217的上部注入P型杂质并推结形成第一P型体区209，在第二高掺杂N型层218的上部注入P型杂质并推结形成第二P型体区210；所述第一P型体区209和第二P型体区210的位置对称，并分别与介质深槽215的侧面连接；
第六步：采用光刻和刻蚀工艺，在介质深槽215两侧与第一P型体区209和第二P型体区210接触的部分分别刻蚀出两个位置对称的浅槽；在所述两个浅槽之间的介质深槽215中分别刻蚀出两个位置对称的第一填充槽221和第二填充槽222；所述第一填充槽221靠近第一高掺杂N型层217一侧，所述第二填充槽222靠近第二高掺杂N型层218一侧；所述两个浅槽、第一填充槽221和第二填充槽222的深度和宽度均小于所述介质深槽215的深度和宽度；所述第一填充槽221和第二填充槽222的深度大于第一高掺杂N型层217和第二高掺杂N型层218的深度；所述第一填充槽221和第二填充槽222的深度大于所述两个浅槽的深度；
第七步：对器件进行热氧处理，并淀积导电材料；采用光刻工艺刻蚀掉不需要的导电材料和氧化层后，在靠近第一P型体区209的浅槽内，在与该浅槽连接的第一P型体区209上形成第一沟槽栅介质213，并在该浅槽内填充有导电材料形成第一栅电极205；在靠近第二P型体区210的浅槽内，在与该浅槽连接的第二P型体区210上形成第二沟槽栅介质214，并在该浅槽内填充有导电材料形成第二栅电极206；并在第一填充槽221和第二填充槽222中分别填充有导电材料；
第八步：采用光刻和离子注入工艺，在第一P型体区209中注入N型杂质形成重掺杂的第一N型体接触区211，在第一P型体区209中注入P型杂质形成重掺杂的第一P型体接触区207；所述第一N+源区211和第一P+体接触区207相互独立；在第二P型体区210中注入N型杂质形成重掺杂的第二N型体接触区212，在第二P型体区210中注入P型杂质形成重掺杂的第二P型体接触区208；所述第二N+源区212和第二P+体接触区208相互独立；
第九步：淀积并光刻金属，在第一N型体接触区211和第一P型体接触区207上表面形成第一金属电极203，在第二N型体接触区212和第二P型体接触区208上表面形成第二金属电极204，在第一填充槽221上表面形成第三金属电极223，在第二填充槽222上表面形成第四金属电极224,形成的第三金属电极223通过器件表面导电材料连线与第一金属电极203或第一栅电极205短接，形成的第四金属电极224通过器件表面导电材料连线与第二金属电极204或第二栅电极206短接。
进一步的，所述第一步还包括，在P型衬底101上表面先外延生长N型外延层103，然后在N型外延层103上表面外延生长P型外延层。
进一步的，所述第一步还包括，采用绝缘体上硅在P型衬底101上表面制作介质埋层102，在介质埋层102上表面外延P型外延层。
进一步的，所述第一步还包括，在介质埋层102上表面外延N型外延层103后，在N型外延层103上外延P型外延层。
进一步的，所述第二步还包括，形成N型区201后，在N型区201中注入P型杂质并推结形成P型区225；所述P型区225位于介质深槽与N型区201之间。
本发明的有益效果为，本发明提供了一种具有对称特性的双向MOS型器件及其制造方法，通过介质深槽215(包括介质深槽215中位置对称的第一填充槽221和第二填充槽222)、N型区201、位置对称的第一高掺杂N型层217和第二高掺杂N型层218、与位置对称的第一P型区219和第二P型区220形成的具有对称特性的U型复合漂移区，在一定的元胞宽度下可获得高的器件击穿电压和低的导通压降/电阻特性，是一种双向对称的电场截止型器件；在IGBT工作模式时，是一种具有载流子存储层和场截止层的IGBT器件，在MOS工作模式时，是一种具有减小漂移区电阻高掺杂层和场截止层的MOS器件；通过所述U型复合漂移区的复合作用，本发明结构不会发生器件的横向和纵向穿通击穿，并具有高的单位漂移区长度耐压和低的导通压降/电阻特性，可显著的提高器件的性能。
附图说明
图1是传统的沟槽型双向MOS型器件元胞结构示意图；
图2是传统的平面型双向MOS型器件元胞结构示意图；
图3是实施例1的双向MOS型器件元胞结构示意图；
图4是实施例2的双向MOS型器件元胞结构示意图；
图5是实施例3的双向MOS型器件元胞结构示意图；
图6是实施例4的双向MOS型器件元胞结构示意图；
图7是实施例5的双向MOS型器件元胞结构示意图；
图8是实施例6的双向MOS型器件元胞结构示意图；
图9是实施例7的双向MOS型器件元胞结构示意图；
图10是实施例8的双向MOS型器件元胞结构示意图；
图11是实施例1的制造方法中在P型衬底上生长P型外延层后器件结构示意图；
图12是实施例1的制造方法中对外延层进行深槽刻蚀和N型杂质注入后器件结构示意图；
图13是实施例1的制造方法中形成介质深槽后器件结构示意图；
图14是实施例1的制造方法中在有源区上端两侧形成高掺杂N型区后器件结构示意图；
图15是实施例1的制造方法中在有源区上端两侧形成P型体区后器件结构示意图；
图16是实施例1的制造方法中在介质深槽中光刻出浅槽和填充槽后器件结构示意图；
图17是实施例1的制造方法中在浅槽中生成栅极结构和填充填充槽后器件结构示意图；
图18是实施例1的制造方法中形成MOS结构后器件结构示意图。
具体实施方式
下面结合附图，详细描述本发明的技术方案：
实施例1
如图3所示，为例的双向MOS型器件元胞结构示意图，包括P型衬底101和设置在P型衬底101上的有源区；所述有源区包括漂移区和对称设置在漂移区上层两端的第一MOS结构和第二MOS结构；
所述第一MOS结构包括第一P型体区209，设置于第一P型体区209上表面的第一P+体接触区207，设置于第一P型体区209上表面的第一N+源区211，设置在第一P+体接触区207和第一N+源区211上表面的第一金属电极203和第一栅结构；所述第一P+体接触区207与第一N+源区211相互独立，且上表面均与第一金属电极203相连；所述第一栅结构为沟槽栅结构，由第一沟槽栅介质213和的第一栅电极205构成；
所述第二MOS结构包括第二P型体区210，设置于第二P型体区210上表面的第二P+体接触区208，设置于第二P型体区210上表面的第二N+源区212，设置在第二P+体接触区208和第二N+源区212上表面的第二金属电极204和第二栅结构；所述第二P+体接触区208与第二N+源区212相互独立，且上表面均与第二金属电极204相连；所述第二栅结构为沟槽栅结构，由第二沟槽栅介质214和第二栅电极206构成；
所述第一MOS结构和第二MOS结构之间具有介质深槽215；所述第一栅结构和第二栅结构均设置在介质深槽215中；所述第一沟槽栅介质213的一侧与第一N+源区211和第一P型体区209连接，其另一侧与第一栅电极205连接；所述第二沟槽栅介质214的一侧与第二N+源区212和第二P型体区210连接，其另一侧与第二栅电极206连接；所述第一栅电极205和第二栅电极206的深度和宽度均小于介质深槽201的深度和宽度；
所述漂移区具有第一高掺杂N型层217、第二高掺杂N型层218和N型区201；所述第一P型体区209的下表面与第一高掺杂N型层217连接；所述第二P型体区210的下表面与第二高掺杂N型层218连接；所述第一高掺杂N型层217和第二高掺杂N型层218对称设置在介质深槽215的两侧并与介质深槽215连接；所述介质深槽215的下端嵌入N型区201；所述介质深槽215的中线、所述N型区201的中线与元胞中线重合；所述N型区201的上表面分别与第一高掺杂N型层217和第二高掺杂N型层218连接，其下表面与P型衬底101连接；所述介质深槽215的宽度和深度大于第一高掺杂N型层217和第二高掺杂N型层218的宽度和深度；所述介质深槽215嵌入N型区201中部分的深度大于介质深槽215的宽度，其嵌入N型区201中部分的深度还大于第一高掺杂N型层217和第二高掺杂N型层218的深度，其嵌入N型区201中部分的深度还大于介质深槽215底部与P衬底101之间的N型区201的深度；
所述第一高掺杂N型层217与P型衬底101之间具有第一P型区219；所述第二高掺杂N型层218与P型衬底101之间具有第二P型区220；所述第一P型区219和第二P型区220对称设置在N型区201的两侧并与N型区201连接；
所述介质深槽215中靠近第一栅电极205的一侧还设置有用于填充导电材料的第一填充槽221，靠近第二栅电极206的一侧还设置有用于填充导电材料的第二填充槽222；所述第一填充槽221和第二填充槽222位置对称且位于第一栅电极205和第二栅电极206之间；所述第一填充槽221和第二填充槽222的深度与宽度均小于介质深槽215的深度和宽度；所述第一填充槽221和第二填充槽222的深度均大于第一高掺杂N型层217和第二高掺杂N型层218的深度；所述第一填充槽221和第二填充槽222的深度均大于第一栅电极205和第二栅电极206的深度；所述第一填充槽221的顶部连接有第三金属电极223，所述第二填充槽222的顶部连接有第四金属电极224；所述第三金属电极223通过器件表面导电材料连线与第一金属电极203或第一栅电极205短接，所述第四金属电极224通过器件表面导电材料连线与第二金属电极204或第二栅电极206短接。
其中，介质深槽215(包括介质深槽215中位置对称的第一填充槽221和第二填充槽222)、N型区201、位置对称的第一P型区219和第二P型区220和位置对称的第一高掺杂N型层217和第二高掺杂N型层218形成具有对称特性的复合漂移区。
上述双向MOS型器件通过分别控制两个对称N沟道MOS的栅极，即第一栅电极205和第二栅电极206可工作于特性完全对称的双向IGBT模式或双向MOS模式。因此，为了描述的方便，以下主要以图3中电流由第二金属电极204向第一金属电极203流动的方向来说明，另一方向的工作原理完全相同，仅需对说明中对应的内容进行互换。1)IGBT工作模式：通过控制第二栅电极206使第二MOS结构的沟道截止，这样第二MOS结构工作类似于传统单向IGBT器件的集电极；而第一MOS结构工作类似于传统单向IGBT器件的发射极，通过控制第一栅电极205可实现IGBT的开启和关断。2)MOS工作模式：通过控制第二栅电极206使第二MOS结构的沟道开启，这样第二MOS结构工作类似于传统单向MOS型器件的漏极；而第一MOS结构工作类似于传统单向MOS型器件的源极，通过控制第一栅电极205实现MOS的开启和关断。
本实施例中：
当工作于IGBT模式时，第一高掺杂N型层217作为提升器件漂移区载流子浓度的载流子存储层，第二高掺杂N型层218则作为防止漂移区电场穿通的电场截止层，在提升器件阻断电压的同时获得小的器件导通压降；当工作于MOS模式时，第一高掺杂N型层217作为减小器件漂移区电阻的高掺杂层，第二高掺杂N型层218则作为防止漂移区电场穿通的电场截止层，在提升器件阻断电压的同时获得小的器件导通压降。
漂移区中介质深槽215的形成使器件具有U型的漂移区，在一定的元胞宽度下，使器件的等效漂移区长度增加，并通过深槽介质相对于半导体材料高的临界击穿电场，提升器件的阻断电压并获得小的器件导通压降/电阻，减小器件的面积；在一定的元胞宽度下，深和宽的并且深度比宽度大的介质深槽215可使器件获得尽可能长的等效漂移区长度，并使介质深槽215的横向电压阻断能力增加，从而进一步提升单位元胞宽度下器件的阻断电压并获得小的器件导通压降/电阻。
为了防止阻断时由介质深槽215两侧电位差引起的高电位一侧第二高掺杂N型层218在靠近介质深槽215附近的纵向局部耗尽(该耗尽会引起第二高掺杂N型层218在靠近介质深槽215附近的局部纵向耗尽层穿通，引起器件在较低电压下的耗尽层穿通击穿)，本例采用比第二高掺杂N型层218深的第二填充槽222来屏蔽第一金属电极203一侧低电位的影响，并且第二填充槽222可部分屏蔽介质深槽215两侧电位差对高电位一侧N型区201耗尽层的影响,从而获得高的击穿电压，此外低电位一侧的对称的第一填充槽221在阻断时可减弱第一高掺杂N型层217对器件击穿特性的不利影响,同时通过第一填充槽221的场板作用在N型区201中引入新的电场尖峰,从而进一步获得高的击穿电压。
当器件阻断时，在P型衬底101提供的衬底辅助耗尽效应，介质深槽215提供的介质辅助耗尽效应以及所述漂移区中的第一P型区219和第二P型区220提供的横向电荷补偿作用的共同作用下，可提升N型区201的浓度并提升所述U型漂移区介质深槽215两侧和底部漂移区单位长度的阻断电压，从而提升单位元胞宽度下器件的阻断电压并获得小的器件导通压降/电阻；同时，通过第一P型区219引入的负电荷的电场屏蔽作用可进一步减弱高浓度的第一高掺杂N型层217对器件耐压的不利影响，并提升第一高掺杂N型层217的浓度，从而进一步提升单位元胞宽度下器件的阻断电压并获得小的器件导通压降/电阻；在器件击穿时，N型区201、第一高掺杂N型层217、第一P型区219和第二P型区220全耗尽，第二高掺杂N型层218仅部分耗尽，部分耗尽的第二高掺杂N型层218作为电场截止层有效的防止了器件漂移区的横向和纵向电场穿通击穿。
因此，本发明技术方案可在一定的元胞宽度下，获得高的器件击穿电压和低的导通压降/电阻。正如前所述，由于器件结构和工作特性的完全对称性，本发明技术方案可在一定的元胞宽度下，在正、反向均可获得高的器件击穿电压和低的导通压降/电阻。因此，本发明提供的双向MOS型器件具有对称的正、反向特性，是一种具有U型漂移区的电场截止型器件，在相同的器件元胞宽度下具有更好的器件特性。
实施例2
如图4所示，本例与实施例1的结构基本相同，不同的地方在于，在P型衬底101与N型区201、第一P型区219以及第二P型区220之间具有介质埋层102。
本例与实施例1的工作原理基本相同，不同的地方在于，本例采用介质埋层102将所述P型衬底101和所述有源区隔离，可改善P型衬底101的泄露电流，特别是改善IGBT工作模式器件导通时，高电位端作为集电极的MOS结构向衬底的空穴注入电流，减小器件的损耗，并改善与其它器件的隔离特性。
实施例3
如图5所示，本例与实施例1的结构基本相同，不同的地方在于，介质深槽215的底部与N型区201之间具有P型区225。
本例与实施例1的工作原理基本相同，不同的地方在于，本例通过P型区225在器件阻断时提供的附加电荷耗尽作用，可进一步提高器件的击穿电压并提高N型区201的掺杂浓度，从而进一步提高器件的性能。
实施例4
如图6所示，本例与实施例2的结构基本相同，不同的地方在于，本例中介质深槽215与N型区201之间具有P型区225；P型区225的顶部分别与第一高掺杂N型层217和第二高掺杂N型层218的底部连接，即P型区225将介质深槽的下端包裹住。
本例的工作原理与实施例2基本相同，不同的地方在于，本例通过P型区225在器件阻断时提供的附加电荷耗尽作用，可进一步提高器件的击穿电压并提高N型区201的掺杂浓度，从而进一步提高器件的性能。
实施例5
如图7所示，本例与实施例1的结构基本相同，不同的地方在于，本例中介质深槽215与N型区201之间具有P型区225；P型区225的顶部分别与第一高掺杂N型层217和第二高掺杂N型层218的底部连接，即P型区225将介质深槽的下端包裹住。
本例的工作原理与实施例1基本相同，不同的地方在于，本例通过P型区225在器件阻断时提供的附加电荷耗尽作用，可进一步提高器件的击穿电压并提高N型区201的掺杂浓度，从而进一步提高器件的性能。
实施例6
如图8所示，本例与实施例2的结构基本相同，不同的地方在于，本例中介质深槽215与N型区201之间具有P型区225；P型区225的顶部分别与第一高掺杂N型层217和第二高掺杂N型层218的底部连接，即P型区225将介质深槽的下端包裹住。
本例的工作原理与实施例2基本相同，不同的地方在于，本例通过p型区225在器件阻断时提供的附加电荷耗尽作用，可进一步提高器件的击穿电压并提高n型区201的掺杂浓度，从而进一步提高器件的性能。
实施例7
如图9所示，本例与实施例1的结构基本相同，不同的地方在于，本例中P型衬底101与N型区201、第一P型区219以及第二P型区220之间具有N型层103。
本例的工作原理与实施例1基本相同，不同的地方在于，本例通过N型层103可进一步降低器件漂移区的电阻，从而进一步提高器件的性能。
实施例8
如图10所示，本例与实施例2的结构基本相同，不同的地方在于，介质埋层102与N型区201、第一P型区219以及第二P型区220之间具有N型层103。
本例的工作原理与实施例2基本相同，不同的地方在于，本例通过N型层103可进一步降低器件漂移区的电阻，从而进一步提高器件的性能。
本发明提供的一种N沟道双向MOS型器件的制造方法，以实施例1为例，其制造方法包括以下主要步骤：
第一步：在P型衬底101上表面外延生长P型外延层，如图11所示；
第二步：采用光刻和刻蚀工艺，在P型外延层中部刻蚀出深槽，并在深槽内通过离子注入工艺多角度旋转注入N型杂质并推结形成N型区201，所述N型区201的底部与P型衬底101的上表面连接；P型外延层两侧未注入N型杂质的区域，形成位于深槽两侧相对称的第一P型区219和第二P型区220，如图12所示；
第三步：通过氧化或淀积方式在第二步中形成的深槽内填充介质形成介质深槽215，如图13所示；
第四步：采用光刻和离子注入工艺，分别在N型区201和第一P型区219的上部形成第一高掺杂N型层217，在N型区201和第二P型区220的上部形成第二高掺杂N型层218；所述第一高掺杂N型层217和第二高掺杂N型层218的位置对称，并分别与介质深槽215的侧面连接，如图14所示；
第五步：第五步：采用光刻和离子注入工艺，分别在第一高掺杂N型层217的上部注入P型杂质并推结形成第一P型体区209，在第二高掺杂N型层218的上部注入P型杂质并推结形成第二P型体区210；所述第一P型体区209和第二P型体区210的位置对称，并分别与介质深槽215的侧面连接，如图15所示；
第六步：采用光刻和刻蚀工艺，在介质深槽215两侧与第一P型体区209和第二P型体区210接触的部分分别刻蚀出两个位置对称的浅槽；在所述两个浅槽之间的介质深槽215中分别刻蚀出两个位置对称的第一填充槽221和第二填充槽222；所述第一填充槽221靠近第一高掺杂N型层217一侧，所述第二填充槽222靠近第二高掺杂N型层218一侧；所述两个浅槽、第一填充槽221和第二填充槽222的深度和宽度均小于所述介质深槽215的深度和宽度；所述第一填充槽221和第二填充槽222的深度大于第一高掺杂N型层217和第二高掺杂N型层218的深度；所述第一填充槽221和第二填充槽222的深度大于所述两个浅槽的深度，如图16所示；
第七步：对器件进行热氧处理，并淀积导电材料；采用光刻工艺刻蚀掉不需要的导电材料和氧化层后，在靠近第一P型体区209的浅槽内，在与该浅槽连接的第一P型体区209上形成第一沟槽栅介质213，并在该浅槽内填充有导电材料形成第一栅电极205；在靠近第二P型体区210的浅槽内，在与该浅槽连接的第二P型体区210上形成第二沟槽栅介质214，并在该浅槽内填充有导电材料形成第二栅电极206；并在第一填充槽221和第二填充槽222中分别填充有导电材料，如图17所示；
第八步：采用光刻和离子注入工艺，在第一P型体区209中注入N型杂质形成重掺杂的第一N型体接触区211，在第一P型体区209中注入P型杂质形成重掺杂的第一P型体接触区207；所述第一N+源区211和第一P+体接触区207相互独立；在第二P型体区210中注入N型杂质形成重掺杂的第二N型体接触区212，在第二P型体区210中注入P型杂质形成重掺杂的第二P型体接触区208；所述第二N+源区212和第二P+体接触区208相互独立；
第九步：淀积并光刻金属，在第一N型体接触区211和第一P型体接触区207上表面形成第一金属电极203，在第二N型体接触区212和第二P型体接触区208上表面形成第二金属电极204，在第一填充槽221上表面形成第三金属电极223，在第二填充槽222上表面形成第四金属电极224,形成的第三金属电极223通过器件表面导电材料连线与第一金属电极203或第一栅电极205短接，形成的第四金属电极224通过器件表面导电材料连线与第二金属电极204或第二栅电极206短接，如图18所示。
上述N沟道双向MOS型器件的制造方法，第一步在P型衬底材料101上还可通过绝缘体上硅的制备方法在P型衬底材料101和P型外延层之间获得一层介质埋层102。
上述N沟道双向MOS型器件的制造方法，第一步在P型衬底材料101上，在外延生长P型外延层之前，还可先外延生长一层N型外延层103；或在P型衬底材料101上通过绝缘体上硅的制备方法在制备P型外延层和介质埋层102时，在P型外延层和介质埋层102之间还有一层N型外延层103；
上述N沟道双向MOS型器件的制造方法，所述第二步还包括，形成N型区201后，在N型区201中注入P型杂质并推结在介质深槽215下方N型区201内形成P型区225；或通过多角度注入P型杂质并推结在介质深槽215下方和侧壁N型区201内均形成P型区225。
图3-图11只给出了基于本发明核心思路的几种具体实现方式，本领域技术人员根据本领域公知常识应当知道，本发明提供的双向MOS型器件中，器件所用半导体材料可采用硅(Si)、碳化硅(SiC)、砷化镓(GaAs)或者氮化镓(GaN)等予以实现，所用的介质材料可采用二氧化硅(SiO2)，二氧化铪(HfO2)或者氮化硅(Si3N4)等予以实现，制造工艺步骤也可根据实际需要进行调整。
综上，本发明提供一种双向MOS型器件结构及其制造方法，通过介质深槽215、N型区201、位置对称的第一填充槽221和第二填充槽222、位置对称的第一高掺杂N型层217和第二高掺杂N型层218、与位置对称的第一P型区219和第二P型区220形成的具有对称特性的U型复合漂移区，在一定的元胞宽度下可获得高的器件击穿电压和低的导通压降/电阻特性，是一种双向对称的电场截止型器件；在IGBT工作模式时，是一种具有载流子存储层和场截止层的IGBT器件，在MOS工作模式时，是一种具有减小漂移区电阻高掺杂层和场截止层的MOS器件；通过所述U型复合漂移区的复合作用，本发明结构不会发生器件的横向和纵向穿通击穿，并具有高的单位漂移区长度耐压和低的导通压降/电阻特性，可显著的提高器件的性能。
Claims (10)
1.一种双向MOS型器件，其元胞结构包括P型衬底(101)和设置在P型衬底(101)上表面的有源区；所述有源区包括漂移区和对称设置在漂移区上层两端的第一MOS结构和第二MOS结构；
所述第一MOS结构包括第一P型体区(209)，设置于第一P型体区(209)上表面的第一P+体接触区(207)，设置于第一P型体区(209)上表面的第一N+源区(211)，设置在第一P+体接触区(207)和第一N+源区(211)上表面的第一金属电极(203)和第一栅结构；所述第一P+体接触区(207)与第一N+源区(211)相互独立，且上表面均与第一金属电极(203)相连；所述第一栅结构为沟槽栅结构，由第一沟槽栅介质(213)和的第一栅电极(205)构成；
所述第二MOS结构包括第二P型体区(210)，设置于第二P型体区(210)上表面的第二P+体接触区(208)，设置于第二P型体区(210)上表面的第二N+源区(212)，设置在第二P+体接触区(208)和第二N+源区(212)上表面的第二金属电极(204)和第二栅结构；所述第二P+体接触区(208)与第二N+源区(212)相互独立，且上表面均与第二金属电极(204)相连；所述第二栅结构为沟槽栅结构，由第二沟槽栅介质(214)和第二栅电极(206)构成；
所述第一MOS结构和第二MOS结构之间具有介质深槽(215)；所述第一栅结构和第二栅结构均设置在介质深槽(215)中；所述第一沟槽栅介质(213)的一侧与第一N+源区(211)和第一P型体区(209)连接，其另一侧与第一栅电极(205)连接；所述第二沟槽栅介质(214)的一侧与第二N+源区(212)和第二P型体区(210)连接，其另一侧与第二栅电极(206)连接；所述第一栅电极(205)和第二栅电极(206)的深度和宽度均小于介质深槽(201)的深度和宽度；
所述漂移区具有第一高掺杂N型层(217)、第二高掺杂N型层(218)和N型区(201)；所述第一P型体区(209)的下表面与第一高掺杂N型层(217)连接；所述第二P型体区(210)的下表面与第二高掺杂N型层(218)连接；所述第一高掺杂N型层(217)和第二高掺杂N型层(218)对称设置在介质深槽(215)两侧并与介质深槽(215)的侧面连接；所述介质深槽(215)的下端嵌入N型区(201)；所述介质深槽(215)的中线、所述N型区(201)的中线与元胞中线重合；所述N型区(201)的上表面分别与第一高掺杂N型层(217)和第二高掺杂N型层(218)连接，其下表面与P型衬底(101)连接；所述介质深槽(215)的宽度和深度大于第一高掺杂N型层(217)和第二高掺杂N型层(218)的宽度和深度；所述介质深槽(215)嵌入N型区(201)中部分的深度大于介质深槽(215)的宽度，其嵌入N型区(201)中部分的深度还大于第一高掺杂N型层(217)和第二高掺杂N型层(218)的深度，其嵌入N型区(201)中部分的深度还大于介质深槽(215)底部与P衬底(101)之间的N型区(201)的深度；
所述第一高掺杂N型层(217)与P型衬底(101)之间具有第一P型区(219)；所述第二高掺杂N型层(218)与P型衬底(101)之间具有第二P型区(220)；所述第一P型区(219)和第二P型区(220)对称设置在N型区(201)的两侧并与N型区(201)连接；
所述介质深槽(215)中靠近第一栅电极(205)的一侧还设置有用于填充导电材料的第一填充槽(221)，靠近第二栅电极(206)的一侧还设置有用于填充导电材料的第二填充槽(222)；所述第一填充槽(221)和第二填充槽(222)位置对称且位于第一栅电极(205)和第二栅电极(206)之间；所述第一填充槽(221)和第二填充槽(222)的深度与宽度均小于介质深槽(215)的深度和宽度；所述第一填充槽(221)和第二填充槽(222)的深度均大于第一高掺杂N型层(217)和第二高掺杂N型层(218)的深度；所述第一填充槽(221)和第二填充槽(222)的深度均大于第一栅电极(205)和第二栅电极(206)的深度；所述第一填充槽(221)的顶部连接有第三金属电极(223)，所述第二填充槽(222)的顶部连接有第四金属电极(224)；所述第三金属电极(223)通过器件表面导电材料连线与第一金属电极(203)或第一栅电极(205)短接，所述第四金属电极(224)通过器件表面导电材料连线与第二金属电极(204)或第二栅电极(206)短接。
2.一种双向MOS型器件，其元胞结构包括P型衬底(101)、设置在P型衬底(101)上表面的介质埋层(102)和设置在介质埋层(102)上表面的有源区；所述有源区包括漂移区和对称设置在漂移区上层两端的第一MOS结构和第二MOS结构；
所述第一MOS结构包括第一P型体区(209)，设置于第一P型体区(209)上表面的第一P+体接触区(207)，设置于第一P型体区(209)上表面的第一N+源区(211)，设置在第一P+体接触区(207)和第一N+源区(211)上表面的第一金属电极(203)和第一栅结构；所述第一P+体接触区(207)与第一N+源区(211)相互独立，且上表面均与第一金属电极(203)相连；所述第一栅结构为沟槽栅结构，由第一沟槽栅介质(213)和的第一栅电极(205)构成；
所述第二MOS结构包括第二P型体区(210)，设置于第二P型体区(210)上表面的第二P+体接触区(208)，设置于第二P型体区(210)上表面的第二N+源区(212)，设置在第二P+体接触区(208)和第二N+源区(212)上表面的第二金属电极(204)和第二栅结构；所述第二P+体接触区(208)与第二N+源区(212)相互独立，且上表面均与第二金属电极(204)相连；所述第二栅结构为沟槽栅结构，由第二沟槽栅介质(214)和第二栅电极(206)构成；
所述第一MOS结构和第二MOS结构之间具有介质深槽(215)；所述第一栅结构和第二栅结构均设置在介质深槽(215)中；所述第一沟槽栅介质(213)的一侧与第一N+源区(211)和第一P型体区(209)连接，其另一侧与第一栅电极(205)连接；所述第二沟槽栅介质(214)的一侧与第二N+源区(212)和第二P型体区(210)连接，其另一侧与第二栅电极(206)连接；所述第一栅电极(205)和第二栅电极(206)的深度和宽度均小于介质深槽(201)的深度和宽度；
所述漂移区具有第一高掺杂N型层(217)、第二高掺杂N型层(218)和N型区(201)；所述第一P型体区(209)的下表面与第一高掺杂N型层(217)连接；所述第二P型体区(210)的下表面与第二高掺杂N型层(218)连接；所述第一高掺杂N型层(217)和第二高掺杂N型层(218)对称设置在介质深槽(215)两侧并与介质深槽(215)的侧面连接；所述介质深槽(215)的下端嵌入N型区(201)；所述介质深槽(215)的中线、所述N型区(201)的中线与元胞中线重合；所述N型区(201)的上表面分别与第一高掺杂N型层(217)和第二高掺杂N型层(218)连接，其下表面与P型衬底(101)连接；所述介质深槽(215)的宽度和深度大于第一高掺杂N型层(217)和第二高掺杂N型层(218)的宽度和深度；所述介质深槽(215)嵌入N型区(201)中部分的深度大于介质深槽(215)的宽度，其嵌入N型区(201)中部分的深度还大于第一高掺杂N型层(217)和第二高掺杂N型层(218)的深度，其嵌入N型区(201)中部分的深度还大于介质深槽(215)底部与P衬底(101)之间的N型区(201)的深度；
所述第一高掺杂N型层(217)与P型衬底(101)之间具有第一P型区(219)；所述第二高掺杂N型层(218)与P型衬底(101)之间具有第二P型区(220)；所述第一P型区(219)和第二P型区(220)对称设置在N型区(201)的两侧并与N型区(201)连接；
所述介质深槽(215)中靠近第一栅电极(205)的一侧还设置有用于填充导电材料的第一填充槽(221)，靠近第二栅电极(206)的一侧还设置有用于填充导电材料的第二填充槽(222)；所述第一填充槽(221)和第二填充槽(222)位置对称且位于第一栅电极(205)和第二栅电极(206)之间；所述第一填充槽(221)和第二填充槽(222)的深度与宽度均小于介质深槽(215)的深度和宽度；所述第一填充槽(221)和第二填充槽(222)的深度均大于第一高掺杂N型层(217)和第二高掺杂N型层(218)的深度；所述第一填充槽(221)和第二填充槽(222)的深度均大于第一栅电极(205)和第二栅电极(206)的深度；所述第一填充槽(221)的顶部连接有第三金属电极(223)，所述第二填充槽(222)的顶部连接有第四金属电极(224)；所述第三金属电极(223)通过器件表面导电材料连线与第一金属电极(203)或第一栅电极(205)短接，所述第四金属电极(224)通过器件表面导电材料连线与第二金属电极(204)或第二栅电极(206)短接。
3.根据权利要求1所述的一种双向MOS型器件，其特征在于，所述介质深槽(215)的底部与N型区(201)之间具有P型区(225)。
4.根据权利要求1所述的一种双向MOS型器件，其特征在于，所述介质深槽(215)与N型区(201)之间具有P型区(225)；所述P型区(225)的顶部分别与第一高掺杂N型层(217)和第二高掺杂N型层(218)的底部连接。
5.根据权利要求1所述的一种双向MOS型器件，其特征在于，所述P型衬底(101)与N型区(201)、第一P型区(219)以及第二P型区(220)之间具有N型层(103)。
6.根据权利要求2所述的一种双向MOS型器件，其特征在于，所述介质深槽(215)的底部与N型区(201)之间具有P型区(225)。
7.根据权利要求2所述的一种双向MOS型器件，其特征在于，所述介质深槽(215)与N型区(201)之间具有P型区(225)；所述P型区(225)的顶部分别与第一高掺杂N型层(217)和第二高掺杂N型层(218)的底部连接。
8.根据权利要求2所述的一种双向MOS型器件，其特征在于，所述介质埋层(102)与N型区(201)、第一P型区(219)以及第二P型区(220)之间具有N型层(103)。
9.一种双向MOS型器件的制造方法，其特征在于，包括以下步骤：
第一步：在P型衬底(101)上表面外延生长P型外延层；
第二步：采用光刻和刻蚀工艺，在P型外延层中部刻蚀出深槽，并在深槽内通过离子注入工艺多角度旋转注入N型杂质并推结在深槽侧面和底部形成N型区(201)，所述N型区(201)的底部与P型衬底(101)的上表面连接；P型外延层两侧未注入N型杂质的区域，形成位于N型区(201)两侧相对称的第一P型区(219)和第二P型区(220)；
第三步：通过氧化或淀积方式在第二步中形成的深槽内填充介质形成介质深槽(215)；
第四步：采用光刻和离子注入工艺，分别在N型区(201)和第一P型区(219)的上部形成第一高掺杂N型层(217)，在N型区(201)和第二P型区(220)的上部形成第二高掺杂N型层(218)；所述第一高掺杂N型层(217)和第二高掺杂N型层(218)的位置对称，并分别与介质深槽(215)的侧面连接；
第五步：采用光刻和离子注入工艺，分别在第一高掺杂N型层(217)的上部注入P型杂质并推结形成第一P型体区(209)，在第二高掺杂N型层(218)的上部注入P型杂质并推结形成第二P型体区(210)；所述第一P型体区(209)和第二P型体区(210)的位置对称，并分别与介质深槽(215)的侧面连接；
第六步：采用光刻和刻蚀工艺，在介质深槽(215)两侧与第一P型体区(209)和第二P型体区(210)接触的部分分别刻蚀出两个位置对称的浅槽；在所述两个浅槽之间的介质深槽(215)中分别刻蚀出两个位置对称的第一填充槽(221)和第二填充槽(222)；所述第一填充槽(221)靠近第一高掺杂N型层(217)一侧，所述第二填充槽(222)靠近第二高掺杂N型层(218)一侧；所述两个浅槽、第一填充槽(221)和第二填充槽(222)的深度和宽度均小于所述介质深槽(215)的深度和宽度；所述第一填充槽(221)和第二填充槽(222)的深度大于第一高掺杂N型层(217)和第二高掺杂N型层(218)的深度；所述第一填充槽(221)和第二填充槽(222)的深度大于所述两个浅槽的深度；
第七步：对器件进行热氧处理，并淀积导电材料；采用光刻工艺刻蚀掉不需要的导电材料和氧化层后，在靠近第一P型体区(209)的浅槽内，在与该浅槽连接的第一P型体区(209)上形成第一沟槽栅介质(213)，并在该浅槽内填充有导电材料形成第一栅电极(205)；在靠近第二P型体区(210)的浅槽内，在与该浅槽连接的第二P型体区(210)上形成第二沟槽栅介质(214)，并在该浅槽内填充有导电材料形成第二栅电极(206)；并在第一填充槽(221)和第二填充槽(222)中分别填充有导电材料；
第八步：采用光刻和离子注入工艺，在第一P型体区(209)中注入N型杂质形成重掺杂的第一N型体接触区(211)，在第一P型体区(209)中注入P型杂质形成重掺杂的第一P型体接触区(207)；所述第一N+源区(211)和第一P+体接触区(207)相互独立；在第二P型体区(210)中注入N型杂质形成重掺杂的第二N型体接触区(212)，在第二P型体区(210)中注入P型杂质形成重掺杂的第二P型体接触区(208)；所述第二N+源区(212)和第二P+体接触区(208)相互独立；
第九步：淀积并光刻金属，在第一N型体接触区(211)和第一P型体接触区(207)上表面形成第一金属电极(203)，在第二N型体接触区(212)和第二P型体接触区(208)上表面形成第二金属电极(204)，在第一填充槽(221)上表面形成第三金属电极(223)，在第二填充槽(222)上表面形成第四金属电极(224),形成的第三金属电极(223)通过器件表面导电材料连线与第一金属电极(203)或第一栅电极(205)短接，形成的第四金属电极(224)通过器件表面导电材料连线与第二金属电极(204)或第二栅电极(206)短接。
10.根据权利要求9所述的一种双向MOS型器件的制造方法，其特征在于，所述第一步还包括，采用绝缘体上硅在P型衬底(101)上表面制作介质埋层(102)，在介质埋层(102)上表面外延P型外延层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410811803.5A CN104701380B (zh) | 2014-12-23 | 2014-12-23 | 一种双向mos型器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410811803.5A CN104701380B (zh) | 2014-12-23 | 2014-12-23 | 一种双向mos型器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104701380A true CN104701380A (zh) | 2015-06-10 |
| CN104701380B CN104701380B (zh) | 2017-05-03 |
Family
ID=53348306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410811803.5A Expired - Fee Related CN104701380B (zh) | 2014-12-23 | 2014-12-23 | 一种双向mos型器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104701380B (zh) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109244135A (zh) * | 2018-09-17 | 2019-01-18 | 电子科技大学 | 基于Trench工艺的超结型双向阻断MOS器件及制备方法 |
| US10692969B1 (en) | 2019-03-20 | 2020-06-23 | Vanguard International Semiconductor Corporation | Semiconductor structures |
| TWI698016B (zh) * | 2019-01-02 | 2020-07-01 | 世界先進積體電路股份有限公司 | 半導體結構 |
| CN112349785A (zh) * | 2020-11-06 | 2021-02-09 | 中国电子科技集团公司第二十四研究所 | 电阻场板电导调制场效应mos器件及其制备方法 |
| CN113658861A (zh) * | 2021-08-19 | 2021-11-16 | 青岛佳恩半导体科技有限公司 | 一种igbt功率器件有源层的制造方法及其结构 |
| CN114171588A (zh) * | 2021-11-29 | 2022-03-11 | 电子科技大学 | 双向导通槽栅功率mos器件结构及制造方法 |
| CN114388613A (zh) * | 2021-12-30 | 2022-04-22 | 电子科技大学 | 一种双向阻断功率mos器件及其制造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316807B1 (en) * | 1997-12-05 | 2001-11-13 | Naoto Fujishima | Low on-resistance trench lateral MISFET with better switching characteristics and method for manufacturing same |
| JP2005093775A (ja) * | 2003-09-18 | 2005-04-07 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| CN1658398A (zh) * | 2004-02-16 | 2005-08-24 | 富士电机电子设备技术株式会社 | 双方向元件及其制造方法、半导体装置 |
| CN1735971A (zh) * | 2003-02-04 | 2006-02-15 | 长城半导体公司 | 双向电源开关 |
| JP2007134500A (ja) * | 2005-11-10 | 2007-05-31 | Fuji Electric Holdings Co Ltd | 双方向半導体装置 |
| US20080135927A1 (en) * | 2006-11-22 | 2008-06-12 | Fuji Electric Device Technology Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
2014
- 2014-12-23 CN CN201410811803.5A patent/CN104701380B/zh not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6316807B1 (en) * | 1997-12-05 | 2001-11-13 | Naoto Fujishima | Low on-resistance trench lateral MISFET with better switching characteristics and method for manufacturing same |
| CN1735971A (zh) * | 2003-02-04 | 2006-02-15 | 长城半导体公司 | 双向电源开关 |
| JP2005093775A (ja) * | 2003-09-18 | 2005-04-07 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| CN1658398A (zh) * | 2004-02-16 | 2005-08-24 | 富士电机电子设备技术株式会社 | 双方向元件及其制造方法、半导体装置 |
| JP2007134500A (ja) * | 2005-11-10 | 2007-05-31 | Fuji Electric Holdings Co Ltd | 双方向半導体装置 |
| US20080135927A1 (en) * | 2006-11-22 | 2008-06-12 | Fuji Electric Device Technology Co., Ltd. | Semiconductor device and manufacturing method thereof |
Non-Patent Citations (1)
| Title |
|---|
| 张金平等: "绝缘栅双极型晶体管的研究进展", 《中国电子科学研究院学报》 * |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109244135A (zh) * | 2018-09-17 | 2019-01-18 | 电子科技大学 | 基于Trench工艺的超结型双向阻断MOS器件及制备方法 |
| CN109244135B (zh) * | 2018-09-17 | 2021-03-30 | 电子科技大学 | 基于沟槽工艺的超结型双向阻断mos器件及制备方法 |
| TWI698016B (zh) * | 2019-01-02 | 2020-07-01 | 世界先進積體電路股份有限公司 | 半導體結構 |
| US10692969B1 (en) | 2019-03-20 | 2020-06-23 | Vanguard International Semiconductor Corporation | Semiconductor structures |
| CN112349785A (zh) * | 2020-11-06 | 2021-02-09 | 中国电子科技集团公司第二十四研究所 | 电阻场板电导调制场效应mos器件及其制备方法 |
| WO2022095347A1 (zh) * | 2020-11-06 | 2022-05-12 | 中国电子科技集团公司第二十四研究所 | 电阻场板电导调制场效应mos器件及其制备方法 |
| CN113658861A (zh) * | 2021-08-19 | 2021-11-16 | 青岛佳恩半导体科技有限公司 | 一种igbt功率器件有源层的制造方法及其结构 |
| CN114171588A (zh) * | 2021-11-29 | 2022-03-11 | 电子科技大学 | 双向导通槽栅功率mos器件结构及制造方法 |
| CN114171588B (zh) * | 2021-11-29 | 2023-05-26 | 电子科技大学 | 双向导通槽栅功率mos器件结构及制造方法 |
| CN114388613A (zh) * | 2021-12-30 | 2022-04-22 | 电子科技大学 | 一种双向阻断功率mos器件及其制造方法 |
| CN114388613B (zh) * | 2021-12-30 | 2023-09-01 | 电子科技大学 | 一种双向阻断功率mos器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104701380B (zh) | 2017-05-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104538446A (zh) | 一种双向mos型器件及其制造方法 | |
| CN109192779B (zh) | 一种碳化硅mosfet器件及其制造方法 | |
| CN104701380B (zh) | 一种双向mos型器件及其制造方法 | |
| CN103794647B (zh) | 一种双向igbt器件及其制作方法 | |
| CN108807504B (zh) | 碳化硅mosfet器件及其制造方法 | |
| CN105993076B (zh) | 一种双向mos型器件及其制造方法 | |
| CN108807505B (zh) | 一种碳化硅mosfet器件及其制造方法 | |
| CN109065621B (zh) | 一种绝缘栅双极晶体管及其制备方法 | |
| CN103441148A (zh) | 一种集成肖特基二极管的槽栅vdmos器件 | |
| CN105870178B (zh) | 一种双向igbt器件及其制造方法 | |
| CN105789289B (zh) | 一种双向igbt器件及其制造方法 | |
| CN112687746B (zh) | 碳化硅平面mosfet器件及制备方法 | |
| CN109119463A (zh) | 一种横向沟槽型mosfet器件及其制备方法 | |
| CN109449202A (zh) | 一种逆导双极型晶体管 | |
| CN112420694A (zh) | 集成反向肖特基续流二极管的可逆导碳化硅jfet功率器件 | |
| CN210805778U (zh) | 一种SiC-MOS器件结构 | |
| CN107170801B (zh) | 一种提高雪崩耐量的屏蔽栅vdmos器件 | |
| CN109148566B (zh) | 碳化硅mosfet器件及其制造方法 | |
| CN107768435A (zh) | 一种双向igbt及其制造方法 | |
| CN105957865A (zh) | 一种集成沟槽肖特基的mosfet | |
| CN109065608A (zh) | 一种横向双极型功率半导体器件及其制备方法 | |
| CN116153992B (zh) | 一种逆导型绝缘栅双极型晶体管 | |
| CN107768434A (zh) | 一种双向igbt及其制造方法 | |
| CN111341850A (zh) | 一种GaN纵向逆导结场效应管 | |
| CN109192780A (zh) | 一种横向mosfet器件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20170503 Termination date: 20191223 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |