CN109244135A - 基于Trench工艺的超结型双向阻断MOS器件及制备方法 - Google Patents

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Abstract

本发明提供一种基于Trench工艺的超结型双向阻断MOS器件及制备方法,包括从下至上依次层叠设置的P型衬底、P型外延层和N型漂移区;N型漂移区上层左边具有漏端第一凹槽、中间具有栅极凹槽和右边具有漏端第二凹槽;该结构对漏端第一凹槽,漏端第二凹槽和栅极凹槽均采用Trench工艺技术,凹槽型结构有利减小芯片面积;该结构采用了纵向超结结构,在减小导通电阻的同时,保持了较高的击穿电压;同时,弧面形P型体区位于槽栅底部,有利于降低该处的电场峰值,该结构实现了一种MOS型结构器件具有双向开关功能,即实现漏端第一凹槽到漏端第二凹槽或漏端第二凹槽到漏端第一凹槽的电平传输;该结构制造工艺简单且与目前Trench工艺兼容。

Description

基于Trench工艺的超结型双向阻断MOS器件及制备方法
技术领域
本发明属于功率半导体器件技术领域,涉及以一种基于Trench工艺的超结型双向阻断MOS器件及制备方法。
背景技术
MOS型器件自半导体器件发展以来一直占据着重要的地位,由于长时间的发展与进步,MOS型器件不仅在工艺制造方面的技术是相当的成熟,而且在性能上也有着很强大的优势。MOS型器件结构有着较为完善的理论,为后面的科研工作者设计制造MOS型器件提供了强有力的帮助。
超结结构所用的原理主要是杂质的电荷补偿,即在漂移区引入重掺杂交替排列的PN,正向导通时高掺杂的PN,拥有较多的载流子,使得导通电阻降低,当器件加上反向电压时,利用超结中PN的相互耗尽,形成的空间电荷区构成耐压层,使得器件能有较高的耐压,超结结构主要解决了导通电阻Ron与BV的矛盾关系,即实现了在较低的导通电阻时,拥有较高的击穿电压。超结结构的应用使器件性能得以提高。
电能变换是很多电力电子应用的一个基本步骤,是电力装置的基本功能之一,根据负载要求的不同,电力装置可以完成交流到直流(AC-DC),直流到交流(DC-AC),直流到直流(DC-DC)和交流到交流(AC-AC)的变换。AC-AC的变换可以采用间接变换即AC-DC-AC方式,也可以采用直接变换即AC-AC的方式。在传统的AC-DC-AC间接变换系统中,需要有大容值的连接电容(电压型变换)或大感值的连接电感(电流型变换)将两部分相对独立的变换系统相连,这类系统体积大、成本高。此外,电容和电感的使用寿命远低于功率器件,这严重影响了系统的可靠性及使用年限。AC-AC直接转换系统避免了传统AC-DC-AC系统中连接电容或电感的使用,但要求功率开关具有双向开关能力。因而,双向开关的开发一直是交流电力变换装置的研究热点,早期的双向开关采用配备了外部强制换流电路的晶闸管。虽然双向开关采用得最为广泛的半导体器件是IGBT,但此类器件结构与制造工艺复杂,开关速度受限于少数载流子抽取和复合过程,反向阻断电压通常低于正向阻断电压。所以就有了一种双向阻断MOS器件结构。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提出了一种基于Trench工艺的超结型双向阻断MOS器件结构。
为实现上述发明目的,本发明技术方案如下:
一种基于Trench工艺的超结型双向阻断MOS器件,包括从下至上依次层叠设置的P型衬底1、P型外延层2和N型漂移区3;所述N型漂移区3上层左边具有漏端第一凹槽15、中间具有栅极凹槽14、右边具有漏端第二凹槽16;所述漏端第一凹槽15和漏端第二凹槽16均淀积金属Al;所述漏端第一凹槽15周围具有第一薄层N+型发射区5,所述栅极凹槽14周围具有栅氧化层13,栅极凹槽14内部积金属Al;所述漏端第二凹槽16周围具有第二薄层N+型发射区6;所述栅氧化层13下方表面具有弧面形P型体区4,弧面形P型体区4的深度到达N型漂移区3下边界;所述N型漂移区3上,在所述第一薄层N+型发射区5和栅氧化层13之间从上至下具有P型第一体区7、P型第二体区8、P型第三体区9;所述N型漂移区3上,在所述第二薄层N+型发射区6和栅氧化层13之间从上至下具有P型第四体区10、P型第五体区11、P型第六体区12;所述P型第一体区7、P型第二体区8、P型第三体区9具有相同的长度,从上至下相互平行,两两之间分开设置,与N型漂移区3形成超结结构;所述P型第四体区10、P型第五体区11、P型第六体区12具有相同的长度,从上至下相互平行,两两之间分开设置,与N型漂移区3形成超结结构;所述漏端第一凹槽15上具有漏端第一电极18,所述栅极凹槽14上具有栅电极17,所述漏端第二凹槽16上具有漏端第二电极19。
作为优选方式,所述器件为轴对称结构,关于器件的中心轴左右对称。
为实现上述发明目的,本发明还提供一种上述基于Trench工艺的超结型双向阻断MOS器件的制备方法,包括以下步骤:
步骤1:在硅片上形成从下至上依次层叠设置的P型衬底1、P型外延层2和N型漂移区3;
步骤2:利用Trench工艺在N型漂移区3左边、中间、右边依次形成三个凹槽,即漏端第一凹槽15、栅极凹槽14和漏端第二凹槽16;
步骤3:通过高温氧化、刻蚀,在栅极凹槽14周围形成栅氧化层13;
步骤4:通过自对准工艺,在栅极凹槽14下层进行高能量硼离子注入,并高温退火形成弧面形P型体区4,深度到达N型漂移区3下边界;
步骤5:通过自对准工艺,在漏端第一凹槽15和栅氧化层13之间、漏端第二凹槽16和栅氧化层13之间六个不同区域进行高能量硼离子注入,并高温退火形成P型第一体区7、P型第二体区8、P型第三体区9、P型第四体区10、P型第五体区11、P型第六体区12,与N型漂移区3形成超结结构;
步骤6:通过自对准工艺,在漏端第一凹槽15和漏端第二凹槽16表面周围进行高剂量磷离子注入以及低温退火,分别形成第一薄层N+型发射区5和第二薄层N+型发射区6;
步骤7:对栅极凹槽14剩余部分淀积满金属Al;
步骤8:通过欧姆接触,使漏端第一凹槽15和漏端第二凹槽16内淀积满金属Al,;
步骤9:对漏端第一凹槽15,栅极凹槽14和漏端第二凹槽16引出电极,形成漏端第一电极18、栅电极17和漏端第二电极19。
与现有技术相比,本发明具有如下优点:
(1)该结构对漏端第一凹槽,漏端第二凹槽和栅极凹槽均采用Trench工艺技术,与扩散工艺相比,凹槽型结构有利减小芯片面积;当器件正向导通时,本身结构中三个凹槽具有相同的深度,那么电子就会横向迁移路径较小,所以导通电阻较小。
(2)该结构采用了纵向超结结构,解决了Ron与VB的矛盾关系,即在减小导通电阻的同时,保持了较高的击穿电压;同时,弧面形P型体区位于槽栅底部,有利于降低该处的电场峰值。
(3)该结构实现了一种MOS型结构器件具有双向开关功能,即实现漏端第一凹槽到漏端第二凹槽或漏端第二凹槽到漏端第一凹槽的电平传输;该结构制造工艺简单且与目前Trench工艺兼容。
附图说明
图1是一种基于Trench工艺的超结型双向阻断MOS型器件结构示意图。
图2是P型衬底示意图。
图3是在P型衬底上形成P型外延层示意图。
图4是在P型外延层上形成N型漂移区示意图。
图5是对N型漂移区进行Trench工艺形成三个凹槽示意图。
图6是在中间栅极凹槽形成一定厚度的氧化层示意图。
图7是在在中间凹槽下方形成弧面形P型体区示意图。
图8是形成纵向超结结构示意图。
图9是在漏端第一凹槽和漏端第二凹槽形成薄层N+型发射区示意图。
图10是在栅极凹槽剩余部分淀积满金属Al示意图。
图11是在漏端第一凹槽和漏端第二凹槽内淀积满金属Al示意图。
图12是引出形成漏端第一电极,栅电极和漏端第二电极示意图。
1为P型衬底,2为P型外延层,3为N型漂移区,4为弧面形P型体区,5为第一薄层N+型发射区,6为第二薄层N+型发射区,7为P型第一体区,8为P型第二体区,9为P型第三体区,10为P型第四体区,11为P型第五体区,12为P型第六体区,13为栅氧化层,14为栅极凹槽,15为漏端第一凹槽,16为漏端第二凹槽,17为栅电极,18为漏端第一电极,19为漏端第二电极。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
如图1所示,一种基于Trench工艺的超结型双向阻断MOS器件,包括从下至上依次层叠设置的P型衬底1、P型外延层2和N型漂移区3;所述N型漂移区3上层左边具有漏端第一凹槽15、中间具有栅极凹槽14、右边具有漏端第二凹槽16;所述漏端第一凹槽15和漏端第二凹槽16均淀积金属Al;所述漏端第一凹槽15周围具有第一薄层N+型发射区5,所述栅极凹槽14周围具有栅氧化层13,栅极凹槽14内部积金属Al;所述漏端第二凹槽16周围具有第二薄层N+型发射区6;所述栅氧化层13下方表面具有弧面形P型体区4,弧面形P型体区4的深度到达N型漂移区3下边界;所述N型漂移区3上,在所述第一薄层N+型发射区5和栅氧化层13之间从上至下具有P型第一体区7、P型第二体区8、P型第三体区9;所述N型漂移区3上,在所述第二薄层N+型发射区6和栅氧化层13之间从上至下具有P型第四体区10、P型第五体区11、P型第六体区12;所述P型第一体区7、P型第二体区8、P型第三体区9具有相同的长度,从上至下相互平行,两两之间分开设置,与N型漂移区3形成超结结构;所述P型第四体区10、P型第五体区11、P型第六体区12具有相同的长度,从上至下相互平行,两两之间分开设置,与N型漂移区3形成超结结构;所述漏端第一凹槽15上具有漏端第一电极18,所述栅极凹槽14上具有栅电极17,所述漏端第二凹槽16上具有漏端第二电极19。
所述器件为轴对称结构,关于器件的中心轴左右对称。
上述基于Trench工艺的超结型双向阻断MOS器件的制备方法,包括以下步骤:
步骤1:在硅片上形成从下至上依次层叠设置的P型衬底1、P型外延层2和N型漂移区3;如图2、图3、图4。
步骤2:利用Trench工艺在N型漂移区3左边、中间、右边依次形成三个凹槽,即漏端第一凹槽15、栅极凹槽14和漏端第二凹槽16;如图5。
步骤3:通过高温氧化、刻蚀,在栅极凹槽14周围形成栅氧化层13;如图6。
步骤4:通过自对准工艺,在栅极凹槽14下层进行高能量硼离子注入,并高温退火形成弧面形P型体区4,深度到达N型漂移区3下边界;如图7。
步骤5:通过自对准工艺,在漏端第一凹槽15和栅氧化层13之间、漏端第二凹槽16和栅氧化层13之间六个不同区域进行高能量硼离子注入,并高温退火形成P型第一体区7、P型第二体区8、P型第三体区9、P型第四体区10、P型第五体区11、P型第六体区12,与N型漂移区3形成超结结构;如图8。
步骤6:通过自对准工艺,在漏端第一凹槽15和漏端第二凹槽16表面周围进行高剂量磷离子注入以及低温退火,分别形成第一薄层N+型发射区5和第二薄层N+型发射区6;如图9。
步骤7:对栅极凹槽14剩余部分淀积满金属Al;如图10。
步骤8:通过欧姆接触,使漏端第一凹槽15和漏端第二凹槽16内淀积满金属Al,;如图11。
步骤9:对漏端第一凹槽15,栅极凹槽14和漏端第二凹槽16引出电极,形成漏端第一电极18、栅电极17和漏端第二电极19。如图12。
本发明的工作原理如下:
本发明提供的超结型双向阻断MOS器件结构,所述栅极凹槽14为器件的栅极区,栅极区,即栅极凹槽14加上正电压,弧面形P型体区4上表面形成沟道,器件即被导通,在导通的情况下,当漏端第一凹槽15接上高电位,漏端第二凹槽16接上低电位时,漏端第二凹槽16周围大量电子经N型漂移区3横向移动到栅极凹槽14周围,再经弧面形P型体区4上表面形成的沟道,进入左N型漂移区3,最后被漏端第一凹槽15抽取,形成电子移动通路,电平由漏端第一凹槽15传输到漏端第二凹槽16。同理当漏端第一凹槽15接上低电位,漏端第二凹槽16接上高电位时,电平由漏端第二凹槽16传输到漏端第一凹槽15。本身结构中三个凹槽具有相同的深度,那么电子就会横向迁移,则迁移路径较小,所以导通电阻较小,电平传输损耗随之降低,实现了电平传输。当栅极凹槽14加上负电压,弧面形P型体区4上表面没有形成沟道,器件即被阻断,在阻断的情况下,当漏端第一凹槽15接上高电位,漏端第二凹槽16也接上高电位时,那么此时超结结构,N型漂移区3以及P型外延层2处于耗尽状态,此时器件处于耐压状态。当漏端第一凹槽15接上高电位,漏端第二凹槽16接上低电位时,漏端第一凹槽15一侧超结结构,该侧N型漂移区3以及该侧P型外延层2处于耗尽状态,器件漏端第一凹槽15一侧处于耐压状态。当漏端第一凹槽15接上低电位,漏端第二凹槽16接上高电位时,漏端第二凹槽16一侧超结结构,该侧N型漂移区3以及该侧P型外延层2处于耗尽状态,漏端第二凹槽16一侧处于耐压状态。根据器件在正向和反向情形下的特性,可知该器件实现了双向开关的功能。
以一种基于Trench工艺的超结型双向阻断MOS型器件结构的制造方法,包括以下步骤:
步骤1:在硅片上形成从下至上依次层叠设置的P型衬底1、P型外延层2和N型漂移区3。如图2、图3、图4所示。
步骤2:利用Trench工艺技术在N型漂移区3左边,中间,右边依次形成三个凹槽,即漏端第一凹槽15、栅极凹槽14和漏端第二凹槽16。如图5所示。
步骤3:通过高温氧化、刻蚀,在栅极凹槽14周围形成一定厚度的栅氧化层13。如图6所示。
步骤4:通过自对准工艺,在栅极凹槽14下层进行高能量硼离子注入,并高温退火形成弧面形P型体区4,深度到达N型漂移区3下边界。如图7所示。
步骤5:通过自对准工艺,在漏端第一凹槽15和栅氧化层13之间、漏端第二凹槽16和栅氧化层13之间六个不同区域进行高能量硼离子注入,并高温退火形成P型第一体区7、P型第二体区8、P型第三体区9、P型第四体区10、P型第五体区11、P型第六体区12,与N型漂移区3形成超结结构。如图8所示。
步骤6:通过自对准工艺,在漏端第一凹槽15和漏端第二凹槽16表面周围进行高剂量磷离子注入以及低温退火,分别形成薄层N+型发射区5和薄层N+型发射区6。如图9所示。
步骤7:对栅极凹槽14剩余部分淀积满金属Al。如图10。
步骤8:通过欧姆接触,使漏端第一凹槽15和漏端第二凹槽16内淀积满金属Al。如图11所示。
步骤9:对漏端第一凹槽15,栅极凹槽14和漏端第二凹槽16引出电极,形成漏端第一电极18,栅电极17和漏端第二电极19。如图12所示。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。

Claims (3)

1.一种基于Trench工艺的超结型双向阻断MOS器件,其特征在于:包括从下至上依次层叠设置的P型衬底(1)、P型外延层(2)和N型漂移区(3);所述N型漂移区(3)上层左边具有漏端第一凹槽(15)、中间具有栅极凹槽(14)、右边具有漏端第二凹槽(16);所述漏端第一凹槽(15)和漏端第二凹槽(16)均淀积金属Al;所述漏端第一凹槽(15)周围具有第一薄层N+型发射区(5),所述栅极凹槽(14)周围具有栅氧化层(13),栅极凹槽(14)内部积金属Al;所述漏端第二凹槽(16)周围具有第二薄层N+型发射区(6);所述栅氧化层(13)下方表面具有弧面形P型体区(4),弧面形P型体区(4)的深度到达N型漂移区(3)下边界;所述N型漂移区(3)上,在所述第一薄层N+型发射区(5)和栅氧化层(13)之间从上至下具有P型第一体区(7)、P型第二体区(8)、P型第三体区(9);所述N型漂移区(3)上,在所述第二薄层N+型发射区(6)和栅氧化层(13)之间从上至下具有P型第四体区(10)、P型第五体区(11)、P型第六体区(12);所述P型第一体区(7)、P型第二体区(8)、P型第三体区(9)具有相同的长度,从上至下相互平行,两两之间分开设置,与N型漂移区(3)形成超结结构;所述P型第四体区(10)、P型第五体区(11)、P型第六体区(12)具有相同的长度,从上至下相互平行,两两之间分开设置,与N型漂移区(3)形成超结结构;所述漏端第一凹槽(15)上具有漏端第一电极(18),所述栅极凹槽(14)上具有栅电极(17),所述漏端第二凹槽(16)上具有漏端第二电极(19)。
2.根据权利要求1所述的基于Trench工艺的超结型双向阻断MOS器件,其特征在于:所述器件为轴对称结构,关于器件的中心轴左右对称。
3.权利要求1或2所述的一种基于Trench工艺的超结型双向阻断MOS器件的制备方法,其特征在于,包括以下步骤:
步骤1:在硅片上形成从下至上依次层叠设置的P型衬底(1)、P型外延层(2)和N型漂移区(3);
步骤2:利用Trench工艺在N型漂移区(3)左边、中间、右边依次形成三个凹槽,即漏端第一凹槽(15)、栅极凹槽(14)和漏端第二凹槽(16);
步骤3:通过高温氧化、刻蚀,在栅极凹槽(14)周围形成栅氧化层(13);
步骤4:通过自对准工艺,在栅极凹槽(14)下层进行高能量硼离子注入,并高温退火形成弧面形P型体区(4),深度到达N型漂移区(3)下边界;
步骤5:通过自对准工艺,在漏端第一凹槽(15)和栅氧化层(13)之间、漏端第二凹槽(16)和栅氧化层(13)之间六个不同区域进行高能量硼离子注入,并高温退火形成P型第一体区(7)、P型第二体区(8)、P型第三体区(9)、P型第四体区(10)、P型第五体区(11)、P型第六体区(12),与N型漂移区(3)形成超结结构;
步骤6:通过自对准工艺,在漏端第一凹槽(15)和漏端第二凹槽(16)表面周围进行高剂量磷离子注入以及低温退火,分别形成第一薄层N+型发射区(5)和第二薄层N+型发射区(6);
步骤7:对栅极凹槽(14)剩余部分淀积满金属Al;
步骤8:通过欧姆接触,使漏端第一凹槽(15)和漏端第二凹槽(16)内淀积满金属Al;
步骤9:对漏端第一凹槽(15),栅极凹槽(14)和漏端第二凹槽(16)引出电极,形成漏端第一电极(18)、栅电极(17)和漏端第二电极(19)。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0167813A1 (en) * 1984-06-08 1986-01-15 Eaton Corporation Multi-channel power JFET
EP0205639A1 (en) * 1985-06-25 1986-12-30 Eaton Corporation Bidirectional power fet with substrate referenced shield
US6835993B2 (en) * 2002-08-27 2004-12-28 International Rectifier Corporation Bidirectional shallow trench superjunction device with resurf region
CN102057490A (zh) * 2008-05-12 2011-05-11 威世硅尼克斯 功率场效应晶体管
CN102347365A (zh) * 2010-07-28 2012-02-08 安森美半导体贸易公司 双向开关以及其制造方法
CN103367443A (zh) * 2012-03-27 2013-10-23 瑞萨电子株式会社 半导体器件
CN104538446A (zh) * 2014-12-23 2015-04-22 电子科技大学 一种双向mos型器件及其制造方法
CN104701380A (zh) * 2014-12-23 2015-06-10 电子科技大学 一种双向mos型器件及其制造方法
CN107403800A (zh) * 2016-05-20 2017-11-28 万国半导体股份有限公司 具有叉指状背对背mosfet的器件结构

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0167813A1 (en) * 1984-06-08 1986-01-15 Eaton Corporation Multi-channel power JFET
EP0205639A1 (en) * 1985-06-25 1986-12-30 Eaton Corporation Bidirectional power fet with substrate referenced shield
US6835993B2 (en) * 2002-08-27 2004-12-28 International Rectifier Corporation Bidirectional shallow trench superjunction device with resurf region
CN102057490A (zh) * 2008-05-12 2011-05-11 威世硅尼克斯 功率场效应晶体管
CN102347365A (zh) * 2010-07-28 2012-02-08 安森美半导体贸易公司 双向开关以及其制造方法
CN103367443A (zh) * 2012-03-27 2013-10-23 瑞萨电子株式会社 半导体器件
CN104538446A (zh) * 2014-12-23 2015-04-22 电子科技大学 一种双向mos型器件及其制造方法
CN104701380A (zh) * 2014-12-23 2015-06-10 电子科技大学 一种双向mos型器件及其制造方法
CN107403800A (zh) * 2016-05-20 2017-11-28 万国半导体股份有限公司 具有叉指状背对背mosfet的器件结构

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