CN106328647A - 高速的沟槽mos器件及其制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 44
- 239000004065 semiconductor Substances 0.000 claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 claims abstract description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 25
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 25
- 239000010703 silicon Substances 0.000 claims abstract description 25
- 229910052751 metal Inorganic materials 0.000 claims description 186
- 239000002184 metal Substances 0.000 claims description 186
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 60
- 229920005591 polysilicon Polymers 0.000 claims description 50
- 230000004888 barrier function Effects 0.000 claims description 49
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 43
- 239000010936 titanium Substances 0.000 claims description 43
- 229910052719 titanium Inorganic materials 0.000 claims description 43
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 41
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 37
- 229910052721 tungsten Inorganic materials 0.000 claims description 37
- 239000010937 tungsten Substances 0.000 claims description 37
- 238000001312 dry etching Methods 0.000 claims description 26
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052782 aluminium Inorganic materials 0.000 claims description 18
- 239000004411 aluminium Substances 0.000 claims description 17
- 238000003475 lamination Methods 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims description 13
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 12
- 229910052802 copper Inorganic materials 0.000 claims description 12
- 239000010949 copper Substances 0.000 claims description 12
- 230000008021 deposition Effects 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 238000001259 photo etching Methods 0.000 claims description 10
- 235000012239 silicon dioxide Nutrition 0.000 claims description 9
- 239000000377 silicon dioxide Substances 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 239000003292 glue Substances 0.000 claims description 7
- 230000002093 peripheral effect Effects 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 239000002019 doping agent Substances 0.000 claims description 5
- 230000005611 electricity Effects 0.000 claims description 5
- 239000002131 composite material Substances 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000001459 lithography Methods 0.000 claims description 2
- 239000013049 sediment Substances 0.000 claims description 2
- 238000000137 annealing Methods 0.000 claims 1
- 238000005516 engineering process Methods 0.000 abstract description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 5
- 239000010931 gold Substances 0.000 description 5
- 229910052737 gold Inorganic materials 0.000 description 5
- 238000011084 recovery Methods 0.000 description 5
- 230000001629 suppression Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000005538 encapsulation Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- WVBBLATZSOLERT-UHFFFAOYSA-N gold tungsten Chemical compound [W].[Au] WVBBLATZSOLERT-UHFFFAOYSA-N 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000024241 parasitism Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
- H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明属于半导体功率器件技术领域，具体涉及到一种高速的沟槽MOS器件及其制造方法，本发明将肖特基二极管结构集成在每一个沟槽MOSFET单胞的沟槽中，在MOSFET单胞沟槽的底部形成肖特基接触，从而有效的节约硅表面面积，降低芯片成本。本发明制造工艺简单，成本低，结构新颖，产品性能高及可靠性高，并能有效抑制沟槽MOSFET器件反向恢复的尖峰电压和尖峰电流。
Description
技术领域
本发明属于半导体器件制造技术领域，具体涉及到一种高速的沟槽MOS器件及其制造方法。
背景技术
沟槽MOSFET器件广泛应用于功率类电路中，作为开关器件连接电源与负载。长期以来，如何降低功率损耗和抑制MOS器件自身寄生二极管的反向恢复尖峰电压和反向恢复电流一直是最受关注的议题，尤其在倡导节能减排，低碳的今天。
以MOS管在直流-直流转换器为例，如图1所示，为应用MOS管作为开关器件的直流-直流转换控制电路原理图。从图中可以看出，沟槽MOSFET器件M1(上管)和M2(下管)就是作为该电路的核心开关器件，通过控制芯片来实现直流-直流转换，其中，M1和M2中本身存在寄生二极管D1、D2(由包围源极的P型阱区/漏极构成)，而为有效降低高频开关损耗在M2的源极S与漏极D之间设计了肖特基二极管SBD(如图所示)。该电路工作过程中，M1和M2在某一状态下会同时处于关断状态，为了保证负载得到连续不断的电流供应，M2中的寄生二极管D2开启，但由于肖特基二极管SBD与寄生二极管D2(PN结)相比，具有更低的开启电压(肖特基二极管0.3V左右，PN结二极管0.7V左右)，在M1的源极S与漏极D之间并联一肖特基二极管SBD(如图2所示)，可以有效减小由于高开启电压降造成的损耗。另外，肖特基二极管有更短的反向恢复时间，更可有效降低高频开关过程中的开关损耗，以及抑制开关过程中的寄生二极管的反向恢复电压和反向恢复电流，从而提升效率。
以往，为了在沟槽MOSFET器件的源极S与漏极D之间并联一肖特基二极管SBD经历了以下三个阶段：
第一阶段是将独立封装的肖特基二极管与独立封装的沟槽MOSFET并联安装在电路板上。缺点是成本高，占用电路板更多面积以及由于较长走线引入寄生电感的影响，带来额外损耗以及EMC和EMI问题。
第二阶段是将独立的肖特基芯片与独立的沟槽MOSFET芯片并联封装在同一半导体器件封装内，依靠打线是沟槽MOSFET芯片和肖特基芯片实现并联。缺点依然是成本高，并且对封装要求高，以及封装后整体面积大。
第三阶段是将沟槽MOSFET与肖特基二极管设计设计制作在同一芯片中，在处理沟槽MOSFET与肖特基二极管的方式上都是采用分区设计加区分制作的方案，而通过打线实现互联，还是占据了大量的芯片面积和成本。因此存在的缺点总是：1、肖特基二极管结构占用了大量硅表面面积，导致芯片面积大，成本高；2、工艺复杂，导致制造成本高。
为了解决上述问题，本发明提供了一种高速的沟槽MOS器件及其制造方法，从而有效的节约硅表面面积，降低芯片成本。
发明内容
本发明的一个目的是解决至少一个上述问题或缺陷，并提供至少一个后面将说明的优点。
本发明还有一个目的是提供了一种高速的沟槽MOS器件及其制造方法，其在沟槽内部集成肖特基二极管，从而有效地节约硅表面面积，降低器件成本。
为了实现本发明的这些目的和其它优点，本发明提供了一种高速的沟槽MOS器件，包括第一导电类型漏极区，位于所述第一导电类型漏极区上方的N+单晶硅衬底以及N-外延层，位于所述N-外延层上方的P型阱区层，位于所述P型阱区层上方的N+源极区层，位于所述N+源极区层上方的绝缘介质层，及位于所述绝缘介质层上方的金属区层，还包括：
沟槽，其穿过所述P型阱区层，延伸至所述N-外延层的内部；
栅氧化层，其包括栅氧化层侧面端和栅氧化层底面端，所述栅氧化层侧面端与所述沟槽的内侧面接触，所述栅氧化层底面端与所述沟槽的部分底面接触；
多晶硅层，其与栅氧化层接触，形成多晶硅层侧面端；
氧化层，其与所述多晶硅层接触，形成氧化层侧面端；
接触金属层，其通过所述绝缘介质层，穿透所述沟槽的底部，延伸至所述N-外延层，所述接触金属层与所述氧化层侧面端接触，所述接触金属层包括源极金属电极层和肖特基接触层，所述肖特基接触层与所述N-外延层接触，所述源极金属电极层位于所述肖特基接触层的顶部上方，所述源极金属电极层的顶端连接所述金属区层；
接触孔，其设置在所述绝缘介质层上，所述接触孔穿过所述绝缘介质层，延伸至所述P型阱区层，所述接触孔内填充有金属，所述金属的顶端连接所述金属区层；
其中，所述金属区层为MOS管源极金属电极，即肖特基的阳极金属电极，所述第一导电类型漏极区为MOS管漏极金属电极，即肖特基的阴极金属电极。
优选的是，所述肖特基接触层包括第一金属钨连接层、第一氮化钛阻挡层与第一金属钛粘结层，所述第一金属钨连接层与所述源极金属电极层的底端接触，所述第一氮化钛阻挡层与所述第一金属钨连接层的底端接触，所述第一金属钛粘结层与所述第一氮化钛阻挡层的底端接触，所述第一氮化钛阻挡层在所述沟槽的底部与所述N-外延层形成肖特基接触。
优选的是，所述接触孔还包括介质侧墙、P+接触区、第二金属钛粘结层、第二氮化钛阻挡层及第二金属钨连接层，所述绝缘介质层与所述接触孔的侧壁之间设有介质侧墙，靠近所述接触孔的一侧或者底部的所述P型阱区层处设有P+接触区，所述第二金属钛粘结层及所述第二氮化钛阻挡层依次沉积在所述接触孔内，所述第二金属钨连接层与所述金属区层连接；
其中，位于所述接触孔的侧壁的所述第二金属钛粘结层和所述第二氮化钛阻挡层与N+源极区层形成N+源极欧姆接触，位于所述接触孔的侧壁或者底部的所述第二金属钛粘结层和所述第二氮化钛阻挡层与P+接触区形成P型阱的欧姆接触。
优选的是，所述多晶硅侧面端为N型重掺杂的多晶硅。
本发明提供了一种高速的沟槽MOS器件的制造方法，包括以下步骤：
在第一导电类型的N型高掺杂浓度的N+单晶硅衬底上，生长第一导电类型的N型低掺杂浓度的N-外延层；
在N-外延层表面上生长第一介质层后，对所述第一介质层进行光刻，定义出MOS管单胞阵列的沟槽区图形；
通过干法刻蚀，去除未被光刻胶保护的第一介质层，曝露出沟槽区图形对应的N-外延层，再去除光刻胶后，保留下来的第一介质层作为第一硬掩膜；
以所述第一硬掩膜作为阻挡层，在N-外延层中的表面形成沟槽，在所述沟槽和N-外延层的表面淀积一层为二氧化硅的第二介质层，形成栅氧化层；
在所述栅氧化层上淀积导电多晶硅层，通过干法刻蚀导电多晶硅层以及栅氧化层，形成栅氧化层侧面端和栅氧化层底面端，再通过掩膜光刻和刻蚀工艺，对位于所述沟槽中心区域的导电多晶硅进行垂直刻蚀，直至多晶硅层表面在N-外延层以下，形成多晶硅层侧面端和多晶硅层底面端，所述多晶硅层作为栅极连接层；
将P型杂质离子注入到没有第一硬掩膜覆盖的所述N-外延层内，然后通过快速退火处理，在所述N-外延层内形成P型阱区层，相邻P型阱区层之间的距离由第一硬掩膜在该方向上覆盖的宽度尺寸决定；
在所述P型阱区层的上方定义出N+源极区层；
在N+源极区层的表面及所述沟槽的中心区域的剩余空间中，淀积第三介质层，该第三介质层为二氧化硅层，或者氮化硅层，或者二氧化硅层和氮化硅层的复合层；
位于所述N+源极区层上方的第三介质层形成绝缘介质层，对作为绝缘介质层的第三介质层实施干法刻蚀，延伸至P型阱区层的形成接触孔；位于所述沟槽的中心区域的第三介质层作为氧化层，对作为氧化层的第三介质层实施干法刻蚀，刻蚀去除的第三介质层的厚度等于淀积的所述栅氧化层的厚度，从而形成氧化层侧面端；其中，未被刻蚀的第三介质层在所述第一硬掩膜结构的侧壁形成第一介质侧墙，所述第一硬掩膜和所述第一介质侧墙形成第二硬掩膜；
在所述沟槽中，以第二硬掩膜为保护膜，采用干法刻蚀曝露出的导电的多晶硅底面端，直至所述沟槽内的栅氧化层底面端，接着对位于多晶硅底面端下方的栅氧化层底面端进行干法刻蚀，直到N-外延层；
采用湿法腐蚀方法，选择性去除所述第二硬掩膜；
对整个硅表面实施光刻工艺后，对接触孔进行金属填充，先沉积第二金属钛粘结层，在第二金属钛粘结层上淀积第二氮化钛阻挡层，再接着沉积钨金属层以及铝金属层，靠近所述接触孔的一侧或者底部的所述P型阱区层4处设有P+接触区，位于所述接触孔13的侧壁的第二金属钛粘结层和第二氮化钛阻挡层与N+源极区层12形成N+源极欧姆接触，位于所述接触孔13的侧壁或者底部的第二金属钛粘结层和第二氮化钛阻挡层与P+接触区形成P型阱的欧姆接触；
在所述沟槽的中心区域的表面均匀淀积第一金属钛粘结层，与N-外延层接触，形成肖特基接触，在第一金属钛粘结层上淀积第一氮化钛阻挡层，在第一氮化钛阻挡层上淀积第一金属钨连接层，第一金属钛粘结层、第一氮化钛阻挡层及第一金属钨连接层形成肖特基接触层；
在所述肖特基接触层的上表面淀积金属，其中位于所述肖特基接触层的上方的金属，形成源极金属电极层，所述源极金属电极层与所述肖特基接触层组成接触金属层；
在所述绝缘介质层的上表面淀积同样的金属，形成金属区层，所述接触金属层通过所述源极金属电极层与所述金属区层连接，所述接触孔通过淀积的金属与所述金属区层连接；
对金属区层实施光刻，用光刻胶保护MOS管单胞阵列区的源极金属电极区域和MOS管单胞阵列区外围的栅极金属电极区域，即定义源极金属电极区域和栅极金属电极区域图形；
采用干法刻蚀方法，选择性去除未被光刻胶保护的金属区层，曝露出作为绝缘介质层的第三介质层，去除光刻胶后，留下的位于单胞阵列区域的金属区层形成MOS管源极金属电极，同时也是肖特基二极管的阳极金属电极，留下的位于单胞阵列区域外围的金属区层形成MOS管栅极金属电极；
在N+单晶硅衬底的底面沉积金属层，形成漏极区，该金属层形成MOS管漏极金属电极，同时也是肖特基二极管的阴极金属电极。
优选的是，所述多晶硅层的掺杂类型为N型掺杂或者P型掺杂。
优选的是，在绝缘介质层的上表面淀积金属，形成金属区层的具体步骤为：
在绝缘介质层的上表面淀积金属钨，金属钨填满接触孔，然后采用干法刻蚀方法，选择性去除金属钨，使作为绝缘介质层的第三介质层曝露出来，接触孔中依然填满钨，然后再淀积铝层，或者掺杂有铜的铝层，或者掺杂有铜和硅的铝层。
优选的是，在绝缘基质层的上表面淀积金属，形成金属区层的具体步骤为：
在绝缘介质层的上表面淀积铝层，或者掺杂有铜的铝层，或者掺杂有铜和硅的铝层，并填满接触孔。
优选的是，所述栅氧化层侧面端与所述多晶硅层侧面端接触，所述多晶硅层侧面端与所述氧化层侧面端接触，所述接触金属层与所述氧化层侧面端接触。
本发明的有益效果
1、本发明提供的一种高速的沟槽MOS器件，其在每个沟槽MOSFET单胞中的沟槽内集成肖特基二极管结构，其有效且极大地降低开关损耗，抑制尖峰电压和尖峰电流。
2、本发明提供的一种高速的沟槽MOS器件，肖特基二极管的接触金属在沟槽内，且在沟槽的底部，有效地节约硅表面面积，降低器件的成本。
3、本发明提供的一种高速的沟槽MOS器件，由于MOS管的源极金属电极层与导电多晶硅之间被绝缘机制隔离，并且两者间完全绝缘，提高了器件在使用过程中的安全性能。
4、本发明提供的一种高速的沟槽MOS器件，其结构新颖，产品性能高。
5、本发明提供的一种高速的沟槽MOS器件的制造方法，其制作工艺简单，与传统方式相比，制造成本降低，单胞集成度高。
附图说明
图1为MOS管作为开关器件的直流-直流转换控制电路原理图；
图2为并联肖特基二极管的沟槽MOSFET器件电路图；
图3为本发明所述的高速的沟槽MOS器件的结构示意图；
图4为本发明所述制造方法中的外延层和衬底形成的结构示意图；
图5为本发明所述制造方法中的沟槽形成的结构示意图；
图6为本发明所述制造方法中的栅氧化层侧面端和栅氧化层底面端形成的结构示意图；
图7为本发明所述制造方法中导电多晶硅层淀积的结构示意图；
图8为本发明所述制造方法中的导电的多晶硅层侧面端形成的结构示意图；
图9为本发明所述制造方法中的第三介质层的结构示意图；
图10为本发明所述制造方法中的氧化层的结构示意图；
图11为本发明所述制造方法中的N+源极区层和阱区层形成的结构示意图；
图12为本发明所述制造方法中的肖特基接触层、绝缘介质层、接触孔、金属区层漏极区层形成的结构示意图。
图3中，1为第一导电类型漏极区；2为N+单晶硅衬底；3为N-外延层；4为P型阱区层；5为栅氧化层侧面端；6为栅氧化层底面端；7为氧化层侧面端；8为多晶硅层侧面端；9为源极金属电极层；10为第一氮化钛阻挡层；11为第一金属钛粘结层；12为N+源极区层；13为接触孔；14为绝缘介质层；15为金属区层；16为沟槽。
具体实施方式
下面结合附图对本发明做进一步的详细说明，以令本领域技术人员参照说明书文字能够据以实施。
应当理解，本文所使用的诸如“具有”、“包含”以及“包括”术语并不排除一个或者多个其它元件或其组合的存在或添加。
如图3所示，本发明提供了一种高速的沟槽MOS器件，包括第一导电类型漏极区1，位于所述第一导电类型漏极区上方的N+单晶硅衬底2以及N-外延层3，位于所述N-外延层3上方的P型阱区层4，位于所述P型阱区层4上方的N+源极区层12，位于所述N+源极区层12上方的绝缘介质层14，及位于所述绝缘介质层14上方的金属区层15，还包括：
沟槽16，其穿过所述P型阱区层4，延伸至所述N-外延层3的内部；
栅氧化层，其包括栅氧化层侧面端5和栅氧化层底面端6，所述栅氧化层侧面端5与所述沟槽16的内侧面接触，所述栅氧化层底面端6与所述沟槽16的部分底面接触；
多晶硅层，其与栅氧化层接触，形成多晶硅层侧面端8，所述多晶硅侧面端为N型重掺杂的多晶硅；
氧化层，其与所述多晶硅层接触，形成氧化层侧面端7，所述氧化层侧面端7与所述栅氧化层底面端6连接，所述栅氧化层侧面端5与所述栅氧化层底面端6连接；
接触金属层，其通过所述绝缘介质层14，穿透所述沟槽16的底部，延伸至所述N-外延层3，所述接触金属层与所述氧化层侧面端7接触，所述接触金属层包括源极金属电极层9和第一金属钨连接层、第一氮化钛阻挡层10与第一金属钛粘结层11，所述第一金属钨连接层与所述源极金属电极层9的底端接触，所述第一氮化钛阻挡层10与所述第一金属钨连接层的底端接触，所述第一金属钛粘结层11与所述第一氮化钛阻挡层10的底端接触，所述第一氮化钛阻挡层10在所述沟槽16的底部与所述N-外延层3形成肖特基接触，所述源极金属电极层9位于所述肖特基接触层的顶部上方，所述源极金属电极层9的顶端连接所述金属区层15，其中，所述金属区层15为MOS管源极金属电极，即肖特基的阳极金属电极，所述第一导电类型漏极区1为MOS管漏极金属电极，即肖特基的阴极金属电极；
接触孔13，其设置在所述绝缘介质层14上，所述接触孔13穿过所述绝缘介质层14，延伸至所述P型阱区层4，所述接触孔13内填充有金属，所述金属的顶端连接所述金属区层15，所述接触孔13还包括介质侧墙、P+接触区、第二金属钛粘结层、第二氮化钛阻挡层及第二金属钨连接层，所述绝缘介质层14与所述接触孔13的侧壁之间设有介质侧墙，靠近所述接触孔13的一侧或者底部的所述P型阱区层4处设有P+接触区，所述第二金属钛粘结层及所述第二氮化钛阻挡层依次沉积在所述接触孔13内，所述第二金属钨连接层与所述金属区层15连接；
其中，位于所述接触孔13的侧壁的所述第二金属钛粘结层和所述第二氮化钛阻挡层与N+源极区层12形成N+源极欧姆接触，位于所述接触孔13的侧壁或者底部的所述第二金属钛粘结层和所述第二氮化钛阻挡层与P+接触区形成P型阱的欧姆接触。
在MOS器件的俯视平面上，该器件的中央为并联的单胞阵列区域，单胞阵列区域的顶面沉积有金属区层15，单胞阵列区域的底部自下而上依次为下金属层(第一导电类型漏极区)1、第一的导电类型的N+单晶硅衬底2以及第一导电类型的N-外延层3，N-外延层3中，有沟槽16排列在其中，每条沟槽16的内表面均生长有栅氧化层，形成栅氧化层侧面端5和栅氧化层底面端6，且沟槽16中沉积有N型高掺杂的栅极导电多晶硅，形成多晶硅侧面端8，该栅极导电多晶硅通过沟槽16从单胞阵列区域外围的上金属层(即金属区层15)引出作为MOS管的栅极金属电极。
在沟槽16的横向截面上，靠近P型阱区层4为栅氧化层侧面端5，栅氧化层侧面端5后为多晶硅层侧面端8，多晶硅侧面端8后为氧化层侧面端7，氧化层侧面端7后为接触金属层，与沟槽N-外延层相接触的接触金属层自上而下依次为源极金属电极层9，与源极金属电极层9接触的为钨金属层，与钨金属层接触的为氮化钛阻挡层10和金属钛粘结层11，氮化钛阻挡层10在沟槽的底部与N-外延层形成肖特基接触，接触孔13中填充有金属与单胞阵列区域的上金属层(金属区层)连接，单胞阵列区域的上金属层形成MOS管源极金属电极，同时也是肖特基二极管的阳极金属电极，所述下金属层形成MOS管漏极金属电极，同时也是肖特基二极管的阴极金属电极。
在通过接触孔的横向截面上，纵向开设的沟槽上方设有绝缘介质层14，该介质层14与接触孔13侧壁之间设有介质侧墙，在介质侧墙下方且位于沟槽16与接触孔13之间，向下依次设有N+源极区12和P型阱4，接触孔13中填充有金属与单胞阵列区域的上金属层连接，单胞阵列区域的上金属层形成MOS管源极金属电极。
本发明的原理：N型沟槽MOFET器件的硅片由N型高掺杂浓度的N+单晶硅衬底上生长N型低掺杂浓度的N-外延层构成，MOSFET漏极位于硅片底面高掺杂部分，源极位于硅片表面较低掺杂的外延层部分，栅极则由垂直于硅片表面的沟槽构成。沟槽MOSFET芯片所能承受的最大反向偏置电压由外延层的厚度和掺杂浓度决定，而导通电流的大小则由导电沟道的宽度，即沟槽的总边长决定，在沟槽底部的肖特基接触势垒有肖特基金属也N-外延层来决定，在有限面积下，沟槽周期排列以期获得最大的有效边长。包含有沟槽、源极的最小重复单元称为单胞，每个单胞即为一个完整的MOSFET器件。这些单胞并联在一起，构成MOSFET芯片。
本发明通过在每个沟槽MOSFET单胞中的沟槽内集成肖特基二极管结构，肖特基二极管的接触金属在沟槽内，并且在沟槽的底部，另外，MOS管的接触金属层将导电多晶硅分成两部分，分别位于MOS管的源极金属电极层的两侧，形成多晶硅层侧面端，具有这种结构的沟槽MOSFET在功率应用中可以有效降低开关损耗和抑制尖峰电压和尖峰电流的同时，使得芯片的电子器件集成度高；而且，MOS管的制作工艺简单，与传统方式相比，成本低，单胞集成度高。
总之，本发明将肖特基二极管结构集成在每一个沟槽MOSFET单胞的沟槽中，在MOSFET单胞沟槽的底部形成肖特基接触，结构新颖，从而有效的节约硅表面面积，降低芯片成本，而且，减少了器件的栅-漏电荷Qgd，提升开关速度，减少沟槽底部的电场强度，提升耐压，另外，MOS器件可以用低成本、工艺步骤简单的方式制作得到，工艺简单，容易大批量投入生产，其合理有效地利用MOS管的半导体空间，增加了MOS管的功能，降低了成本，达到节能减排的目的。
本发明提供了一种高速的沟槽MOS器件的制造方法，包括以下步骤：
在第一导电类型的N型高掺杂浓度的N+单晶硅衬底2上，生长第一导电类型的N型低掺杂浓度的N-外延层3；
在N-外延层3表面上生长第一介质层后，对所述第一介质层进行光刻，定义出MOS管单胞阵列的沟槽区图形；
通过干法刻蚀，去除未被光刻胶保护的第一介质层，曝露出沟槽区图形对应的N-外延层3，再去除光刻胶后，保留下来的第一介质层作为第一硬掩膜；
以所述第一硬掩膜作为阻挡层，在N-外延层3中的表面形成沟槽16，在所述沟槽16和N-外延层3的表面淀积一层为二氧化硅的第二介质层，形成栅氧化层；
在所述栅氧化层上淀积掺杂类型为N型掺杂或者P型掺杂的导电多晶硅层，通过干法刻蚀导电多晶硅层以及栅氧化层，形成栅氧化层侧面端5和栅氧化层底面端6，再通过掩膜光刻和刻蚀工艺，对位于所述沟槽中心区域的导电多晶硅进行垂直刻蚀，直至多晶硅层表面在N-外延层3以下，形成多晶硅层侧面端8和多晶硅层底面端，所述多晶硅层作为栅极连接层；
将P型杂质离子注入到没有第一硬掩膜覆盖的所述N-外延层内，然后通过快速退火处理，在所述N-外延层内形成P型阱区层4，相邻P型阱区层4之间的距离由第一硬掩膜在该方向上覆盖的宽度尺寸决定；
在所述P型阱区层4的上方定义出N+源极区层12；
在N+源极区层12的表面及所述沟槽16的中心区域的剩余空间中，淀积第三介质层，该第三介质层为二氧化硅层，或者氮化硅层，或者二氧化硅层和氮化硅层的复合层；
位于所述N+源极区层12上方的第三介质层形成绝缘介质层14，对作为绝缘介质层14的第三介质层实施干法刻蚀，延伸至P型阱区层4的形成接触孔13；位于所述沟槽16的中心区域的第三介质层作为氧化层，对作为氧化层的第三介质层实施干法刻蚀，刻蚀去除的第三介质层的厚度等于淀积的所述栅氧化层的厚度，从而形成氧化层侧面端7；其中，未被刻蚀的第三介质层在所述第一硬掩膜结构的侧壁形成第一介质侧墙，所述第一硬掩膜和所述第一介质侧墙形成第二硬掩膜；其中，所述氧化层侧面端7与所述多晶硅侧面端8接触，所述多晶硅层侧面端7与所述栅氧化层侧面端5接触；
在所述沟槽16中，以第二硬掩膜为保护膜，采用干法刻蚀曝露出的导电的多晶硅底面端，直至所述沟槽内的栅氧化层底面端6，接着对位于多晶硅底面端下方的栅氧化层底面端进行干法刻蚀，直到N-外延层3；
采用湿法腐蚀方法，选择性去除所述第二硬掩膜；
对整个硅表面实施光刻，用光刻胶保护MOS管单胞阵列区，同时在源极接触孔处，去除光刻胶，对去除光刻胶处进行干法腐蚀，直至到N-外延层表面，接着再对N-外延层进行干法腐蚀，传统N+源极区层，深入到P型阱区层，但不穿透P型阱区层，在对干法腐蚀后的区域进行离子注入，以减少接触电阻，去除光刻胶后，对源极处的接触孔孔进行金属填充，先沉积第二金属钛粘结层，在第二金属钛粘结层上淀积第二氮化钛阻挡层，再接着沉积钨金属层以及铝金属层，靠近所述接触孔的一侧或者底部的所述P型阱区层4处设有P+接触区，位于所述接触孔13的侧壁的第二金属钛粘结层和第二氮化钛阻挡层与N+源极区层12形成N+源极欧姆接触，位于所述接触孔13的侧壁或者底部的第二金属钛粘结层和第二氮化钛阻挡层与P+接触区形成P型阱的欧姆接触；
在所述沟槽16的中心区域的表面均匀淀积第一金属钛粘结层11，与N-外延层3接触，形成肖特基接触，在第一金属钛粘结层11上淀积第一氮化钛阻挡层10，在第一氮化钛阻挡层10上淀积第一金属钨连接层，第一金属钛粘结层11、第一氮化钛阻挡层10及第一金属钨连接层形成肖特基接触层；
在所述肖特基接触层的上表面淀积金属，其中位于所述肖特基接触层的上方的金属，形成源极金属电极层9，所述源极金属电极层9与所述肖特基接触层组成接触金属层，所述接触金属层与所述氧化层侧面端接触；
在绝缘介质层14的上表面淀积金属钨，金属钨填满接触孔13，然后采用干法刻蚀方法，选择性去除金属钨，使作为绝缘介质层14的第三介质层曝露出来，接触孔中依然填满钨，然后再淀积铝层，或者掺杂有铜的铝层，或者掺杂有铜和硅的铝层，形成金属区层15，即在所述绝缘介质层14的上表面淀积和上一步骤同样的金属，形成金属区层15，所述接触金属层通过所述源极金属电极层9与所述金属区层15连接，所述接触孔13通过淀积的金属与所述金属区层15连接；
对金属区层15实施光刻，用光刻胶保护MOS管单胞阵列区的源极金属电极区域和MOS管单胞阵列区外围的栅极金属电极区域，即定义源极金属电极区域和栅极金属电极区域图形；
采用干法刻蚀方法，选择性去除未被光刻胶保护的金属区层15，曝露出作为绝缘介质层的第三介质层，去除光刻胶后，留下的位于单胞阵列区域的金属区层形成MOS管源极金属电极，同时也是肖特基二极管的阳极金属电极，留下的位于单胞阵列区域外围的金属区层形成MOS管栅极金属电极；
在N+单晶硅衬底2的底面沉积金属层，形成漏极区1，该金属层形成MOS管漏极金属电极，同时也是肖特基二极管的阴极金属电极。
另外，在绝缘基质层的上表面淀积金属，形成金属区层的具体步骤还可以是：绝缘介质层的上表面淀积铝层，或者掺杂有铜的铝层，或者掺杂有铜和硅的铝层，并填满接触孔。
本发明原理是：N型沟槽MOFET器件的硅片由N型高掺杂浓度的N+单晶硅衬底上生长N型低掺杂浓度的N-外延层构成，MOSFET漏极位于硅片底面高掺杂部分，源极位于硅片表面较低掺杂的外延层部分，栅极则由垂直于硅片表面的沟槽构成，沟槽MOSFET芯片所能承受的最大反向偏置电压由外延层的厚度和掺杂浓度决定，而导通电流的大小则由导电沟道的宽度，即沟槽的总边长决定,在沟槽底部的肖特基接触势垒由肖特基金属也N-外延层来决定，在有限面积下，沟槽周期排列以期获得最大的有效边长。包含有沟槽、源极的最小重复单元称为单胞，每个单胞即为一个完整的MOSFET器件。这些单胞并联在一起，构成MOSFET芯片。
本方法在每个沟槽MOSFET单胞中的沟槽内集成肖特基二极管结构，具有这种结构的沟槽MOSFET在功率应用中可以有效降低开关损耗和抑制尖峰电压和尖峰电流，而且，肖特基二极管的接触金属在沟槽内，并且在沟槽的底部，结构新颖，这样的结构能使器件的性能提升，同时还可以减少器件的栅-漏电荷Qgd，提升器件的开关速度，同时，还能降低沟槽底部的电场强度，从而提升器件的耐压，本发明工艺步骤简单，能大批量投入生产，降低成本，增加市场竞争力，使得本发明具有突出的实质性特点和显著的进步。
此方法制作工艺简单，制造的MOS器件有效地节约硅表面面积，与传统方式相比，降低了芯片成本低，单胞集成度高。
总之，本发明中的沟槽MOS器件，可以用低成本、工艺步骤简单的方式实现，并且可以获得高性能和高可靠型的沟槽MOSFET器件，达到节能减排的目的。
本发明还有其他供选择的实施例，这里就不再做详细说明。
尽管本发明的实施方案已公开如上，但其并不仅仅限于说明书和实施方式中所列运用，它完全可以被适用于各种适合本发明的领域，对于熟悉本领域的人员而言，可容易地实现另外的修改，因此在不背离权利要求及等同范围所限定的一般概念下，本发明并不限于特定的细节和这里示出与描述的图例。
Claims (9)
1.一种高速的沟槽MOS器件，包括第一导电类型漏极区，位于所述第一导电类型漏极区上方的N+单晶硅衬底以及N-外延层，位于所述N-外延层上方的P型阱区层，位于所述P型阱区层上方的N+源极区层，位于所述N+源极区层上方的绝缘介质层，及位于所述绝缘介质层上方的金属区层，其特征在于，还包括：
沟槽，其穿过所述P型阱区层，延伸至所述N-外延层的内部；
栅氧化层，其包括栅氧化层侧面端和栅氧化层底面端，所述栅氧化层侧面端与所述沟槽的内侧面接触，所述栅氧化层底面端与所述沟槽的部分底面接触；
多晶硅层，其与栅氧化层接触，形成多晶硅层侧面端；
氧化层，其与所述多晶硅层接触，形成氧化层侧面端；
接触金属层，其通过所述绝缘介质层，穿透所述沟槽的底部，延伸至所述N-外延层，所述接触金属层与所述氧化层侧面端接触，所述接触金属层包括源极金属电极层和肖特基接触层，所述肖特基接触层与所述N-外延层接触，所述源极金属电极层位于所述肖特基接触层的顶部上方，所述源极金属电极层的顶端连接所述金属区层；
接触孔，其设置在所述绝缘介质层上，所述接触孔穿过所述绝缘介质层，延伸至所述P型阱区层，所述接触孔内填充有金属，所述金属的顶端连接所述金属区层；
其中，所述金属区层为MOS管源极金属电极，即肖特基的阳极金属电极，所述第一导电类型漏极区为MOS管漏极金属电极，即肖特基的阴极金属电极。
2.如权利要求1所述的高速的沟槽MOS器件，其特征在于，所述肖特基接触层包括第一金属钨连接层、第一氮化钛阻挡层与第一金属钛粘结层，所述第一金属钨连接层与所述源极金属电极层的底端接触，所述第一氮化钛阻挡层与所述第一金属钨连接层的底端接触，所述第一金属钛粘结层与所述第一氮化钛阻挡层的底端接触，所述第一氮化钛阻挡层在所述沟槽的底部与所述N-外延层形成肖特基接触。
3.如权利要求1所述的高速的沟槽MOS器件，其特征在于，所述接触孔还包括介质侧墙、P+接触区、第二金属钛粘结层、第二氮化钛阻挡层及第二金属钨连接层，所述绝缘介质层与所述接触孔的侧壁之间设有介质侧墙，靠近所述接触孔的一侧或者底部的所述P型阱区层处设有P+接触区，所述第二金属钛粘结层及所述第二氮化钛阻挡层依次沉积在所述接触孔内，所述第二金属钨连接层与所述金属区层连接；
其中，位于所述接触孔的侧壁的所述第二金属钛粘结层和所述第二氮化钛阻挡层与N+源极区层形成N+源极欧姆接触，位于所述接触孔的侧壁或者底部的所述第二金属钛粘结层和所述第二氮化钛阻挡层与P+接触区形成P型阱的欧姆接触。
4.如权利要求1所述的高速的沟槽MOS器件，其特征在于，所述多晶硅侧面端为N型重掺杂的多晶硅。
5.一种如权利要求1至4中任意一项所述的高速的沟槽MOS器件的制造方法，其特征在于，包括以下步骤：
在第一导电类型的N型高掺杂浓度的N+单晶硅衬底上，生长第一导电类型的N型低掺杂浓度的N-外延层；
在N-外延层表面上生长第一介质层后，对所述第一介质层进行光刻，定义出MOS管单胞阵列的沟槽区图形；
通过干法刻蚀，去除未被光刻胶保护的第一介质层，曝露出沟槽区图形对应的N-外延层，再去除光刻胶后，保留下来的第一介质层作为第一硬掩膜；
以所述第一硬掩膜作为阻挡层，在N-外延层中的表面形成沟槽，在所述沟槽和N-外延层的表面淀积一层为二氧化硅的第二介质层，形成栅氧化层；
在所述栅氧化层上淀积导电多晶硅层，通过干法刻蚀导电多晶硅层以及栅氧化层，形成栅氧化层侧面端和栅氧化层底面端，再通过掩膜光刻和刻蚀工艺，对位于所述沟槽中心区域的导电多晶硅进行垂直刻蚀，直至多晶硅层表面在N-外延层以下，形成多晶硅层侧面端和多晶硅层底面端，所述多晶硅层作为栅极连接层；
将P型杂质离子注入到没有第一硬掩膜覆盖的所述N-外延层内，然后通过快速退火处理，在所述N-外延层内形成P型阱区层，相邻P型阱区层之间的距离由第一硬掩膜在该方向上覆盖的宽度尺寸决定；
在所述P型阱区层的上方定义出N+源极区层；
在N+源极区层的表面及所述沟槽的中心区域的剩余空间中，淀积第三介质层，该第三介质层为二氧化硅层，或者氮化硅层，或者二氧化硅层和氮化硅层的复合层；
位于所述N+源极区层上方的第三介质层形成绝缘介质层，对作为绝缘介质层的第三介质层实施干法刻蚀，延伸至P型阱区层的形成接触孔；位于所述沟槽的中心区域的第三介质层作为氧化层，对作为氧化层的第三介质层实施干法刻蚀，刻蚀去除的第三介质层的厚度等于淀积的所述栅氧化层的厚度，从而形成氧化层侧面端；其中，未被刻蚀的第三介质层在所述第一硬掩膜结构的侧壁形成第一介质侧墙，所述第一硬掩膜和所述第一介质侧墙形成第二硬掩膜；
在所述沟槽中，以第二硬掩膜为保护膜，采用干法刻蚀曝露出的导电的多晶硅底面端，直至所述沟槽内的栅氧化层底面端，接着对位于多晶硅底面端下方的栅氧化层底面端进行干法刻蚀，直到N-外延层；
采用湿法腐蚀方法，选择性去除所述第二硬掩膜；
对整个硅表面实施光刻工艺后，对接触孔进行金属填充，先沉积第二金属钛粘结层，在第二金属钛粘结层上淀积第二氮化钛阻挡层，再接着沉积钨金属层以及铝金属层，靠近所述接触孔的一侧或者底部的所述P型阱区层4处设有P+接触区，位于所述接触孔13的侧壁的第二金属钛粘结层和第二氮化钛阻挡层与N+源极区层12形成N+源极欧姆接触，位于所述接触孔13的侧壁或者底部的第二金属钛粘结层和第二氮化钛阻挡层与P+接触区形成P型阱的欧姆接触；
在所述沟槽的中心区域的表面均匀淀积第一金属钛粘结层，与N-外延层接触，形成肖特基接触，在第一金属钛粘结层上淀积第一氮化钛阻挡层，在第一氮化钛阻挡层上淀积第一金属钨连接层，第一金属钛粘结层、第一氮化钛阻挡层及第一金属钨连接层形成肖特基接触层；
在所述肖特基接触层的上表面淀积金属，其中位于所述肖特基接触层的上方的金属，形成源极金属电极层，所述源极金属电极层与所述肖特基接触层组成接触金属层；
在所述绝缘介质层的上表面淀积同样的金属，形成金属区层，所述接触金属层通过所述源极金属电极层与所述金属区层连接，所述接触孔通过淀积的金属与所述金属区层连接；
对金属区层实施光刻，用光刻胶保护MOS管单胞阵列区的源极金属电极区域和MOS管单胞阵列区外围的栅极金属电极区域，即定义源极金属电极区域和栅极金属电极区域图形；
采用干法刻蚀方法，选择性去除未被光刻胶保护的金属区层，曝露出作为绝缘介质层的第三介质层，去除光刻胶后，留下的位于单胞阵列区域的金属区层形成MOS管源极金属电极，同时也是肖特基二极管的阳极金属电极，留下的位于单胞阵列区域外围的金属区层形成MOS管栅极金属电极；
在N+单晶硅衬底的底面沉积金属层，形成漏极区，该金属层形成MOS管漏极金属电极，同时也是肖特基二极管的阴极金属电极。
6.如权利要求5所述的制造方法，其特征在于，所述多晶硅层的掺杂类型为N型掺杂或者P型掺杂。
7.如权利要求5所述的制造方法，其特征在于，在绝缘介质层的上表面淀积金属，形成金属区层的具体步骤为：
在绝缘介质层的上表面淀积金属钨，金属钨填满接触孔，然后采用干法刻蚀方法，选择性去除金属钨，使作为绝缘介质层的第三介质层曝露出来，接触孔中依然填满钨，然后再淀积铝层，或者掺杂有铜的铝层，或者掺杂有铜和硅的铝层。
8.如权利要求5所述的制造方法，其特征在于，在绝缘基质层的上表面淀积金属，形成金属区层的具体步骤为：
在绝缘介质层的上表面淀积铝层，或者掺杂有铜的铝层，或者掺杂有铜和硅的铝层，并填满接触孔。
9.如权利要求5所述的制造方法，其特征在于，所述栅氧化层侧面端与所述多晶硅层侧面端接触，所述多晶硅层侧面端与所述氧化层侧面端接触，所述接触金属层与所述氧化层侧面端接触。
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| Application Number | Priority Date | Filing Date | Title |
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| CN106328647A true CN106328647A (zh) | 2017-01-11 |
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|---|---|
| CN106328647B (zh) | 2019-05-03 |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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